JPH0652045A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0652045A JPH0652045A JP4286100A JP28610092A JPH0652045A JP H0652045 A JPH0652045 A JP H0652045A JP 4286100 A JP4286100 A JP 4286100A JP 28610092 A JP28610092 A JP 28610092A JP H0652045 A JPH0652045 A JP H0652045A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- data
- bus
- ram
- access bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】任意の命令セットをチップ内部に格納でき、大
量の命令を高速に実行できるマイクロプロセッサの提供
を目的とする。 【構成】本発明によるマイクロプロセッサは、複数のデ
ータを格納するデータ格納手段３と、複数の命令を格納
する命令格納手段４とを備え、該データ格納手段３に対
してアクセスするためのデータアクセス用バスＤＢと、
該命令格納手段４に対してアクセスするための命令アク
セス用バスＩＢとをそれぞれ独立して有するマイクロプ
ロセッサ１において、前記データアクセス用バスＤＢと
前記命令アクセス用バスＩＢとの双方に接続し、該デー
タアクセス用バスＤＢを介して書き換え可能な命令格納
部７を設けることを特徴とする。
量の命令を高速に実行できるマイクロプロセッサの提供
を目的とする。 【構成】本発明によるマイクロプロセッサは、複数のデ
ータを格納するデータ格納手段３と、複数の命令を格納
する命令格納手段４とを備え、該データ格納手段３に対
してアクセスするためのデータアクセス用バスＤＢと、
該命令格納手段４に対してアクセスするための命令アク
セス用バスＩＢとをそれぞれ独立して有するマイクロプ
ロセッサ１において、前記データアクセス用バスＤＢと
前記命令アクセス用バスＩＢとの双方に接続し、該デー
タアクセス用バスＤＢを介して書き換え可能な命令格納
部７を設けることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
関し、特に、レジスタレベルのアーキテクチャの１つで
あるハーバード・アーキテクチャを採用するマイクロプ
ロセッサに関する。ハーバード・アーキテクチャは、デ
ータアクセス用のバス（略称ＤＢ）と命令アクセス用の
バス（略称ＩＢ）をそれぞれ独立して設けるとともに、
ＤＢに接続されたメモリをデータ格納専用、ＩＢに接続
されたメモリを命令格納専用とし、データメモリとプロ
グラム（以下、命令）メモリとをアドレス空間的に分離
して使用するものである。これによれば、命令の保護と
アクセスの並列動作が可能になるから、特に、システム
を高速化できる点で、命令とデータを同一空間に置く方
式よりも優れている。
関し、特に、レジスタレベルのアーキテクチャの１つで
あるハーバード・アーキテクチャを採用するマイクロプ
ロセッサに関する。ハーバード・アーキテクチャは、デ
ータアクセス用のバス（略称ＤＢ）と命令アクセス用の
バス（略称ＩＢ）をそれぞれ独立して設けるとともに、
ＤＢに接続されたメモリをデータ格納専用、ＩＢに接続
されたメモリを命令格納専用とし、データメモリとプロ
グラム（以下、命令）メモリとをアドレス空間的に分離
して使用するものである。これによれば、命令の保護と
アクセスの並列動作が可能になるから、特に、システム
を高速化できる点で、命令とデータを同一空間に置く方
式よりも優れている。
【０００２】
【従来の技術】図１１は、ハーバード・アーキテクチャ
を採用する従来のマイクロプロセッサの概念ブロックで
ある。１はマイクロプロセッサであり、２はＣＰＵ（Ce
ntralProcessing Unit ）、３はＲＡＭ（Random Access
Memory）、４はＲＯＭ（ReadOnly Memory）、５は端子
制御ユニットである。また、ＤＢはデータバス（以下、
データアクセス用バス）、ＩＢはインストラクションバ
ス又は命令バス（命令アクセス用バス）、ＡＢはアドレ
スバス、ＯＢは外部バスである。なお、６は外部バスＯ
Ｂを介してマイクロプロセッサ１に接続される外部メモ
リである。
を採用する従来のマイクロプロセッサの概念ブロックで
ある。１はマイクロプロセッサであり、２はＣＰＵ（Ce
ntralProcessing Unit ）、３はＲＡＭ（Random Access
Memory）、４はＲＯＭ（ReadOnly Memory）、５は端子
制御ユニットである。また、ＤＢはデータバス（以下、
データアクセス用バス）、ＩＢはインストラクションバ
ス又は命令バス（命令アクセス用バス）、ＡＢはアドレ
スバス、ＯＢは外部バスである。なお、６は外部バスＯ
Ｂを介してマイクロプロセッサ１に接続される外部メモ
リである。
【０００３】ここで、ＲＡＭ３はデータバスＤＢを介し
てＣＰＵ２に接続されており、ＣＰＵ２によるデータの
読み書き（リード／ライト）がＤＢ経由で行われるよう
になっている。また、ＲＯＭ４は命令バスＩＢを介して
ＣＰＵ２に接続されており、ＣＰＵ２からの指示により
ＩＢ経由でＣＰＵ２へ命令を供給できるようになってい
る。したがって、ＲＡＭ３はデータ格納専用のメモリで
あり、また、ＲＯＭ４は命令格納専用のメモリである。
てＣＰＵ２に接続されており、ＣＰＵ２によるデータの
読み書き（リード／ライト）がＤＢ経由で行われるよう
になっている。また、ＲＯＭ４は命令バスＩＢを介して
ＣＰＵ２に接続されており、ＣＰＵ２からの指示により
ＩＢ経由でＣＰＵ２へ命令を供給できるようになってい
る。したがって、ＲＡＭ３はデータ格納専用のメモリで
あり、また、ＲＯＭ４は命令格納専用のメモリである。
【０００４】このような構成によれば、ＣＰＵ２による
ＲＡＭ３のデータアクセスとＲＯＭ４の命令アクセス
を、ＤＢ及びＩＢの２つのバスを介して並行的に行うこ
とができ、システムを高速動作させることができる。
ＲＡＭ３のデータアクセスとＲＯＭ４の命令アクセス
を、ＤＢ及びＩＢの２つのバスを介して並行的に行うこ
とができ、システムを高速動作させることができる。
【０００５】
【発明が解決しようとする課題】ところで、かかるハー
バード・アーキテクチャにあっては、ＤＢに接続される
メモリとＩＢに接続されるメモリの２種類のメモリ（Ｒ
ＡＭ３、ＲＯＭ４）を有するものであるが、それぞれの
メモリの用途はＤＢやＩＢによって一意的に決まり、す
なわち、ＤＢに接続されたメモリ（ＲＡＭ３）はデータ
格納専用、ＩＢに接続されたメモリ（ＲＯＭ４）は命令
格納専用と決まってしまうから、システムの柔軟性、融
通性に欠けるものである。
バード・アーキテクチャにあっては、ＤＢに接続される
メモリとＩＢに接続されるメモリの２種類のメモリ（Ｒ
ＡＭ３、ＲＯＭ４）を有するものであるが、それぞれの
メモリの用途はＤＢやＩＢによって一意的に決まり、す
なわち、ＤＢに接続されたメモリ（ＲＡＭ３）はデータ
格納専用、ＩＢに接続されたメモリ（ＲＯＭ４）は命令
格納専用と決まってしまうから、システムの柔軟性、融
通性に欠けるものである。
【０００６】一般に、マイクロプロセッサ１では、チッ
プ内部の命令セット（ＲＯＭ４に格納された命令）の実
行時間に比べて、チップ外部のプログラム（命令）の実
行時間の方が遅い。これは、外部メモリからの命令取込
みに時間がかかるからである。処理プログラムの全てを
チップ内部に格納すれば、システムの処理性能を最高度
に向上できて理想ではあるが、チップサイズの制約か
ら、命令格納用メモリ（上記のＲＯＭ４）の容量はむや
みに増やすことができない。したがって、チップ内部に
格納する命令を高速処理が要求される「特定の命令セッ
ト」に限定し、その他の命令を必要の都度、外部メモリ
から取り込むことが一般的に行われる。
プ内部の命令セット（ＲＯＭ４に格納された命令）の実
行時間に比べて、チップ外部のプログラム（命令）の実
行時間の方が遅い。これは、外部メモリからの命令取込
みに時間がかかるからである。処理プログラムの全てを
チップ内部に格納すれば、システムの処理性能を最高度
に向上できて理想ではあるが、チップサイズの制約か
ら、命令格納用メモリ（上記のＲＯＭ４）の容量はむや
みに増やすことができない。したがって、チップ内部に
格納する命令を高速処理が要求される「特定の命令セッ
ト」に限定し、その他の命令を必要の都度、外部メモリ
から取り込むことが一般的に行われる。
【０００７】しかしながら、上記特定の命令セットは、
ユーザーごとに異なり、個々にマスクＲＯＭを作成しな
ければならないから、コストの大幅なアップを招くとと
もに、命令セットの固定化に伴いシステム機能の変更が
困難になるといった問題点がある。 ［目的］そこで、本発明は、任意の命令セットをチップ
内部に格納でき、大量の命令を高速に実行できるマイク
ロプロセッサの提供を目的とする。
ユーザーごとに異なり、個々にマスクＲＯＭを作成しな
ければならないから、コストの大幅なアップを招くとと
もに、命令セットの固定化に伴いシステム機能の変更が
困難になるといった問題点がある。 ［目的］そこで、本発明は、任意の命令セットをチップ
内部に格納でき、大量の命令を高速に実行できるマイク
ロプロセッサの提供を目的とする。
【０００８】
【課題を解決するための手段】本発明によるマイクロプ
ロセッサは上記目的達成のため、その原理図を図１に示
すように、複数のデータを格納するデータ格納手段３
と、複数の命令を格納する命令格納手段４とを備え、該
データ格納手段３に対してアクセスするためのデータア
クセス用バスＤＢと、該命令格納手段４に対してアクセ
スするための命令アクセス用バスＩＢとをそれぞれ独立
して有するマイクロプロセッサ１において、前記データ
アクセス用バスＤＢと前記命令アクセス用バスＩＢとの
双方に接続し、該データアクセス用バスＤＢを介して書
き換え可能な命令格納部７を設けることを特徴とする。
ロセッサは上記目的達成のため、その原理図を図１に示
すように、複数のデータを格納するデータ格納手段３
と、複数の命令を格納する命令格納手段４とを備え、該
データ格納手段３に対してアクセスするためのデータア
クセス用バスＤＢと、該命令格納手段４に対してアクセ
スするための命令アクセス用バスＩＢとをそれぞれ独立
して有するマイクロプロセッサ１において、前記データ
アクセス用バスＤＢと前記命令アクセス用バスＩＢとの
双方に接続し、該データアクセス用バスＤＢを介して書
き換え可能な命令格納部７を設けることを特徴とする。
【０００９】
【作用】本発明では、ＣＰＵによって外部バスから取り
込まれた任意の命令セットがＤＢ又はＩＢの一方を介し
て命令格納部に書き込まれ、さらに、該書き込まれた命
令のそれぞれがＤＢ又はＩＢの他方を介してＣＰＵに転
送され、実行される。したがって、命令セットを入れ替
える場合は、単に、命令格納部の内容を書き換えるだけ
でよいから、その時々に必要な命令セットを内部のバス
サイクルで高速にアクセスでき、処理性能の向上を図る
ことができる。
込まれた任意の命令セットがＤＢ又はＩＢの一方を介し
て命令格納部に書き込まれ、さらに、該書き込まれた命
令のそれぞれがＤＢ又はＩＢの他方を介してＣＰＵに転
送され、実行される。したがって、命令セットを入れ替
える場合は、単に、命令格納部の内容を書き換えるだけ
でよいから、その時々に必要な命令セットを内部のバス
サイクルで高速にアクセスでき、処理性能の向上を図る
ことができる。
【００１０】
【実施例】以下、本発明を図面に基づいて説明する。図
２〜図４は本発明に係るマイクロプロセッサの一実施例
を示す図であり、図１はその要部構成を示す概略ブロッ
ク図である。まず、構成を説明する。なお、図２におい
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。
２〜図４は本発明に係るマイクロプロセッサの一実施例
を示す図であり、図１はその要部構成を示す概略ブロッ
ク図である。まず、構成を説明する。なお、図２におい
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。
【００１１】本実施例のマイクロプロセッサ１は、大別
して、ＣＰＵ２、データ格納手段であるＲＡＭ３、命令
格納手段であるＲＯＭ４、端子制御ユニット５、命令格
納部である命令ＲＡＭ７、キューバッファ８から構成さ
れている。なお、ＤＢはデータアクセス用バスであるデ
ータバス、ＩＢは命令アクセス用バスである命令バスＩ
Ｂ、ＡＢ１は第一アドレスバス、ＡＢ２は第二アドレス
バス、ＱＢはキューバス、ＯＢは外部バス、６は外部メ
モリであり、外部メモリ６は、ＲＯＭ４に格納しきれな
い各種命令を格納し、外部バスＯＢを介してチップ内部
の命令ＲＡＭ７に転送するものである。
して、ＣＰＵ２、データ格納手段であるＲＡＭ３、命令
格納手段であるＲＯＭ４、端子制御ユニット５、命令格
納部である命令ＲＡＭ７、キューバッファ８から構成さ
れている。なお、ＤＢはデータアクセス用バスであるデ
ータバス、ＩＢは命令アクセス用バスである命令バスＩ
Ｂ、ＡＢ１は第一アドレスバス、ＡＢ２は第二アドレス
バス、ＱＢはキューバス、ＯＢは外部バス、６は外部メ
モリであり、外部メモリ６は、ＲＯＭ４に格納しきれな
い各種命令を格納し、外部バスＯＢを介してチップ内部
の命令ＲＡＭ７に転送するものである。
【００１２】図３に命令ＲＡＭの概略構成を示す。命令
ＲＡＭ７は、データＲＡＭ７ａ、及び制御部７ｂからな
り、さらに、制御部７ｂは、アドレスセレクタ、リード
制御部、ライト制御部、デコーダから構成されている。
なお、図３中、９はリード用デコーダ、１０はライト用
デコーダであり、ＫＡＢ、ＫＢＢは基準クロック信号、
Ｂ００〜Ｂ１１はアドレス入力信号、ＡＢ００〜ＡＢ１
５はアドレスバス入力信号、ＩＢ００〜ＩＢ１５はＲＯ
Ｍ用データバス出力信号、Ｒ００Ｘ〜Ｒ１１ＸはＲＡＭ
用アドレス出力信号、ＲＤ００〜ＲＤ１５はＲＡＭ用デ
ータバス入出力信号、ＩＮＲＤは命令ＲＡＭのリード領
域を示す信号、ＩＮＷＲは命令ＲＡＭのライト領域を示
す信号、ＲＡＳＬはＲＡＭ用セレクト出力信号、ＲＡＲ
ＷはＲＡＭ用リード／ライト出力信号、ＲＡＢＷはＲＡ
Ｍ用バイト／ワード出力信号、ＲＡＬＥはＲＯＭ用アド
レスストローブ信号、ＲＯＭＲはＲＯＭ用読み出しスト
ローブ信号、ＢＳ０、ＢＳ１はバス状態入力信号であ
る。
ＲＡＭ７は、データＲＡＭ７ａ、及び制御部７ｂからな
り、さらに、制御部７ｂは、アドレスセレクタ、リード
制御部、ライト制御部、デコーダから構成されている。
なお、図３中、９はリード用デコーダ、１０はライト用
デコーダであり、ＫＡＢ、ＫＢＢは基準クロック信号、
Ｂ００〜Ｂ１１はアドレス入力信号、ＡＢ００〜ＡＢ１
５はアドレスバス入力信号、ＩＢ００〜ＩＢ１５はＲＯ
Ｍ用データバス出力信号、Ｒ００Ｘ〜Ｒ１１ＸはＲＡＭ
用アドレス出力信号、ＲＤ００〜ＲＤ１５はＲＡＭ用デ
ータバス入出力信号、ＩＮＲＤは命令ＲＡＭのリード領
域を示す信号、ＩＮＷＲは命令ＲＡＭのライト領域を示
す信号、ＲＡＳＬはＲＡＭ用セレクト出力信号、ＲＡＲ
ＷはＲＡＭ用リード／ライト出力信号、ＲＡＢＷはＲＡ
Ｍ用バイト／ワード出力信号、ＲＡＬＥはＲＯＭ用アド
レスストローブ信号、ＲＯＭＲはＲＯＭ用読み出しスト
ローブ信号、ＢＳ０、ＢＳ１はバス状態入力信号であ
る。
【００１３】すなわち、命令ＲＡＭ７は、ＣＰＵ２と同
様に命令アクセス用バスＩＢ及びデータアクセス用バス
ＤＢに接続されることで、ＲＡＭ６と同様に格納情報の
書き換えが可能であり、かつ、ＲＯＭ４と同様にＣＰＵ
２に対して命令を供給することができる。図４に端子制
御ユニットの概略構成を示す。
様に命令アクセス用バスＩＢ及びデータアクセス用バス
ＤＢに接続されることで、ＲＡＭ６と同様に格納情報の
書き換えが可能であり、かつ、ＲＯＭ４と同様にＣＰＵ
２に対して命令を供給することができる。図４に端子制
御ユニットの概略構成を示す。
【００１４】制御端子ユニット５は、４つのポート１１
〜１４を備え、マイクロプロセッサ１内部と外部とのデ
ータのやり取りを制御するものである。なお、図４中、
ＡＢＷはアドレスバスのデータ長を示す信号、Ａ２３〜
Ａ１６、Ｂ１５〜Ｂ００はアドレスバス信号、ＰＩ１５
〜ＰＩ００は外部からの入力データ信号、ＴＲＤＹはＣ
ＰＵへのレディ信号、ＴＤＩＲはテストダイレクトモー
ド信号、ＴＡＬＥはＡＬＥの元となる信号、ＴＡＣＳは
外部アクセスストローブの元となる信号、ＨＲＱＵはユ
ーザホールド要求信号、ＨＡＫＵはユーザホールドＡＣ
Ｋ信号、ＳＴＯＰはストップ状態指定信号、ＨＩＺＸは
ストップ時における外部端子ハイインピーダンス化信
号、ＣＢＰＳはクロックバイパス信号、ＭＤＲＬはモー
ドレジスタラッチ信号、ＥＰＲＭはＥＰＲＯＭモード信
号、ＣＥＸ、ＯＥＸはＥＰＲＯＭ制御信号、ＥＡ１４〜
ＥＡ００はＥＰＲＯＭモードのアドレス信号、ＥＩ７〜
ＥＩ０ＥＰＲＯＭモード時におけるデータリード用のデ
ータバスであり、Ｐ０〜Ｐ３は外部ポート端子、ＭＤ２
〜ＭＤ０はモードの入力端子である。
〜１４を備え、マイクロプロセッサ１内部と外部とのデ
ータのやり取りを制御するものである。なお、図４中、
ＡＢＷはアドレスバスのデータ長を示す信号、Ａ２３〜
Ａ１６、Ｂ１５〜Ｂ００はアドレスバス信号、ＰＩ１５
〜ＰＩ００は外部からの入力データ信号、ＴＲＤＹはＣ
ＰＵへのレディ信号、ＴＤＩＲはテストダイレクトモー
ド信号、ＴＡＬＥはＡＬＥの元となる信号、ＴＡＣＳは
外部アクセスストローブの元となる信号、ＨＲＱＵはユ
ーザホールド要求信号、ＨＡＫＵはユーザホールドＡＣ
Ｋ信号、ＳＴＯＰはストップ状態指定信号、ＨＩＺＸは
ストップ時における外部端子ハイインピーダンス化信
号、ＣＢＰＳはクロックバイパス信号、ＭＤＲＬはモー
ドレジスタラッチ信号、ＥＰＲＭはＥＰＲＯＭモード信
号、ＣＥＸ、ＯＥＸはＥＰＲＯＭ制御信号、ＥＡ１４〜
ＥＡ００はＥＰＲＯＭモードのアドレス信号、ＥＩ７〜
ＥＩ０ＥＰＲＯＭモード時におけるデータリード用のデ
ータバスであり、Ｐ０〜Ｐ３は外部ポート端子、ＭＤ２
〜ＭＤ０はモードの入力端子である。
【００１５】次に作用を説明する。まず、チップ内部に
大容量のＲＯＭを設けることが、チップの大きさの制約
から不可能な場合、チップ外部に設けられた外部メモリ
６からチップ内部に設けられた比較的小容量の命令ＲＡ
Ｍ７に所望の命令がロードされ、以後は命令ＲＡＭ７に
格納された命令がＣＰＵ２に供給される。
大容量のＲＯＭを設けることが、チップの大きさの制約
から不可能な場合、チップ外部に設けられた外部メモリ
６からチップ内部に設けられた比較的小容量の命令ＲＡ
Ｍ７に所望の命令がロードされ、以後は命令ＲＡＭ７に
格納された命令がＣＰＵ２に供給される。
【００１６】これによって、外部メモリ６に格納される
命令が高速にアクセス可能となり、実行速度が高められ
る。また、複数のユーザー毎に高速化させたい部分が異
なる場合であっても、この高速化させたい部分が命令Ｒ
ＡＭ７に転送されることにより、個々にマスクＲＯＭを
作成せずとも、ほぼ等価の効果が得られる。
命令が高速にアクセス可能となり、実行速度が高められ
る。また、複数のユーザー毎に高速化させたい部分が異
なる場合であっても、この高速化させたい部分が命令Ｒ
ＡＭ７に転送されることにより、個々にマスクＲＯＭを
作成せずとも、ほぼ等価の効果が得られる。
【００１７】図５にリード時の動作例を示すタイミング
チャートを示す。図５中、ＫＢＢ、ＫＡＢは基準クロッ
ク信号、ＲＡＬＥはＲＯＭ用アドレスストローブ信号、
ＲＯＭＲはＲＯＭ用読み出しストローブ信号、ＡＢはア
ドレス入力信号、ＩＮＲＤは命令ＲＡＭのリード領域を
示す信号、Ａ１２Ｙ＃Ｑは内部ＩＮＲＤ端子二段ラッチ
信号、ＳＥＬは内部ＲＯＭセレクト信号、ＰＣＨＸは内
部プリチャージ信号、Ｒ００Ｘ〜Ｒ１１ＸはＲＡＭ用ア
ドレス出力信号、ＲＤ００〜ＲＤ１５はＲＡＭ用データ
バス入出力信号、ＩＢ００〜ＩＢ１５はＲＯＭ用命令バ
ス出力信号、ＲＡＳＬはＲＡＭ用セレクト出力信号、Ｒ
ＡＲＷはＲＡＭ用リード／ライト出力信号、ＲＡＢＷは
ＲＡＭ用バイト／ワード出力信号である。
チャートを示す。図５中、ＫＢＢ、ＫＡＢは基準クロッ
ク信号、ＲＡＬＥはＲＯＭ用アドレスストローブ信号、
ＲＯＭＲはＲＯＭ用読み出しストローブ信号、ＡＢはア
ドレス入力信号、ＩＮＲＤは命令ＲＡＭのリード領域を
示す信号、Ａ１２Ｙ＃Ｑは内部ＩＮＲＤ端子二段ラッチ
信号、ＳＥＬは内部ＲＯＭセレクト信号、ＰＣＨＸは内
部プリチャージ信号、Ｒ００Ｘ〜Ｒ１１ＸはＲＡＭ用ア
ドレス出力信号、ＲＤ００〜ＲＤ１５はＲＡＭ用データ
バス入出力信号、ＩＢ００〜ＩＢ１５はＲＯＭ用命令バ
ス出力信号、ＲＡＳＬはＲＡＭ用セレクト出力信号、Ｒ
ＡＲＷはＲＡＭ用リード／ライト出力信号、ＲＡＢＷは
ＲＡＭ用バイト／ワード出力信号である。
【００１８】すなわち、リード時における命令ＲＡＭ７
は、マイクロプロセッサ１内のＲＯＭ４に対する読み出
し動作とまったく同じ動作となる。図６にライト時の動
作例を示すタイミングチャートを示す。図６中、ＫＢ
Ｂ、ＫＡＢは基準クロック信号、ＢＳ０、ＢＳ１はバス
状態入力信号、ＡＢ００〜ＡＢ１５はアドレスバス入力
信号、ＤＢはＡＢ００〜ＡＢ１５のアドレスラッチ信
号、ＤＬはＡＢ００〜ＡＢ１５のデータラッチ信号、Ｉ
ＮＷＲは命令ＲＡＭのライト領域を示す信号、ＰＣＨＸ
は内部プリチャージ信号、ＲＡＭＷは内部ＲＡＭ用ライ
ト信号、Ｒ００Ｘ〜Ｒ１１ＸはＲＡＭ用アドレス出力信
号、ＲＤ００〜ＲＤ１５はＲＡＭ用データバス入出力信
号、ＲＡＳＬはＲＡＭ用セレクト出力信号、ＲＡＲＷは
ＲＡＭ用リード／ライト出力信号、ＩＢ００〜ＩＢ１５
はＲＯＭ用データバス出力信号、ＲＡＢＷはＲＡＭ用バ
イト／ワード出力信号である。
は、マイクロプロセッサ１内のＲＯＭ４に対する読み出
し動作とまったく同じ動作となる。図６にライト時の動
作例を示すタイミングチャートを示す。図６中、ＫＢ
Ｂ、ＫＡＢは基準クロック信号、ＢＳ０、ＢＳ１はバス
状態入力信号、ＡＢ００〜ＡＢ１５はアドレスバス入力
信号、ＤＢはＡＢ００〜ＡＢ１５のアドレスラッチ信
号、ＤＬはＡＢ００〜ＡＢ１５のデータラッチ信号、Ｉ
ＮＷＲは命令ＲＡＭのライト領域を示す信号、ＰＣＨＸ
は内部プリチャージ信号、ＲＡＭＷは内部ＲＡＭ用ライ
ト信号、Ｒ００Ｘ〜Ｒ１１ＸはＲＡＭ用アドレス出力信
号、ＲＤ００〜ＲＤ１５はＲＡＭ用データバス入出力信
号、ＲＡＳＬはＲＡＭ用セレクト出力信号、ＲＡＲＷは
ＲＡＭ用リード／ライト出力信号、ＩＢ００〜ＩＢ１５
はＲＯＭ用データバス出力信号、ＲＡＢＷはＲＡＭ用バ
イト／ワード出力信号である。
【００１９】すなわち、ライト時における命令ＲＡＭ７
は、マイクロプロセッサ１内のＲＡＭ３に対する書き込
み動作と同様の動作となる。図７に本実施例におけるマ
イクロプロセッサのメモリマップを示す。本実施例で
は、命令ＲＡＭのリード領域を示す信号ＩＮＲＤ、及び
命令ＲＡＭのライト領域を示す信号ＩＮＷＲによって示
されるアドレス（この場合、ＩＮＲＤはＦＦ１０００、
ＩＮＷＲは００１０００）に命令ＲＡＭ７の容量である
１ＫＢ分の領域が確保されている。
は、マイクロプロセッサ１内のＲＡＭ３に対する書き込
み動作と同様の動作となる。図７に本実施例におけるマ
イクロプロセッサのメモリマップを示す。本実施例で
は、命令ＲＡＭのリード領域を示す信号ＩＮＲＤ、及び
命令ＲＡＭのライト領域を示す信号ＩＮＷＲによって示
されるアドレス（この場合、ＩＮＲＤはＦＦ１０００、
ＩＮＷＲは００１０００）に命令ＲＡＭ７の容量である
１ＫＢ分の領域が確保されている。
【００２０】ここで、命令ＲＡＭ７のリード領域とライ
ト領域とは同じアドレスに設定してもよく、また、図７
中、斜線部分に示す任意の領域のデータを命令ＲＡＭ７
に転送して利用することもできる。図８は本実施例の効
果を説明するためのタイミングチャートである。外部メ
モリに対するアクセスの場合、アドレス指定からデータ
の読み込みまでに要する時間として３サイクルの期間を
要しているが、命令ＲＡＭを使用した場合、アドレス指
定からデータの読み込みまでに要する時間は２サイクル
で完了している。
ト領域とは同じアドレスに設定してもよく、また、図７
中、斜線部分に示す任意の領域のデータを命令ＲＡＭ７
に転送して利用することもできる。図８は本実施例の効
果を説明するためのタイミングチャートである。外部メ
モリに対するアクセスの場合、アドレス指定からデータ
の読み込みまでに要する時間として３サイクルの期間を
要しているが、命令ＲＡＭを使用した場合、アドレス指
定からデータの読み込みまでに要する時間は２サイクル
で完了している。
【００２１】これは、あくまで一例であり、本実施例で
は命令ＲＡＭに対するアドレス指定中に、マイクロプロ
セッサ１内のＲＯＭ４に対してもアドレス指定が可能で
あるため、実際には、図１１に示した従来例よりも大幅
に処理速度を速めることができる。このように本実施例
では、本発明では、命令アクセス用バスＩＢとデータア
クセス用バスＤＢとの双方に接続する書き換え可能な命
令ＲＡＭ７を設けることで、ハーバード・アーキテクチ
ャ方式のマイクロプロセッサにあっても、ＲＯＭ４に格
納された命令に限らず所望の命令を命令ＲＡＭ７に格納
して利用することができる。
は命令ＲＡＭに対するアドレス指定中に、マイクロプロ
セッサ１内のＲＯＭ４に対してもアドレス指定が可能で
あるため、実際には、図１１に示した従来例よりも大幅
に処理速度を速めることができる。このように本実施例
では、本発明では、命令アクセス用バスＩＢとデータア
クセス用バスＤＢとの双方に接続する書き換え可能な命
令ＲＡＭ７を設けることで、ハーバード・アーキテクチ
ャ方式のマイクロプロセッサにあっても、ＲＯＭ４に格
納された命令に限らず所望の命令を命令ＲＡＭ７に格納
して利用することができる。
【００２２】したがって、命令ＲＡＭ７に種々の命令を
書き換えつつ利用することによって、処理速度の低下を
抑えつつ、大量の命令を実行できる。なお、上記実施例
で外部メモリ６は端子制御ユニット５を介してデータバ
スＤＢと命令バスＩＢとに共通接続されているが、これ
に限らず、端子制御ユニット５を命令処理用とデータ処
理用との二つに分けて別々に入出力を行うように構成し
てもよく、また、外部メモリ６もそれぞれ命令処理用と
データ処理用とに分けて構成しても構わない。
書き換えつつ利用することによって、処理速度の低下を
抑えつつ、大量の命令を実行できる。なお、上記実施例
で外部メモリ６は端子制御ユニット５を介してデータバ
スＤＢと命令バスＩＢとに共通接続されているが、これ
に限らず、端子制御ユニット５を命令処理用とデータ処
理用との二つに分けて別々に入出力を行うように構成し
てもよく、また、外部メモリ６もそれぞれ命令処理用と
データ処理用とに分けて構成しても構わない。
【００２３】図９は一実施例の好ましい態様例である。
なお、上記実施例と共通する構成要素には同一の符号を
付してある。この態様例のポイントは、命令格納部とＤ
Ｂ又はＩＢとの択一的な接続を、ＣＰＵのリードライト
動作に応答させるようにした点にある。すなわち、７Ａ
は命令格納部としての命令ＲＡＭであり、この命令ＲＡ
Ｍ７Ａは、ＣＰＵ２からのリードライト信号（図示略）
がライトモードを表示しているときにＤＢに接続され、
同リードライト信号がリードモードを表示しているとき
にＩＢに接続されるようになっている。「ライト時」や
「リード時」で示す破線は、ライトモードとリードモー
ドにおけるそれぞれの命令の流れを模式的に表してい
る。但し、ライトモード時の命令の流れは、外部メモリ
６から端子制御ユニット５を経てＤＢ経由でＣＰＵ２に
至り、このＣＰＵ２から再びＤＢ経由で命令ＲＡＭ７Ａ
に書き込まれるが、図では、イメージをつかみ易いよう
に、ＣＰＵ２に至る部分を省略している。
なお、上記実施例と共通する構成要素には同一の符号を
付してある。この態様例のポイントは、命令格納部とＤ
Ｂ又はＩＢとの択一的な接続を、ＣＰＵのリードライト
動作に応答させるようにした点にある。すなわち、７Ａ
は命令格納部としての命令ＲＡＭであり、この命令ＲＡ
Ｍ７Ａは、ＣＰＵ２からのリードライト信号（図示略）
がライトモードを表示しているときにＤＢに接続され、
同リードライト信号がリードモードを表示しているとき
にＩＢに接続されるようになっている。「ライト時」や
「リード時」で示す破線は、ライトモードとリードモー
ドにおけるそれぞれの命令の流れを模式的に表してい
る。但し、ライトモード時の命令の流れは、外部メモリ
６から端子制御ユニット５を経てＤＢ経由でＣＰＵ２に
至り、このＣＰＵ２から再びＤＢ経由で命令ＲＡＭ７Ａ
に書き込まれるが、図では、イメージをつかみ易いよう
に、ＣＰＵ２に至る部分を省略している。
【００２４】この態様例によれば、アドレスマップ上の
ライト領域とリード領域を共通にすることができる。す
なわち、上記実施例では、命令ＲＡＭへの命令書き込み
時にライト領域のベースアドレス（００１０００）を生
成する一方、命令ＲＡＭからの命令読み出し時にリード
領域のベースアドレス（ＦＦ１０００）を生成するた
め、アドレス生成・切り換えの手間を否めないものであ
ったが、本態様例では、リードライト信号に応答して命
令ＲＡＭ７ＡとＤＢ又はＩＢの「物理的な接続状態」を
切り換えるので、アドレスマップ上のライト領域とリー
ド領域を同一にしてもアクセスに支障はなく、アドレス
生成・切り換えの手間をなくすことができる。
ライト領域とリード領域を共通にすることができる。す
なわち、上記実施例では、命令ＲＡＭへの命令書き込み
時にライト領域のベースアドレス（００１０００）を生
成する一方、命令ＲＡＭからの命令読み出し時にリード
領域のベースアドレス（ＦＦ１０００）を生成するた
め、アドレス生成・切り換えの手間を否めないものであ
ったが、本態様例では、リードライト信号に応答して命
令ＲＡＭ７ＡとＤＢ又はＩＢの「物理的な接続状態」を
切り換えるので、アドレスマップ上のライト領域とリー
ド領域を同一にしてもアクセスに支障はなく、アドレス
生成・切り換えの手間をなくすことができる。
【００２５】あるいは、図１０に他の態様例を示すよう
に、ＣＰＵ２で発生した所定の情報の状態を保持する保
持手段２０と、該保持手段２０の保持内容に従って命令
格納部７Ｂをデータアクセス用バスＤＢ又は前記命令ア
クセス用バスＩＢの何れか一方に接続する接続手段２１
と、を備えるようにしてもよい。例えば、保持手段２０
に適切なフラグ情報を格納すれば、命令ＲＡＭ７ＢとＤ
Ｂ又はＩＢとの接続切り換えを最適化することができ
る。
に、ＣＰＵ２で発生した所定の情報の状態を保持する保
持手段２０と、該保持手段２０の保持内容に従って命令
格納部７Ｂをデータアクセス用バスＤＢ又は前記命令ア
クセス用バスＩＢの何れか一方に接続する接続手段２１
と、を備えるようにしてもよい。例えば、保持手段２０
に適切なフラグ情報を格納すれば、命令ＲＡＭ７ＢとＤ
Ｂ又はＩＢとの接続切り換えを最適化することができ
る。
【００２６】または、ＣＰＵ２が所定の初期化ルーチン
を実行している間は、ＤＢを介して命令ＲＡＭ７Ｂの内
容を書き換え可能にし、それ以降、すなわち初期化ルー
チンを完了した後は、命令アクセス用バスＩＢを介して
命令ＲＡＭ７Ｂの内容を取り出し可能としてもよい。こ
れは、チップ内部に格納する命令セットは、多くの場
合、１つの初期化ルーチンを含む１連の処理プログラム
に対して共通であり、初期化ルーチン以降の通常の処理
に先立って、外部メモリから命令ＲＡＭへと必要な命令
セットを書き込んでおけばよいからである。
を実行している間は、ＤＢを介して命令ＲＡＭ７Ｂの内
容を書き換え可能にし、それ以降、すなわち初期化ルー
チンを完了した後は、命令アクセス用バスＩＢを介して
命令ＲＡＭ７Ｂの内容を取り出し可能としてもよい。こ
れは、チップ内部に格納する命令セットは、多くの場
合、１つの初期化ルーチンを含む１連の処理プログラム
に対して共通であり、初期化ルーチン以降の通常の処理
に先立って、外部メモリから命令ＲＡＭへと必要な命令
セットを書き込んでおけばよいからである。
【００２７】
【発明の効果】本発明では、データアクセス用バスＤＢ
と前記命令アクセス用バスＩＢとの双方に接続され、該
データアクセス用バスＤＢを介して書き換え可能な命令
格納部を設けたので、任意の命令セットをチップ内部に
格納でき、大量の命令を高速に実行できる処理性能の優
れたマイクロプロセッサを実現できる。
と前記命令アクセス用バスＩＢとの双方に接続され、該
データアクセス用バスＤＢを介して書き換え可能な命令
格納部を設けたので、任意の命令セットをチップ内部に
格納でき、大量の命令を高速に実行できる処理性能の優
れたマイクロプロセッサを実現できる。
【図１】本発明のマイクロプロセッサの原理図である。
【図２】本実施例の要部構成を示す概略ブロック図であ
る。
る。
【図３】命令ＲＡＭの概略構成ブロック図である。
【図４】端子制御ユニットの概略構成ブロック図であ
る。
る。
【図５】リード時の動作例を示すタイミングチャートで
ある。
ある。
【図６】ライト時の動作例を示すタイミングチャートで
ある。
ある。
【図７】本実施例におけるメモリマップの一例を示す図
である。
である。
【図８】本実施例の効果を説明するためのタイミングチ
ャートである。
ャートである。
【図９】一実施例の好ましい他の態様例を示す概念構成
図である。
図である。
【図１０】一実施例のさらに他の態様を示す概念構成図
である。
である。
【図１１】従来例の要部構成を示す概略ブロック図であ
る。
る。
１：マイクロプロセッサ ２：ＣＰＵ ３：ＲＡＭ（データ格納手段） ４：ＲＯＭ（命令格納手段） ５：端子制御ユニット ６：外部メモリ ７、７Ａ、７Ｂ：命令ＲＡＭ（命令格納部） ８：キューバッファ ９、１０：デコーダ １１〜１４：ポート ２０：保持手段 ２１：接続手段 ＤＢ：データバス（データアクセス用バス） ＩＢ：インストラクションバス（命令アクセス用バス） ＡＢ：アドレスバス ＡＢ１：第一アドレスバス ＡＢ２：第二アドレスバス ＱＢ：キューバス ＯＢ：外部バス
Claims (4)
- 【請求項１】複数のデータを格納するデータ格納手段
（３）と、複数の命令を格納する命令格納手段（４）と
を備え、該データ格納手段（３）に対してアクセスする
ためのデータアクセス用バス（ＤＢ）と、該命令格納手
段（４）に対してアクセスするための命令アクセス用バ
ス（ＩＢ）とをそれぞれ独立して有するマイクロプロセ
ッサ（１）において、 前記データアクセス用バス（ＤＢ）と前記命令アクセス
用バス（ＩＢ）との双方に接続し、該データアクセス用
バス（ＤＢ）を介して書き換え可能な命令格納部（７）
を設けることを特徴とするマイクロプロセッサ。 - 【請求項２】前記命令格納部（７）は、ＣＰＵ（２）か
らのリードライト信号がライトモードを表示している間
に、前記データアクセス用バス（ＤＢ）からのデータで
内容を書き換え可能であり、また、同信号がリードモー
ドを表示しているときに、同内容を命令アクセス用バス
（ＩＢ）へ読み出し可能であることを特徴とする請求項
１記載のマイクロプロセッサ。 - 【請求項３】ＣＰＵ（２）で発生した所定の情報の状態
を保持する保持手段（２０）と、該保持手段（２０）の
内容に従って前記命令格納部（７）を前記データアクセ
ス用バス（ＤＢ）又は前記命令アクセス用バス（ＩＢ）
の何れか一方に接続する接続手段（２１）と、を備えた
ことを特徴とする請求項１記載のマイクロプロセッサ。 - 【請求項４】前記命令格納部（７）は、ＣＰＵ（２）が
所定の初期化ルーチンを実行している間に、前記データ
アクセス用バス（ＤＢ）からのデータで内容を書き換え
可能であり、また、同初期化ルーチンを完了した後は、
同内容を命令アクセス用バス（ＩＢ）へ読み出し可能で
あることを特徴とする請求項１記載のマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28610092A JP3155840B2 (ja) | 1992-06-05 | 1992-10-23 | マイクロプロセッサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-145836 | 1992-06-05 | ||
| JP14583692 | 1992-06-05 | ||
| JP28610092A JP3155840B2 (ja) | 1992-06-05 | 1992-10-23 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0652045A true JPH0652045A (ja) | 1994-02-25 |
| JP3155840B2 JP3155840B2 (ja) | 2001-04-16 |
Family
ID=26476855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28610092A Expired - Fee Related JP3155840B2 (ja) | 1992-06-05 | 1992-10-23 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3155840B2 (ja) |
-
1992
- 1992-10-23 JP JP28610092A patent/JP3155840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3155840B2 (ja) | 2001-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4924375A (en) | Page interleaved memory access | |
| JPH04217051A (ja) | マイクロプロセッサ | |
| JPS60157646A (ja) | メモリバンク切換装置 | |
| US6141739A (en) | Memory Interface supporting access to memories using different data lengths | |
| JPS6297036A (ja) | 計算機システム | |
| JP2604568B2 (ja) | ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム | |
| US4949242A (en) | Microcomputer capable of accessing continuous addresses for a short time | |
| JPH08221319A (ja) | 半導体記憶装置 | |
| JPS621047A (ja) | メモリ回路を有する半導体装置 | |
| JP2000207203A (ja) | マイクロコントロ―ラ | |
| JP3155840B2 (ja) | マイクロプロセッサ | |
| JPH01125644A (ja) | データ転送装置 | |
| JPH0421222B2 (ja) | ||
| JPH1091593A (ja) | マイクロプロセッサと付加的計算ユニットとを含むデータ処理装置 | |
| JP2591928B2 (ja) | キャッシュ記憶回路 | |
| JPH0756807A (ja) | メモリバンク自動切替システム | |
| JPS61214039A (ja) | キヤツシユメモリ | |
| JPH10222460A (ja) | データ転送制御装置 | |
| JP2954988B2 (ja) | 情報処理装置 | |
| JPH1049440A (ja) | キャッシュメモリシステム | |
| JPH04350731A (ja) | 開発支援システム | |
| JPH0333951A (ja) | マイクロコンピュータシステム | |
| JPH0438560A (ja) | ストアデータ転送方式 | |
| JPH01290052A (ja) | キャッシュメモリ | |
| JPS6180439A (ja) | キヤツシユメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010123 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090202 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100202 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |