JP2003228998A - 半導体記憶装置及び半導体記憶装置の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 バースト試験を簡便に行う。 【解決手段】 試験用バーストアドレス発生回路７が、
アドレスバッファ３から供給されたカラムアドレスｙを
ｙ＋ｍ−１となるまで１ずつインクリメントし、インク
リメントによって得られたｙ以上ｙ＋ｍ−１以下の全て
のアドレスを、値が小さいものから順番に通常バースト
アドレスとして出力する。試験用バーストアドレス発生
回路７から出力された試験用バーストアドレスは、カラ
ムデコーダ１０へ供給される。すなわち、試験用バース
トアドレス発生回路７は、アドレスバッファ３から供給
されるカラムアドレスに拘わらず、連続して１ずつ増加
したカラムアドレスを、カラムデコーダ１０へ供給す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はバーストモードでデ
ータの書き込み及び読み出しを行うことが可能な半導体
記憶装置に関する。また、本発明は、バーストモードで
データの書き込み及び読み出しを行うことが可能な半導
体記憶装置の試験方法に関する。

【０００２】

【従来の技術】半導体記憶装置は、情報信号の処理を行
うコンピュータなどの情報処理装置や、画像信号からな
る情報信号の処理を行う画像処理装置などに設けられて
いる。

【０００３】半導体記憶装置には、例えばＳＤＲＡＭ
（Synchronous Dynamic Random Access Memory）など、
シンクロナスタイプのものがある。シンクロナスタイプ
の半導体記憶装置には、バーストモードと称するデータ
の転送モードがある。バーストモードは、供給された１
つのアドレスに基づいて複数のアドレスを発生し、クロ
ック信号に同期してデータに対する読み出し及び書き込
みを高速に行う。すなわち、バーストモードは、１回の
アドレス指定で複数のデータをまとめて連続的に転送す
るモードであり、高速なデータ転送が可能となるモード
である。バーストモードにおいてまとめて連続的に転送
されるデータの数は、２、４、又は８であることが多
い。

【０００４】以下では、シンクロナスタイプの半導体記
憶装置であるＳＤＲＡＭの構成について説明する。

【０００５】図５に示すように、ＳＤＲＡＭ１００は、
コントロールロジック１０１と、アドレスバッファ１０
２と、メモリセルアレイ１０３と、入出力バッファ１０
４と、バーストアドレス発生回路１０５と、ロウアドレ
スデコーダ１０６と、カラムアドレスデコーダ１０７
と、センスアンプ回路１０８とを備える。

【０００６】コントロールロジック１０１は、外部から
供給されるコントロール信号及びクロック信号に基づい
て、各回路が動作するタイミングを制御する。

【０００７】アドレスバッファ１０２は、外部から供給
されるカラムアドレス及びロウアドレスをバッファリン
グして、ロウアドレスデコーダ１０６にロウアドレスを
供給する。また、アドレスバッファ１０２は、通常はカ
ラムアドレスデコーダ１０７にカラムアドレスを供給
し、バーストモードのときにはバーストアドレス発生回
路１０５に対してカラムアドレスを供給する。

【０００８】メモリセルアレイ１０３は、行列状に配置
される複数のメモリセルと、メモリセルの各行に対応し
て配置される複数のワード線と、メモリセルの各列に対
応して配置されビット線及び相補ビット線からなる複数
のビット線対とを備える。各メモリセルにはデータが記
憶される。

【０００９】入出力バッファ１０４は、各メモリセルに
対してデータの書き込み及び読み出しをするときに、デ
ータをバッファリングする。

【００１０】バーストアドレス発生回路１０５は、ＳＤ
ＲＡＭ１００がバーストモードであるときに、アドレス
バッファ１０２から供給される１つのカラムアドレスに
基づいて演算を行い、設定されている個数（以下、バー
ストレングスと称する。）のカラムアドレス（以下、バ
ーストアドレスと称する。）を連続して発生する。バー
ストアドレス発生回路１０５から出力したバーストアド
レスは、カラムアドレスデコーダ１０７へ供給される。

【００１１】ロウアドレスデコーダ１０６は、ロウアド
レスによって指定されたワード線を選択し、選択したワ
ード線に所定の電圧を印加する。

【００１２】カラムアドレスデコーダ１０７は、アドレ
スバッファ１０２から供給されたカラムアドレス又はバ
ーストアドレス発生回路１０５から供給されたバースト
アドレスによって指定されたビット線対を選択し、選択
したビット線対とセンスアンプ１０８との間に接続され
ているカラム選択ゲート（図示せず。）を導通させる。

【００１３】センスアンプ回路１０８は複数のセンスア
ンプを備える。各センスアンプはそれぞれビット線対に
接続され、読み出し及びリフレッシュのときに、指定さ
れたメモリセルに書き込まれているデータに応じてビッ
ト線及びビット補線の微小な電位差を増幅し、読み出し
信号を出力する。

【００１４】ＳＤＲＡＭ１００におけるバーストモード
のときのデータの書き込み及び読み出しの動作は、以下
に説明する通りとなる。

【００１５】先ず、外部から供給されたロウアドレス及
びカラムアドレスが、アドレスバッファ１０２へ供給さ
れる。アドレスバッファ１０２は、供給されたロウアド
レス及びカラムアドレスをバッファリングする。

【００１６】次に、アドレスバッファ１０２は、コント
ロールロジック１０１から供給される内部クロック信号
に同期して、ロウアドレスをロウアドレスデコーダ１０
６へ供給し、カラムアドレスをバーストアドレス発生回
路１０５へ供給する。

【００１７】次に、ロウアドレスデコーダが１０６が、
供給されたロウアドレスによって指定されたワード線を
選択し、選択したワード線に対して所定の電圧を印加す
る。

【００１８】また、バーストアドレス発生回路１０５
が、供給されたカラムアドレスに基づいてバーストアド
レスを発生し、カラムアドレスデコーダ１０７へ供給す
る。

【００１９】そして、カラムアドレスデコーダ１０７
が、供給されたバーストアドレスによって指定されたビ
ット線対を選択し、当該ビット線対とセンスアンプとの
間に接続されている選択ゲートを導通させる。

【００２０】以上説明した動作により、選択されたワー
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。

【００２１】そして、データを書き込むときには、入出
力バッファ１０４にバッファリングされたデータが、選
択されたメモリセルに書き込まれる。

【００２２】また、データを読み出すときには、選択さ
れたメモリセルに記録されているデータが読み出され
る。読み出されたデータは、入出力バッファ１０４にバ
ッファリングされた後に、ＳＤＲＡＭ１００の外部へ出
力される。

【００２３】以上説明したＳＤＲＡＭ１００などのシン
クロナスタイプの半導体メモリでは、バーストモードの
ときにデータの読み出し及び書き込みがエラーなく行え
ることを確認するためのテスト（以下、バースト試験と
称する。）が行われる。

【００２４】以下では、ＳＤＲＡＭ１００をバースト試
験する方法について説明する。

【００２５】最初に、バースト試験を行うための試験装
置について説明する。

【００２６】図６に示すように、試験装置１３０は、メ
モリパターン発生器１３１、判定部１３２、及び不良メ
モリ１３３を備えている。ＳＤＲＡＭ１００は、試験装
置１３０に装着されてバースト試験が行われる。なお、
図６では、コントロールロジック１０１の図示を省略す
る。

【００２７】メモリパターン発生器１３１は、カラムア
ドレス及びロウアドレスを発生し、装着されたＳＤＲＡ
Ｍ１００のアドレスバッファ１０２へ供給するととも
に、不良メモリ１３３へも供給する。また、メモリパタ
ーン発生器１３１は、ＳＤＲＡＭ１００が正常に動作し
ていると仮定した場合にＳＤＲＡＭ１００から供給され
るであろう結果（以下、期待値と称する。）を、判定部
１３２へ供給する。また、メモリパターン発生器１３１
には、演算回路（図示せず。）が設けられている。演算
回路はアドレス発生器１３１から供給されたアドレスに
基づいて演算を行い、バーストアドレス発生回路１０５
から出力されるアドレスと同一のアドレスを算出する。

【００２８】判定部１３２は、実際にＳＤＲＡＭ１００
から供給される出力結果と期待値とを比較して一致して
いるか否かを判定し、判定結果を不良メモリ１３３へ供
給する。

【００２９】不良メモリ１３３は、演算回路によって算
出されたアドレスと、アドレス発生器１３１から供給さ
れたロウアドレスとによって指定された位置に存在する
メモリセルに、判定部１３２から供給された判定結果が
書き込まれる。

【００３０】試験装置１３０によるＳＤＲＡＭ１００の
バースト試験方法は、以下に説明する通りとなる。

【００３１】最初に、試験装置１３０にＳＤＲＡＭ１０
０を装着する。

【００３２】先ず、メモリパターン発生器１３１が、カ
ラムアドレス及びロウアドレスを発生してアドレスバッ
ファ１０２へ供給するとともに、データを入出力バッフ
ァ１０４へ供給する。

【００３３】次に、ＳＤＲＡＭ１００は、バーストモー
ドで各メモリセルに対してデータを書き込む。

【００３４】そして、メモリパターン発生器１３１が、
カラムアドレス及びロウアドレスを不良メモリ１３３へ
供給するとともに、判定部１３２へ期待値を供給する。

【００３５】次に、ＳＤＲＡＭ１００は、バーストモー
ドで各メモリセルに対するデータの読み出しを行い、読
み出した結果を判定部１３２へ供給する。

【００３６】次に、判定部１３２は、ＳＤＲＡＭ１００
から供給された結果と期待値とを比較して一致している
か否かを判定し、判定結果を不良メモリ１３３へ供給す
る。

【００３７】次に、メモリパターン発生器１３１に備え
られている演算回路が、バーストアドレス発生回路１０
５が発生したカラムアドレスと同一のカラムアドレスを
発生する。

【００３８】次に、メモリパターン発生器１３１から供
給されたロウアドレス及び演算回路から得られたカラム
アドレスによって選択されたメモリセルに、判定部１３
２から供給された判定結果が書き込まれる。

【００３９】そして、不良メモリ１３３に書き込まれた
判定結果によって、ＳＤＲＡＭ１００がバーストモード
で正常に動作しているか否かを判断することができる。

【００４０】

【発明が解決しようとする課題】ところで、バーストア
ドレス発生回路１０５は、アドレスバッファ１０２から
供給されるカラムアドレスによって、異なるバーストア
ドレスを生成し出力する。

【００４１】バーストアドレス発生回路１０５は、バー
ストアドレスを発生するモードとして、シーケンシャル
モードとインターリーブモードとの２つのモードを有し
ている。

【００４２】バーストアドレス発生回路１０５は、シー
ケンシャルモードであるときには、供給された１つのカ
ラムアドレスｘ（但し、ｘはｍ×ｎ以上ｍ×ｎ＋ｍ−１
以下の整数であり、ｍはバーストレングスを示す２以上
の整数であり、ｎはアドレスがバーストアドレス発生回
路１０５に対して繰り返して供給されるときの繰り返し
回数を示す０以上の整数である。）を開始アドレスとし
て、ｍ×ｎ以上ｍ×ｎ＋ｍ−１以下のアドレスを昇順で
循環的に連続して発生する。また、バーストアドレス発
生回路１０５は、インターリーブモードであるときに
は、供給された１つのカラムアドレスｘとｍ×ｎを開始
アドレスとしたｍ×ｎ以上ｍ×ｎ＋ｍ−１以下の昇順な
アドレスと間での排他的論理和を取ることによって、連
続的にアドレスを発生する。

【００４３】具体的に説明すると、バーストアドレス発
生回路１０５が出力するバーストアドレスは、以下の表
１に示す通りとなる。

【００４４】

【表１】

【００４５】表１に示すように、アドレスバッファ１０
２からバーストアドレス発生回路１０５へ供給されるカ
ラムアドレスｘが、バーストレングスｍで割り切れる数
であるときには、バーストアドレス発生回路１０５は、
ｘをｘ＋ｍ−１となるまで１ずつインクリメントし、イ
ンクリメントによって得られたｘ以上ｘ＋ｍ−１以下の
全てのアドレスを、値が小さいものから順番に通常バー
ストアドレスとして出力する。すなわち、バーストアド
レス発生回路１０５から順次出力されるバーストアドレ
スは、連続的に１ずつ増加したものとなる。

【００４６】一方、アドレスバッファ１０２からバース
トアドレス発生回路１０５へ供給されるカラムアドレス
ｘが、設定されているバーストレングスｍで割り切れな
いときには、バーストアドレス発生回路１０５から順次
出力されるバーストアドレスは、連続的に１ずつ増加し
たものではなくなる。

【００４７】ＳＤＲＡＭ１００のバースト試験を行うと
きにメモリパターン発生器１３１内で演算回路が算出す
るアドレスは、バーストアドレス発生回路１０５が出力
するカラムアドレスと同一である必要性がある。すなわ
ち、バーストアドレス発生回路１０５へバーストレング
スｍで割り切れないカラムアドレスｘを供給して、ＳＤ
ＲＡＭ１００のバースト試験を行うときには、不良メモ
リ１３３内で演算回路が算出するアドレスが１ずつ増加
するアドレスではなく、変化が複雑なアドレスとなる。

【００４８】バースト試験において、バーストアドレス
発生回路１０５へバーストレングスｍで割り切れないカ
ラムアドレスｘを供給するときには、メモリパターン発
生器１３１に備えられた演算装置が複雑な演算を行うこ
とで、不良メモリ１３３に与えるアドレスを、バースト
アドレスアドレス発生回路１０５から出力するバースト
アドレスと同一としている。

【００４９】また、試験装置１３０が上記複雑な演算を
行う演算装置を備えない場合には、試験装置１３０に内
蔵されたプロセッサにより実行されるプロセッサ上のソ
フトウェアによって複雑な演算が実現される。

【００５０】すなわち、バースト試験において、バース
トアドレス発生回路１０５へバーストレングスｍで割り
切れないカラムアドレスｘを供給するときには、複雑な
演算を行う必要性が生じるために、試験を容易に行うこ
とが困難となる。

【００５１】本発明は以上説明した従来の実情を鑑みて
提案されたものであり、試験装置において複雑な演算を
行うことなく、バースト試験を簡便に行い、不良解析な
どを容易に行うことが可能な半導体記憶装置を提供する
ことを目的とする。また、本発明は、複雑な演算を行う
ことなく、不良解析などを容易に行うことが可能である
バースト試験方法を提供することを目的とする。

【００５２】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、データを記憶する記憶手段と、供給された内部
アドレスに応じて上記記憶手段の中におけるアクセスポ
イントを選択する選択手段とを備え、バースト試験モー
ドを有する半導体記憶装置であって、上記バースト試験
モードにおいて、外部から供給されたアドレスによらず
連続した上記内部アドレスを生成し、上記選択手段へ供
給する内部アドレス生成手段を備えることを特徴とす
る。

【００５３】また、本発明に係る半導体記憶装置は、複
数のメモリセルを有するメモリセルアレイと、上記メモ
リセルのアドレスが供給され、供給された１つのアドレ
スｘ（但し、ｘはｍ×ｎ以上ｍ×ｎ＋ｍ−１以下の整数
であり、ｍは連続して出力するアドレスの数を示す２以
上の整数であり、ｎはアドレスが繰り返して供給される
ときの繰り返し回数を示す０以上の整数である。）を開
始アドレスとして、ｍ×ｎ以上ｍ×ｎ＋ｍ−１以下のア
ドレスを昇順で循環的に連続して発生するシーケンシャ
ルモードと、供給された１つのアドレスｘとｍ×ｎを開
始アドレスとしたｍ×ｎ以上ｍ×ｎ＋ｍ−１以下の昇順
なアドレスとの排他的論理和をアドレスとして連続して
発生するインターリーブモードとを有し、シーケンシャ
ルモードのときに発生したアドレス又はインターリーブ
モードのときに発生したアドレスを、連続して通常バー
ストアドレスとして出力する通常バーストアドレス発生
回路と、上記メモリセルのアドレスが供給され、供給さ
れた１つのアドレスｙ（但し、ｙは０以上の整数であ
る。）を、ｙ＋ｍ−１となるまで１ずつインクリメント
し、インクリメントによって得られたｙ以上ｙ＋ｍ−１
以下の全てのアドレスを、値が小さいものから順番に試
験用バーストアドレスとして出力する試験用バーストア
ドレス発生回路と、供給されたアドレスに基づいて、上
記メモリセルを選択するメモリセル選択手段と上記メモ
リセル選択手段に対して上記通常バーストアドレス又は
上記試験用バーストアドレスのうちのいずれかを供給す
る切り替え手段とを備えることを特徴とする。

【００５４】また、本発明に係る半導体記憶装置の試験
方法は、データを記憶する記憶手段と、供給された内部
アドレスに応じて上記記憶手段の中におけるアクセスポ
イントを選択する選択手段とを備え、バースト試験モー
ドを有する半導体記憶装置の試験方法であって、上記バ
ースト試験モードにおいては、外部から供給されたアド
レスによらず連続した上記内部アドレスを生成し、上記
選択手段へ供給するを特徴とする。

【００５５】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。

【００５６】図１に示すように、本発明を適用したＳＤ
ＲＡＭ（Synchronous Dynamic Random Access Memory）
１は、コントロールロジック２と、アドレスバッファ３
と、メモリセルアレイ４と、入出力バッファ５と、通常
バーストアドレス発生回路６と、試験用バーストアドレ
ス発生回路７と、第１の切り替えスイッチ８と、第２の
切り替えスイッチ９と、カラムアドレスデコーダ１０
と、ロウアドレスデコーダ１１と、センスアンプ回路１
２とを備える。

【００５７】ＳＤＲＡＭ１は、シンクロナスタイプの半
導体記憶装置であり、バーストモードと称するデータの
転送モードがある。バーストモードでは、最初のデータ
についてはＤＲＡＭと同様に読み出し及び書き込みを行
った後に、２番目以降のデータついてはクロック信号に
同期して高速に読み出し及び書き込みを行う。すなわ
ち、バーストモードは、１つのアドレスに基づいて複数
の連続したバーストアドレスを発生し、メモリセルアレ
イ４に対して連続してアクセスすることで、複数のデー
タをまとめて連続的に転送するモードであり、高速なデ
ータ転送が可能となるモードである。

【００５８】コントロールロジック２は、例えば中央演
算装置（ＣＰＵ；Central Processing Unit）など、外
部から供給されるコントロール信号及びクロック信号に
基づいて、入出力バッファ５、通常バーストアドレス発
生回路６、試験用バーストアドレス発生回路７、カラム
アドレスデコーダ１０、及びロウアドレスデコーダ１１
などの各回路が動作するタイミングを制御する。

【００５９】アドレスバッファ３は、外部から供給され
るカラムアドレス及びロウアドレスをバッファリングし
た後に出力する。アドレスバッファ３は、ロウアドレス
デコーダ１１にロウアドレスを供給する。また、アドレ
スバッファ３は、通常はカラムアドレスデコーダ１０へ
カラムアドレスを供給し、バーストモードのときには通
常バーストアドレス発生回路６へカラムアドレスを供給
し、バースト試験のときには試験用バーストアドレス発
生回路７へカラムアドレスを供給する。

【００６０】メモリセルアレイ４は、行列状に配置され
る複数のメモリセルと、メモリセルの各行に対応して配
置される複数のワード線と、メモリセルの各列に対応し
て配置されビット線及びビット補線からなる複数のビッ
ト線対とを備える。各メモリセルは、データを記憶す
る。

【００６１】入出力バッファ５は、メモリセルアレイ４
に対してデータの書き込み及び読み出しをするときに、
データをバッファリングする。詳細に説明すると、入出
力バッファ５は、メモリセルに対してデータの書き込み
を行うときには、書き込むデータをバッファリングした
後にセンスアンプ回路１２へ供給し、メモリセルに記憶
されたデータを読み出すときには、読み出されたデータ
をバッファリングした後に出力する。

【００６２】通常バーストアドレス発生回路６は、ＳＤ
ＲＡＭ１がバーストモードで動作するときに、アドレス
バッファ３から供給される１つのカラムアドレスに基づ
いて演算を行い、設定されている個数（以下、バースト
レングスと称する。）のカラムアドレス（以下、通常バ
ーストアドレスと称する。）を連続して発生し、カラム
アドレスデコーダ１０へ供給する。なお、通常バースト
アドレス発生回路６については、詳細を後述する。

【００６３】試験用バーストアドレス発生回路７は、Ｓ
ＤＲＡＭ１のバースト試験のときに、アドレスバッファ
３から供給される１つのカラムアドレスに基づいて演算
を行い、バーストレングスによって設定されている個数
のカラムアドレス（以下、試験用バーストアドレスと称
する。）を連続して発生し、カラムアドレスデコーダ１
０へ供給する。なお、試験用バーストアドレス発生回路
７については、詳細を後述する。

【００６４】第１の切り替えスイッチ８及び第２の切り
替えスイッチ９は、外部又はコントロールロジックから
供給される制御信号に従って、アドレスバッファ３を、
通常バーストアドレス発生回路６と接続したり、試験用
バーストアドレス発生回路７と接続したりする。

【００６５】カラムアドレスデコーダ１０は、アドレス
バッファ３、通常バーストアドレス発生回路６、又は試
験用バーストアドレス発生回路７から供給されるカラム
アドレス又はバーストアドレスに応じて、複数のビット
線から当該カラムアドレス又はバーストアドレスによっ
て指定されたビット線対を選択し、当該ビット線対とセ
ンスアンプ１２との間に接続されているカラム選択ゲー
ト（図示せず。）を導通させる。

【００６６】ロウアドレスデコーダ１１は、アドレスバ
ッファ３から供給されるロウアドレスに応じて、複数の
ワード線から当該ロウアドレスによって指定されたワー
ド線を選択し、当該ワード線に所定の電圧を印加する。

【００６７】センスアンプ回路１２は複数のセンスアン
プからなる。各センスアンプはビット線対に接続され、
読み出し及びリフレッシュのときに、指定されたメモリ
セルに書き込まれているデータに応じてビット線及びビ
ット補線の微小な電位差を増幅し、読み出し信号を出力
する。

【００６８】以下では、通常バーストアドレス発生回路
６について詳細に説明する。

【００６９】通常バーストアドレス発生回路６は、バー
ストアドレスを発生するためのモードとして、シーケン
シャルモード及びインターリーブモードの２つのモード
を有している。シーケンシャルモードでは、供給された
１つのカラムアドレスｘ（但し、ｘはｍ×ｎ以上ｍ×ｎ
＋ｍ−１以下の整数であり、ｍはバーストレングスを示
す２以上の整数であり、ｎはアドレスが通常バーストア
ドレス発生回路６に対して繰り返して供給されるときの
繰り返し回数を示す０以上の整数である。）を開始アド
レスとして、ｍ×ｎ以上ｍ×ｎ＋ｍ−１以下のアドレス
を昇順で循環的に連続して発生し、通常バーストアドレ
スとする。インターリーブモードでは、供給された１つ
のカラムアドレスｘとｍ×ｎを開始アドレスとしたｍ×
ｎ以上ｍ×ｎ＋ｍ−１以下の昇順なアドレスとの排他的
論理和をアドレスとして連続して発生し、通常バースト
アドレスとする。連続して出力する複数の通常バースト
アドレスは、それぞれコントロールロジック２から出力
されるクロック信号に同期して出力する。

【００７０】通常バーストアドレス発生回路６が出力す
る通常バーストアドレスは、具体的に説明すると、上記
表１に示す通りとなる。

【００７１】表１に示すように、アドレスバッファ３か
ら通常バーストアドレス発生回路６へ供給されるカラム
アドレスｘが、バーストレングスｍで割り切れる数であ
るときには、通常バーストアドレス発生回路６は、ｘを
ｘ＋ｍ−１となるまで１ずつインクリメントし、インク
リメントによって得られたｘ以上ｘ＋ｍ−１以下の全て
のアドレスを、値が小さいものから順番に通常バースト
アドレスとして出力する。すなわち、通常バーストアド
レス発生回路６から出力されるアドレスは、連続して１
ずつ増加したものとなる。

【００７２】一方、アドレスバッファ３から通常バース
トアドレス発生回路６へ供給されるカラムアドレスｘ
が、バーストレングスｍで割り切れないときには、通常
バーストアドレス発生回路６は、供給されるカラムアド
レスに対して複雑な演算を行うため、通常バーストアド
レス発生回路６から出力されるアドレスは、連続して１
ずつ増加したものではなくなる。

【００７３】例えば、シーケンシャルモードであり且つ
バーストレングスが４であるときに、アドレスバッファ
３から供給されるカラムアドレスｘが４ｎであれば、通
常バーストアドレス発生回路６は、４ｎを開始アドレス
として４ｎ＋３となるまで１ずつ増加したアドレスを出
力する。具体的に説明すると、図２中（Ａ）に示すよう
に、先ず、アドレスバッファ３から０が供給されること
で通常バーストアドレス発生回路６は“０”、“１”、
“２”、“３”を順次出力する。次に、アドレスバッフ
ァ３から４が供給されることで通常バーストアドレス発
生回路６は“４”、“５”、“６”、“７”を順次出力
する。

【００７４】一方、アドレスバッファ３から供給される
カラムアドレスｘが４ｎ＋１であれば、通常バーストア
ドレス発生回路６は４ｎ＋１を出力し、その後で４ｎ＋
２、４ｎ＋３を出力した後に、４ｎを出力する。具体的
に説明すると、図２中（Ｂ）に示すように、先ず、アド
レスバッファ３から“１”が供給されることで通常バー
ストアドレス発生回路６は“１”を出力し、その後で
“２”、“３”を出力した後に“０”を出力する。次
に、アドレスバッファ３から“５”が供給されることで
通常バーストアドレス発生回路６は“５”を出力し、そ
の後で“６”、“７”を出力した後に“４”を出力す
る。

【００７５】したがって、アドレスバッファ３から通常
バーストアドレス発生回路６へ、バーストレングスｍで
割り切れないカラムアドレスｘを供給したときに通常バ
ーストアドレス発生回路６から順次出力する通常バース
トアドレスは、連続的に１ずつ増加したものではなくな
り、変化が複雑なものとなる。

【００７６】つぎに、試験用バーストアドレス発生回路
７について詳細に説明する。

【００７７】試験用バーストアドレス発生回路７は、ア
ドレスバッファ３から供給されるカラムアドレスｙ（但
し、ｙは０以上の整数である。）を、ｙ＋ｍ−１となる
まで１ずつインクリメントし、インクリメントによって
得られたｙ以上ｙ＋ｍ−１以下の全てのアドレスを、値
が小さいものから順番に試験用バーストアドレスとして
出力する。連続して出力する複数の試験用バーストアド
レスは、それぞれコントロールロジック２から出力され
る内部クロック信号に同期して出力する。

【００７８】具体的に説明すると、試験用バーストアド
レス発生回路７から出力されるバーストアドレスは、以
下の表２に示す通りとなる。

【００７９】

【表２】

【００８０】表２に示すように、試験用バーストアドレ
ス発生回路７は、アドレスバッファ３から供給されたカ
ラムアドレスｙをｙ＋ｍ−１となるまで１ずつインクリ
メントし、インクリメントによって得られたｙ以上ｙ＋
ｍ−１以下の全てのアドレスを、値が小さいものから順
番に通常バーストアドレスとして出力する。すなわち、
試験用バーストアドレス発生回路７から出力されるアド
レスは、アドレスバッファから供給されたカラムアドレ
スに拘わらず、連続して１ずつ増加したものとなる。

【００８１】例えば、シーケンシャルモードであり且つ
バーストレングスが４であるときに、アドレスバッファ
３から供給されるカラムアドレスｙが４ｎであれば、試
験用バーストアドレス発生回路７は、４ｎ＋１、４ｎ＋
２、４ｎ＋３を順次出力する。

【００８２】また、アドレスバッファ３から供給される
カラムアドレスｙが４ｎ＋１であれば、試験用バースト
アドレス発生回路７は、４ｎ＋２、４ｎ＋３、４ｎ＋４
を順次出力する。

【００８３】さらに、アドレスバッファ３から供給され
るカラムアドレスｙが４ｎ＋２であれば、試験用バース
トアドレス発生回路７は、４ｎ＋３、４ｎ＋４、４ｎ＋
５を順次出力する。

【００８４】さらにまた、アドレスバッファ３から供給
されるカラムアドレスｙが４ｎ＋３であれば、試験用バ
ーストアドレス発生回路７は、４ｎ＋４、４ｎ＋５、４
ｎ＋６を順次出力する。

【００８５】具体的に説明すると、図３中（Ａ）に示す
ように、アドレスバッファ３から０が供給されたときに
は、試験用バーストアドレス発生回路７は０、１、２、
３を順次出力する。次に、アドレスバッファ３から４が
供給されることで、試験用バーストアドレス発生回路７
は“４”、“５”、“６”、“７”を順次出力する。

【００８６】また、図３中（Ｂ）に示すように、アドレ
スバッファ３から“１”が供給されたときには、試験用
バーストアドレス発生回路７は“１”、“２”、
“３”、“４”を順次出力する。次に、アドレスバッフ
ァ３から“５”が供給されることで、試験用バーストア
ドレス発生回路７は“５”、“６”、“７”、“８”を
順次出力する。

【００８７】さらに、図３中（Ｃ）に示すように、アド
レスバッファから“２”が供給されたときには、試験用
バーストアドレス発生回路７は“２”、“３”、
“４”、“５”を順次出力する。次に、アドレスバッフ
ァ３から“６”が供給されることで、試験用バーストア
ドレス発生回路７は“６”、“７”、“８”、“９”を
順次出力する。

【００８８】さらにまた、図３中（Ｄ）に示すように、
アドレスバッファ３から３が供給されたときには、試験
用バーストアドレス発生回路７は“３”、“４”、
“５”、“６”を出力する。次に、アドレスバッファ３
から７が供給されることで、試験用バーストアドレス発
生回路７は“７”、“８”、“９”、“Ａ”を順次出力
する。

【００８９】ＳＤＲＡＭ１がバーストモードでデータの
書き込み又は読み出しを行うときの動作は、以下に説明
する通りとなる。なお、ＳＤＲＡＭ１がバーストモード
でデータの書き込み又は読み出しを行うときには、第１
の切り替えスイッチ８及び第２の切り替えスイッチ９
は、アドレスバッファ３と通常バーストアドレス発生回
路６とを接続している。

【００９０】先ず、外部から供給されたロウアドレス及
びカラムアドレスが、アドレスバッファ３へ供給され
る。アドレスバッファ３は、供給されたロウアドレス及
びカラムアドレスをバッファリングする。

【００９１】次に、アドレスバッファ３は、コントロー
ルロジック２から供給されるクロック信号に同期して、
ロウアドレスをロウアドレスデコーダ１１へ供給すると
ともに、カラムアドレスを通常バーストアドレス発生回
路６へ供給する。

【００９２】次に、ロウアドレスデコーダ１１が、供給
されたロウアドレスによって指定されたワード線を選択
し、選択したワード線に対して所定の電圧を印加する。

【００９３】また、通常バーストアドレス発生回路６
が、供給されたカラムアドレスｘに基づいて通常バース
トアドレスを発生する。発生した通常バーストアドレス
は、カラムアドレスデコーダ１０へ供給される。

【００９４】そして、カラムアドレスデコーダ１０が、
供給されたバーストアドレスによって指定されたビット
線対を選択し、当該ビット線対とセンスアンプとの間に
接続されている選択ゲートを導通させる。

【００９５】以上の動作により、選択されたワード線と
選択されたビット線対との交点に存在するメモリセルが
選択される。

【００９６】そして、データを書き込むときには、入出
力バッファ５に一時的に記録されているデータが、選択
されたメモリセルに書き込まれる。

【００９７】また、データを読み出すときには、選択さ
れたメモリセルに記録されているデータが読み出され
る。読み出されたデータは、入出力バッファ５にバッフ
ァリングされた後に、ＳＤＲＡＭ１の外部へ出力され
る。

【００９８】つぎに、本発明を適用したバースト試験方
法によって、ＳＤＲＡＭ１のバースト試験を行う方法に
ついて説明する。

【００９９】最初に、バースト試験を行うときに使用す
る試験装置について説明する。

【０１００】図４に示すように、試験装置３０は、メモ
リパターン発生器３１と、判定部３２と、不良メモリ３
３とを備える。ＳＤＲＡＭ１は、試験装置３０に装着さ
れてバースト試験が行われる。なお、図４では、コント
ロールロジック２及び通常バーストアドレス発生回路６
の図示を省略する。

【０１０１】メモリパターン発生器３１は、カラムアド
レス及びロウアドレスを発生し、装着されたＳＤＲＡＭ
１のアドレスバッファ３、及び不良メモリ３３へ供給す
る。ここで、メモリパターン発生器３１はカラムアドレ
スを１ずつインクリメントして、試験用バーストアドレ
ス発生回路７から出力される試験用バーストアドレスと
同一なカラムアドレスを発生させる。さらに、メモリパ
ターン発生器３１は、ＳＤＲＡＭ１が正常に動作してい
るときにＳＤＲＡＭ１から供給されるであろう結果（以
下、期待値と称する。）を、判定部３２へ供給する。

【０１０２】判定部３２は、実際にＳＤＲＡＭ１から供
給される結果とメモリパターン発生器３１から供給され
た期待値とを比較して一致しているか否かを判定し、判
定結果を不良メモリ３３へ供給する。

【０１０３】不良メモリ３３には、半導体記憶装置１と
同じかそれ以上の容量を有するメモリセルアレイ（図示
せず。）が設けられている。不良メモリ３３は、メモリ
パターン発生器３１から供給されたロウアドレス及びカ
ラムアドレスによって指定された位置に存在するメモリ
セルに、判定部３２から供給された判定結果が書き込ま
れる。

【０１０４】試験装置３０を使用して、ＳＤＲＡＭ１の
バースト試験を行うときの動作は、以下に説明する通り
となる。

【０１０５】先ず、試験装置３０にＳＤＲＡＭ１を装着
する。ＳＤＲＡＭ１では、試験装置３０から直接的に供
給される制御信号、又はコントロール信号（制御コマン
ド）に応じてコントロールロジックにより生成される内
部制御信号に応じて、第１の切り替えスイッチ７及び第
２の切り替えスイッチ８が切り替えられ、アドレスバッ
ファ３と試験用バーストアドレス発生回路７とが接続さ
れる。

【０１０６】次に、メモリパターン発生器３１は、ロウ
アドレス及びカラムアドレスを発生してアドレスバッフ
ァ３へ供給する。また、メモリパターン発生器３１は、
メモリセルアレイ４を構成する各メモリセルに書き込む
データを入出力バッファ５へ供給する。入出力バッファ
５へ供給されたデータは、バッファリングされる。次
に、アドレスバッファ３が、ロウアドレスをロウアドレ
スデコーダ１１へ供給し、カラムアドレスを試験用バー
ストアドレス発生回路７へ供給する。

【０１０７】そして、ロウアドレスデコーダ１１が、ア
ドレスバッファ３から供給されたロウアドレスによって
指定されたワード線を選択し、選択したワード線に対し
て所定の電圧を印加する。

【０１０８】また、試験用バーストアドレス発生回路７
が、アドレスバッファ３から供給されるカラムアドレス
ｙを、ｙ＋ｍ−１となるまで１ずつインクリメントし、
インクリメントによって得られたｙ以上ｙ＋ｍ−１以下
の全てのアドレスを、値が小さいものから順番に試験用
バーストアドレスとして出力する。出力された試験用バ
ーストアドレスは、カラムアドレスデコーダ１０へ供給
する。

【０１０９】カラムアドレスデコーダ１０は、試験用バ
ーストアドレス発生回路７から供給された試験用バース
トアドレスによって指定されたビット線対を選択し、選
択したビット線対に所定の電圧を印加する。

【０１１０】以上説明した動作により、選択されたワー
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。

【０１１１】次に、選択されたメモリセルに対して入出
力バッファ５にバッファリングされていたデータが書き
込まれ、メモリセルアレイ１４に対するデータの書き込
みが終了する。

【０１１２】メモリセルアレイ１４に対するデータの書
き込みが終了すると、書き込まれたデータの読み出しが
行われる。

【０１１３】ここで、メモリパターン発生器３１はカラ
ムアドレスｙをｙ＋ｍ−１となるまで１ずつインクリメ
ントし、インクリメントによって得られたｙ以上ｙ＋ｍ
−１以下の全てのアドレスを、値が小さいものから順番
にバーストアドレスとする。すなわち、メモリパターン
発生器３１内では、試験用バーストアドレス発生回路７
から出力される試験用バーストアドレスと同一のアドレ
スが発生される。

【０１１４】先ず、メモリパターン発生器３１はカラム
アドレス及びロウアドレスを発生して、アドレスバッフ
ァ３及び不良メモリ３３へ供給する。また、メモリパタ
ーン発生器３１は、判定部３２へ期待値を供給する。

【０１１５】次に、アドレスバッファ３が、ロウアドレ
スをロウアドレスデコーダ１１へ供給するとともに、カ
ラムアドレスを試験用バーストアドレス発生回路７へ供
給する。

【０１１６】そして、ロウアドレスデコーダ１１が、ア
ドレスバッファ３から供給されたロウアドレスによって
指定されたワード線を選択し、選択したワード線に対し
て所定の電圧を印加する。

【０１１７】また、試験用バーストアドレス発生回路７
が、アドレスバッファ３から供給されるカラムアドレス
ｙを、ｙ＋ｍ−１となるまで１ずつインクリメントし、
インクリメントによって得られたｙ以上ｙ＋ｍ−１以下
の全てのアドレスを、値が小さいものから順番に試験用
バーストアドレスとして出力する。出力された試験用バ
ーストアドレスは、カラムアドレスデコーダ１０へ供給
する。

【０１１８】カラムアドレスデコーダ１０は、試験用バ
ーストアドレス発生回路７から供給された試験用バース
トアドレスによって指定されたビット線対を選択し、選
択したビット線対に所定の電圧を印加する。

【０１１９】以上説明した動作により、選択されたワー
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。

【０１２０】次に、選択されたメモリセルに記録されて
いるデータが読み出され、入出力バッファ５にバッファ
リングされる。

【０１２１】そして、入出力バッファ５はバッファリン
グしたデータを出力し、判定部３２へ供給する。

【０１２２】判定部３２は、入出力バッファ５から供給
されたデータと、メモリパターン発生器３１から供給さ
れた期待値とを比較して、一致しているか否かを判定す
る。判定結果は、不良メモリ３３へ供給される。

【０１２３】不良メモリ３３では、メモリパターン発生
器３１から供給されたロウアドレス及びカラムアドレス
に基づいてメモリセルが選択され、当該メモリセルに対
して判定部３２から供給された判定結果が書き込まれ
る。

【０１２４】最後に、不良メモリ３３に書き込まれた判
定結果によって、ＳＤＲＡＭ１がバーストモードで正常
に動作するか否かを判断することができる。

【０１２５】以上説明したように、本発明を適用したＳ
ＤＲＡＭ１は、試験装置３０から供給されたカラムアド
レスが、バーストレングスで割り切れないときにも、試
験用バーストアドレス発生回路７が連続して１ずつ増加
した試験用バーストアドレスを出力して、カラムデコー
ダ１０へ供給する。

【０１２６】したがって、本発明を適用したＳＤＲＡＭ
１に対してバースト試験を行うとき、試験装置３０は、
複雑な演算を行うことなく、メモリパターン発生器３１
内で発生するアドレスを、試験用バーストアドレス発生
回路７が発生するアドレスと一致させることが可能とな
る。すなわち、本発明を適用したＳＤＲＡＭ１は、バー
スト試験を簡便に行い、不良解析などを容易に行うこと
が可能となる。

【０１２７】また、本発明を適用したバースト試験方法
によれば、試験装置３０からＳＤＲＡＭ１へ供給された
カラムアドレスが、設定されているバーストレングスで
割り切れないときにも、試験用バーストアドレス発生回
路７が連続して１ずつ増加した試験用バーストアドレス
を、カラムデコーダ１０に対して供給する。

【０１２８】したがって、本発明を適用したバースト試
験方法によれば、試験装置３０は、複雑な演算を行うこ
となく、メモリパターン発生器３１内で発生するアドレ
スを、試験用バーストアドレス発生回路７が発生するア
ドレスと一致させることが可能となる。ずなわち、本発
明を適用したバースト試験方法によれば、バースト試験
を簡便に行い、不良解析などを容易に行うことが可能と
なる。

【０１２９】なお、本実施の形態では、演算回路をメモ
リパターン発生器３１の内部に設けたが、演算回路は、
試験装置３０の内部であればメモリパターン発生器３１
の内部以外の位置に設けても良い。

【０１３０】また、本実施の形態では、メモリパターン
発生器３１内の演算回路によってカラムアドレスｙのイ
ンクリメントを実現したが、試験装置３０に内蔵された
プロセッサで実行されるソフトウェアにより実現するこ
とも可能である。

【０１３１】また、本実施の形態では、バースト試験を
行うときに、試験用バーストアドレスに基づいてメモリ
セルアレイ４を構成する各メモリセルにデータを書き込
んだ後に、試験用バーストアドレスに基づいてデータの
読み出している。しかしながら、バースト試験を行うと
きには、通常バーストアドレスに基づいてメモリセルア
レイ４を構成する各メモリセルにデータを書き込んだ後
に、試験用バーストアドレスに基づいてデータを読み出
しても良い。また、試験用バーストアドレスに基づいて
データを書き込んだ後に、通常バーストアドレスに基づ
いてデータを読み出しても良い。

【０１３２】

【発明の効果】本発明に係る半導体記憶装置は、供給さ
れたアドレスに拘わらず、試験用バーストアドレス発生
回路が連続して１ずつ増加した試験用バーストアドレス
を出力して、メモリセル選択手段へ供給することが可能
となる。

【０１３３】したがって、本発明に係る半導体記憶装置
に対してバースト試験を行うときには、試験装置が複雑
な演算を行う必要がなくなる。すなわち、本発明に係る
半導体記憶装置は、バースト試験を簡便に行い、不良解
析などを容易に行うことが可能となる。

【０１３４】また、本発明に係るバースト試験方法によ
れば、半導体記憶装置へ供給されたアドレスに拘わら
ず、連続して１ずつ増加した試験用バーストアドレス
を、メモリセル選択手段へ供給することが可能となる。

【０１３５】したがって、本発明に係るバースト試験方
法によれば、試験装置が複雑な演算を行う必要がなくな
る、すなわち、本発明に係るバースト試験方法によれ
ば、バースト試験を簡便に行い、不良解析などを容易に
行うことが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した半導体記憶装置を示すブロッ
ク図である。

【図２】通常バーストアドレス発生回路から出力される
バーストアドレスを説明するための図である。

【図３】試験用バーストアドレス発生回路から出力され
る試験用バーストアドレスを説明するための図である。

【図４】図１に示された半導体記憶装置が、バースト試
験を行うための試験装置に装着された状態を示すブロッ
ク図である。

【図５】従来の半導体記憶装置を示すブロック図であ
る。

【図６】図５に示された半導体記憶装置が、バースト試
験を行うための試験装置に装着された状態を示すブロッ
ク図である。

【符号の説明】

１ 半導体記憶装置、２ コントロールロジック、３
アドレスバッファ、４メモリセルアレイ、５ 出入力バ
ッファ、６ 通常バーストアドレス発生回路、７ 試験
用バーストアドレス発生回路、８ 第１の切り替えスイ
ッチ、９ 第２の切り替えスイッチ、１０ カラムアド
レスデコーダ、１１ ロウアドレスデコーダ、１２ セ
ンスアンプ回路

フロントページの続き Ｆターム(参考） 2G132 AA00 AA08 AB01 AC03 AE06 AE14 AE18 AE19 AG01 AG03 AK07 AK13 AK15 AK18 AL33 5L106 AA01 DD11 EE02 EE03 5M024 AA91 BB07 BB23 BB27 BB30 BB33 BB34 BB40 DD63 DD83 DD92 DD97 JJ02 JJ42 JJ43 JJ60 MM05 MM10 PP01 PP10

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを記憶する記憶手段と、供給され
   た内部アドレスに応じて上記記憶手段の中におけるアク
   セスポイントを選択する選択手段とを備え、バースト試
   験モードを有する半導体記憶装置であって、 上記バースト試験モードにおいて、外部から供給された
   アドレスによらず連続した上記内部アドレスを生成し、
   当該内部アドレスを上記選択手段へ供給する内部アドレ
   ス生成手段を備えることを特徴とする半導体記憶装置。
2. 【請求項２】 複数のメモリセルを有するメモリセルア
   レイと、 上記メモリセルのアドレスが供給され、供給された１つ
   のアドレスｘ（但し、ｘはｍ×ｎ以上ｍ×ｎ＋ｍ−１以
   下の整数であり、ｍは連続して出力するアドレスの数を
   示す２以上の整数であり、ｎはアドレスが繰り返して供
   給されるときの繰り返し回数を示す０以上の整数であ
   る。）を開始アドレスとして、ｍ×ｎ以上ｍ×ｎ＋ｍ−
   １以下のアドレスを昇順で循環的に連続して発生するシ
   ーケンシャルモードと、供給された１つのアドレスｘと
   ｍ×ｎを開始アドレスとしたｍ×ｎ以上ｍ×ｎ＋ｍ−１
   以下の昇順なアドレスとの排他的論理和をアドレスとし
   て連続して発生するインターリーブモードとを有し、シ
   ーケンシャルモードのときに発生したアドレス又はイン
   ターリーブモードのときに発生したアドレスを、連続し
   て通常バーストアドレスとして出力する通常バーストア
   ドレス発生回路と、 上記メモリセルのアドレスが供給され、供給された１つ
   のアドレスｙ（但し、ｙは０以上の整数である。）を、
   ｙ＋ｍ−１となるまで１ずつインクリメントし、インク
   リメントによって得られたｙ以上ｙ＋ｍ−１以下の全て
   のアドレスを、値が小さいものから順番に試験用バース
   トアドレスとして出力する試験用バーストアドレス発生
   回路と、 供給されたアドレスに基づいて、上記メモリセルを選択
   するメモリセル選択手段と 上記メモリセル選択手段に対して上記通常バーストアド
   レス又は上記試験用バーストアドレスのうちのいずれか
   を供給する切り替え手段とを備えることを特徴とする半
   導体記憶装置。
3. 【請求項３】 上記メモリセル選択手段は、カラムアド
   レスデコーダであることを特徴とする請求項２記載の半
   導体記憶装置。
4. 【請求項４】 データを記憶する記憶手段と、供給され
   た内部アドレスに応じて上記記憶手段の中におけるアク
   セスポイントを選択する選択手段とを備え、バースト試
   験モードを有する半導体記憶装置の試験方法であって、 上記バースト試験モードにおいては、外部から供給され
   たアドレスによらず連続した上記内部アドレスを生成
   し、当該内部アドレスを上記選択手段へ供給することを
   特徴とする半導体記憶装置の試験方法。