JPH0895956A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】 【目的】ベクトルのメモリアクセス命令において、ポー
ト競合による遅れを少なくすることによってスループッ
トを向上させる。 【構成】複数個の演算装置，主記憶装置，複数個メモリ
アクセス処理部からなるベクトル処理装置において、ベ
クトルのメモリアクセス命令発行時、メモリアクセス処
理部において、ポート競合が発生すると、入力ポートを
疑似的に拡張する。これによりポート競合検出対象要素
数が増え、出力要素数を増やすことができ、ポート競合
発生時の遅れが緩和され、スループットが向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はベクトル処理装置に関す
る。

【０００２】

【従来の技術】一般に、ベクトル処理装置は、主メモリ
とレジスタあるいは演算器とのあいだで大量のデータを
高速に処理するために、同一タイミングにおいて複数の
データを同時に、メモリアクセス処理部に連続的に供給
して、高速化を実現している。

【０００３】従来のこの種のベクトル処理装置は、図６
に示すように、ベクトルリクエストの各要素単位の複数
（例として４要素）の入力ポート、各入力ポート毎に入
力レジスタ３１ａ〜３１ｄ、また、ポート競合発生時の
緩衝用に、同一動作するバッファ３２ａ〜３２ｄ、バッ
ファ３３ａ〜３３ｄ、ポート競合の検出およびバッファ
制御を行うポート競合検出回路３７、入力要素のメモリ
アドレスから、出力ポートを生成し、該タイミングで出
力する要素を決定する出力要素検出回路３６、出力要素
検出回路３６の制御信号により、各出力ポートの、入力
要素を選択するセレクタ３４ａ〜３４ｄおよび出力ポー
ト対応の出力レジスタ３５ａ〜３５ｄを有している。

【０００４】この従来のベクトル処理装置は、出力ポー
トが８バイト単位であり、４バイトメモリアクセス命令
も、８バイト単位に行っている。

【０００５】図２は、従来例および本願発明を説明する
ためのベクトルストア命令時における各ベクトル要素
（以下、要素と記す）のアドレスと、各要素が出力され
る出力ポートを要素ごとに示す。図２において、ベクト
ル命令のベースアドレスを“０”、ディスタンスを
“４”とすると、要素０，１、要素２，３…、と連続２
要素ずつが同一出力ポートとなることがわかる。

【０００６】次に、図２のベクトル命令時における従来
のベクトル処理装置の動作を説明する。先ず、入力レジ
スタ３１ａ〜３１ｄにはそれぞれ要素０から順番に、４
要素毎に連続的に格納される。あるタイミングで読み出
しレジスタ３３ａ〜３３ｄに格納された要素０〜３はポ
ート競合検出回路３７によりポート競合の検出が行われ
る。この場合、要素０，１はそれぞれ出力ポート０に、
要素２，３はそれぞれ出力ポート１に向かうので、ポー
ト競合が発生することになる。ポート競合が発生した場
合、競合した要素の優先順位の高い要素（要素番号の最
も小さい要素）が出力要素検出回路３６により検出さ
れ、セレクタ３４ａは読み出しレジスタ３３ａの要素
０、セレクタ３４ｂでは読み出しレジスタ３３ｃの要素
２がそれぞれ選択され、出力レジスタ３５ａ，３５ｂに
格納される。

【０００７】このときポート競合検出回路３７からは、
競合が発生したのでホールド要求が出され、読み出しレ
ジスタ３３ａ〜３３ｄはホールドし、バッファ３２ａ〜
３２ｄはバッファのリードアドレスをホールドし、ホー
ルド要求が解除されるまでその状態を保つことになる。
つまり、連続的に入力レジスタ３１ａ〜３１ｄに入力し
てくる要素は、バッファ３２ａ〜３２ｄにバッファリン
グされていくことになる。競合に敗れて残った要素１，
３は、次のタイミングに競合検出が行われ、今度はポー
ト競合が発生しないので、出力レジスタ３５ａ，３５ｂ
にそれぞれ格納される。また競合が発生しないのでポー
ト競合検出３６からのホールド要求は解除され、読み出
しレジスタ３３ａ〜３３ｄには次のタイミングで要素４
〜７の４要素が格納される。以降、同様な処理が全ての
要素の終了まで行われる。

【０００８】図７は、上記動作を示したタイミング図で
あり、要素０、２が出力レジスタ３５ａ〜３５ｄに到着
するタイミングを１としたときの各要素の出力ポート到
着タイミングを示している。また１つのタイミングにお
ける、ポート競合検出対象要素、および出力ポートレジ
スタ到着要素数も示している。図２のベクトル命令の場
合、ポート競合により、各タイミングに４要素ずつの入
力に対して、出力が２要素ずつであることがわかる。こ
れは、最大スループットの１／２となる。

【０００９】

【発明が解決しようとする課題】上述したように従来の
ベクトル処理装置では、４バイトのベクトルロード、ス
トア命令（ディスタンスが４バイトの奇数倍のケース）
において、スループットが最大値の１／２となってしま
い、ベクトルロードおよびストア命令の、主メモリのア
クセス時間に深刻な性能低下を引き起こすという欠点が
ある。

【００１０】

【課題を解決するための手段】本発明のベクトル処理装
置は、ベクトル要素ごとにベクトル演算を行う１つ以上
のベクトル演算部と、複数バイトのデータを最小リクエ
スト単位として並列動作が可能な複数のメモリモジュー
ルで構成される主記憶部と、前記ベクトル演算部と前記
主記憶部間で出力ポートを介して前記ベクトル要素ごと
にデータ転送を制御するメモリアクセス制御部を備えた
ベクトル処理装置において、前記メモリアクセス制御部
は、前記ベクトル演算部からパイプライン方式で入力す
るベクトル要素を保持するｎ個（ｎ≧１）の入力レジス
タと、各組が前記入力レジスタの保持内容をｎ個のベク
トル要素単位に、かつ要素番号順に格納するｍ組のバッ
ファと、前記ｍ組のバッファからクロックに応答して読
み出されたベクトル要素を保持するｍ×ｎ個の読み出し
レジスタと、前記各読み出しレジスタに保持されたベク
トル要素について、ベクトル要素のビット幅が前記最小
アクセス単位以下であるときに発生する前記出力ポート
の競合を検出するポート競合検出回路と、前記競合が検
出されると競合するベクトル要素のうちで前記要素番号
の最小のものを検出する出力要素検出回路と、該出力要
素の検出に応答して前記読み出しレジスタから当該ベク
トル要素を選択する前記出力ポートと同数のセクレタと
を設けたことを特徴とする。

【００１１】

【実施例】以下、図面を用いて本発明の実施例について
詳述する。

【００１２】図１は本発明の第１の実施例を示すブロッ
ク図であり、本ベクトル処理装置は並列に８バイト単位
のデータ転送を行うことが可能である。

【００１３】図１において、入力レジスタ１１ａ〜１１
ｄは、ベクトルリクエストの各要素単位の複数（例とし
て４要素）の入力受けレジスタ群である。バッファ１２
ａ〜１２ｈはポート競合による待ち合わせが起きたとき
に連続的に発行される入力リクエストの緩衝用のバッフ
ァ群であり、バッファ１２ａ〜１２ｄおよびバッファ１
２ｅ〜１２ｈはそれぞれ入力レジスタ１１ａ〜１１ｄの
各要素に対応しており、バッファ１２ａ〜１２ｄと１２
ｅ〜１２ｈに入力レジスタ１１ａ〜１１ｄの要素を交互
に入力する。

【００１４】読み出しレジスタ１３ａ〜１３ｈは、バッ
ファ１２ａ〜１２ｈの読み出し用のレジスタ群であり、
ポート競合検出の対象レジスタである。出力要素検出回
路１６は、出力ポート対応のセレクタ１４ａ〜１４ｄの
選択条件を生成している。ポート競合検出回路１７は、
読み出しレジスタ１３ａ〜１３ｈの各要素のポート競合
を検出する回路であり、またバッファ１２ａ〜１２ｈ、
および読み出しレジスタ１３ａ〜１３ｈの制御を行って
いる。出力レジスタ１５ａ〜１５ｄは、出力ポート（こ
の例では４ポート）対応のレジスタ群であり、セレクタ
１４ａ〜１４ｄで選択された要素を格納する。

【００１５】図２は、例としてベースアドレスを“０”
ディスタンスを“４”とした、４バイトのベクトルスト
ア命令の各要素のアドレスと各要素が出力される出力ポ
ートの関係を示したものである。４バイトのベクトルス
トア命令では要素番号の連続する２つの要素が、同一出
力ポートへ出力されることがわかる。

【００１６】次に、図２に示したリクエスト発行時にお
ける第１の実施例の動作を説明する。要素０〜３の４要
素は、入力ポート０〜３より入力して、入力レジスタ１
１ａ〜１１ｄにそれぞれ格納される。次のタイミングで
は入力ポートには要素４〜７の４要素が送られて来てお
り、以降各タイミング毎に、４要素ずつ連続的に発行さ
れ、連続的に入力レジスタ１１ａ〜１１ｄに格納され
る。

【００１７】最初の４要素、要素０〜３は、バッファ１
２ａ〜１２ｄを介して、読み出しレジスタ１３ａ〜１３
ｄに要素番号順に格納される。それまでは、読み出しレ
ジスタ１３ｅ〜１３ｈには、有効な要素は格納されてい
なかった。ここで、ポート競合検出回路１７により、要
素０〜３を対象にポート競合検出が行われる。図２に示
したとおり、要素０、１はともに出力ポート０、要素
２、３は共に出力ポート１に出力されるので、要素０と
１の間および要素２と３の間でそれぞれポート競合が発
生する。ポート競合が発生した場合、出力ポートには１
つの要素のみが出力可能なので、競合の発生した要素の
中で、要素番号が最も小さい要素を優先させ出力する。
このとき、その他の要素は出力できないので、読み出し
レジスタ１３ａ〜１３ｄにおいて出力を待たされる。つ
まり、要素０、２は出力されて出力レジスタ１５ａ、１
５ｂに格納され、要素１、３は読み出しレジスタ１３
ｂ、１３ｄでホールドする。

【００１８】このとき次の４要素である要素４〜７はバ
ッファ１２ｅ〜１２ｈを介して、読み出しレジスタ１３
ｅ〜１３ｈに格納する。そして前のタイミングで競合に
敗れた要素１，３および要素４〜７が次のポート競合検
出の対象要素となる。図２より各要素の出力ポートをみ
ると、要素４と５、要素６と７がそれぞれポート競合し
ていることがわかる。したがって出力ポートへ向かう要
素は要素１，３，４，６の４要素となり、要素５，７
は、ポート競合検出回路１７により、競合が検出され、
読み出しレジスタ１３ｆ，１３ｈでホールドされ待たさ
れる。

【００１９】次のタイミングでは残りの要素５，７が出
力される。このとき、後続の要素は、最初の８要素を出
力するのに３Ｔかかっているので、１Ｔ分、つまり４要
素がバッファに残っている。したがって４Ｔめ以降のタ
イミングでは、常に８要素がポート競合検出の対象要素
となり、ポート競合により常に４要素の出力となる。

【００２０】図３は、図２で与えられたベクトルストア
命令時における本実施例の動作の様子を示したものであ
り、要素０，２が出力レジスタ１５ａ〜１５ｄに到着し
たタイミングを１としたときの各要素の出力レジスタ１
５ａ〜１５ｄへの到着タイミングごとに、ポート競合検
出対象要素および出力要素数を示している。図３よりタ
イミング１，２，３は出力要素数が２，４，２となり、
スループットは最大スループットより落ちるが、タイミ
ング４以降の要素８以降は出力要素数は４要素となり、
入力要素数と等しくなり、最大スループットとなること
がわかる。

【００２１】図４は本発明の第２の実施例を示すブロッ
ク図であり、本実施例も第１の実施例と同様に、並列に
８バイト単位のデータ転送を行うことが可能である。本
実施例における入力レジスタ２１ａ〜２１ｄ，バッファ
２１ａ〜２２ｈ，読み出しレジスタ２３ａ〜２３ｈ，セ
レクタ２４ａ〜２４ｄ，出力レジスタ２５ａ〜２５ｄ，
出力要素検出回路２６，ポート競合検出回路２７は、そ
れぞれ第１の実施例における入力レジスタ１１ａ〜１１
ｄ，バッファ１２ａ〜１２ｈ，読み出しレジスタ１３ａ
〜１３ｈ，セレクタ１４ａ〜１４ｄ，出力レジスタ１５
ａ〜１５ｄ，出力要素検出回路１６，ポート競合検出回
路１７に相当する。

【００２２】本実施例では、そのうえに、ポート競合発
生時、読み出しレジスタ２３ａ〜２３ｈに格納する要素
の並び代えを行う要素アライン回路２８が付加されてい
る。ここで、ポート競合の検出において、例として４要
素を１つのブロックとしている。つまり、読み出しレジ
スタ２３ａ〜２３ｄに格納された要素を１ブロック、読
み出しレジスタ２３ｅ〜２３ｈに格納された要素を１ブ
ロックとして、各ブロック単位に出力済みか、ポート競
合により出力未かを判断し、ブロック内の全要素が出力
済みとなったことを検出して、要素アライン回路によっ
て、全要素出力済みとなったブロックをシフトして、後
続ブロックを、ポート競合検出対象レジスタに格納する
動作を行う。

【００２３】次に、図２に示したリクエスト発行時にお
ける第２の実施例の動作を説明する。

【００２４】本実施例の特徴は、タイミング２におい
て、競合に敗れた要素５，７は、要素アライン回路２８
の機能により、読み出しレジスタ２３ｆ，２３ｈではな
く２３ｂ，２３ｄに格納され、この結果、要素５，７の
出力を待つことなく、後続ブロックの要素８〜１１がレ
ジスタ２３ｅ〜２３ｈに格納され、次回のポート競合検
出対象要素となることにある。この結果により、次のタ
イミングでは要素５，７および要素８，１０が出力され
る。以降同様にブロック単位のシフトが行われ、毎タイ
ミング４要素ずつ出力される。

【００２５】以上の動作の様子は、図２で与えられたベ
クトルストア命令に対する本実施例の動作を示す図５を
参照することにより、一層明らかになるであろう。図５
によると、タイミング１では出力要素数が２であるが、
それ以降のタイミングでは、出力要素数は４要素とな
り、入力要素数と等しくなり、最大スループットとなる
ので、第２の実施例は第１の実施例を更に改良したもの
であることがわかる。

【００２６】以上のように、本発明ではベクトルのメモ
リアクセス命令のスループットが向上する。また、実施
例では入力４ポート、出力４ポートとしたが、いかなる
ポート数でも同様に対応できることは明らかである。さ
らに、拡張を入力４ポートの２倍の８ポートとしてが、
これも任意の入力ポートの倍数にすることが可能であ
る。また実施例ではベクトルストア命令としたが、ロー
ド命令でも同様に実現できる。

【００２７】

【発明の効果】以上説明したように本発明はベクトル処
理装置において、ベクトルロード、ストア命令のポート
競合発生時に、入力ポートを疑似的に拡張する手段を設
けることにより、ポート競合検出対象要素が増え、これ
によりポート競合が起こっても、出力可能な要素が増
え、スループットが向上するという効果を有する。例え
ば、４バイトのベクトルのメモリアクセス命令の場合、
スループットが約２倍にも向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のベクトル処理装置のブ
ロック図である。

【図２】ベクトルストア命令時における各要素のアドレ
スおよび出力ポートを示す図である。

【図３】本発明の第１の実施例の動作を説明するための
タイミング図である。

【図４】本発明の第２の実施例のベクトル処理装置のブ
ロック図である。

【図５】本発明の第２の実施例の動作を説明するための
タイミング図である。

【図６】従来例のベクトル処理装置のブロック図であ
る。

【図７】従来例の動作を説明するためのタイミング図で
ある。

【符号の説明】

１１ａ〜１１ｄ 入力レジスタ １２ａ〜１２ｈ バッファ １３ａ〜１３ｈ 読み出しレジスタ １４ａ〜１４ｄ セレクタ １５ａ〜１５ｄ 出力レジスタ １６ 出力要素検出回路 １７ ポート競合検出回路 ２１ａ〜２１ｄ 入力レジスタ ２２ａ〜２２ｄ バッファ ２３ａ〜２３ｄ 読み出しレジスタ ２４ａ〜２４ｄ セレクタ ２５ａ〜２５ｄ 出力レジスタ ２６ 出力要素検出回路 ２７ ポート競合検出回路 ３１ａ〜３１ｄ 入力レジスタ ３２ａ〜３２ｈ バッファ ３３ａ〜３３ｈ 読み出しレジスタ ３４ａ〜３４ｄ セレクタ ３５ａ〜３５ｄ 出力レジスタ ３６ 出力要素検出回路 ３７ ポート競合検出回路 ３８ 要素アライン回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ベクトル要素ごとにベクトル演算を行う
   １つ以上のベクトル演算部と、複数バイトのデータを最
   小リクエスト単位として並列動作が可能な複数のメモリ
   モジュールで構成される主記憶部と、前記ベクトル演算
   部と前記主記憶部間で出力ポートを介して前記ベクトル
   要素ごとにデータ転送を制御するメモリアクセス制御部
   を備えたベクトル処理装置において、前記メモリアクセ
   ス制御部は、 前記ベクトル演算部からパイプライン方式で入力するベ
   クトル要素を保持するｎ個（ｎ≧１）の入力レジスタ
   と、 各組が前記入力レジスタの保持内容をｎ個のベクトル要
   素単位に、かつ要素番号順に格納するｍ組のバッファ
   と、 前記ｍ組のバッファからクロックに応答して読み出され
   たベクトル要素を保持するｍ×ｎ個の読み出しレジスタ
   と、 前記各読み出しレジスタに保持されたベクトル要素につ
   いて、ベクトル要素のビット幅が前記最小アクセス単位
   以下であるときに発生する前記出力ポートの競合を検出
   するポート競合検出回路と、 前記競合が検出されると競合するベクトル要素のうちで
   前記要素番号の最小のものを検出する出力要素検出回路
   と、 該出力要素の検出に応答して前記読み出しレジスタから
   当該ベクトル要素を選択する前記出力ポートと同数のセ
   クレタとを設けたことを特徴とするベクトル処理装置。
2. 【請求項２】 前記出力ポートの競合に敗れた残余のベ
   クトル要素を、後続入力のベクトル要素に対して格納エ
   リアを提供するように、前記組単位でシフトして前記バ
   ッファから前記読み出しレジスタに移送する要素アライ
   ン回路を付加したことを特徴とする請求項１記載のベク
   トル処理装置。