JPS5935452B2 - アドレス指定方法および装置 - Google Patents
アドレス指定方法および装置Info
- Publication number
- JPS5935452B2 JPS5935452B2 JP5948276A JP5948276A JPS5935452B2 JP S5935452 B2 JPS5935452 B2 JP S5935452B2 JP 5948276 A JP5948276 A JP 5948276A JP 5948276 A JP5948276 A JP 5948276A JP S5935452 B2 JPS5935452 B2 JP S5935452B2
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- JP
- Japan
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- addressing
- address
- line
- input
- lines
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Description
【発明の詳細な説明】
この発明はアドレス指定方法および装置、とくに時分割
処理用メモリアドレスラインの制御に関するものである
。
処理用メモリアドレスラインの制御に関するものである
。
一般に時分割により多チャンネルのデータを処理する場
合、たとえば１台のコンピュータにより複数台数のガス
クロマトグラフの各測定出力を時分割的にデータ処理す
る場合には、各チャンネル毎に使うバラメータが異るた
めに、同一プログラムにより各チャンネルを処理するに
は、アドレスをインデックス修飾するのが普通であるが
、インデックス修飾の機構のない計算機ではパラメータ
を共通領域に移して処理することになる。
合、たとえば１台のコンピュータにより複数台数のガス
クロマトグラフの各測定出力を時分割的にデータ処理す
る場合には、各チャンネル毎に使うバラメータが異るた
めに、同一プログラムにより各チャンネルを処理するに
は、アドレスをインデックス修飾するのが普通であるが
、インデックス修飾の機構のない計算機ではパラメータ
を共通領域に移して処理することになる。
しかしこの方法ではパラメータの量にもよるが、時間の
無駄が生じシステムの機能を落としてしまう。この発明
は、インデックス修飾機能を持たない計算機でも、多チ
ャンネルのデータを共通プログラムによりプログラムの
ステップ数や時間の点で無駄なしに処理することができ
るアドレス指定方法および装置を提供することを目的と
する。以下本発明の実施例装置について説明する。第１
図は本発明の１実施例のチャンネル時分割処理用メモリ
アドレスラインの構成の概要図であり、１はＣＰＵ２は
ＣＰＵからのアドレスラインであり、２ＡはＣＰＵから
この回路への入力側、２Ｂはこの回路からメモリヘの出
力側、図では１６ビツトのラインＡ。，Ａ，，Ａ２・・
・・・・Ａｌ５が示されている。３はデコーダ、出力側
２Ｂはたとえば第２図に示されるような番地順に１〜ｎ
のプロツクのメモリに接続され、各メモリプロツクは、
たとえば１０２４×４ワードの容量を有し、縦に１〜，
横にａ−ｄに区分されている。
無駄が生じシステムの機能を落としてしまう。この発明
は、インデックス修飾機能を持たない計算機でも、多チ
ャンネルのデータを共通プログラムによりプログラムの
ステップ数や時間の点で無駄なしに処理することができ
るアドレス指定方法および装置を提供することを目的と
する。以下本発明の実施例装置について説明する。第１
図は本発明の１実施例のチャンネル時分割処理用メモリ
アドレスラインの構成の概要図であり、１はＣＰＵ２は
ＣＰＵからのアドレスラインであり、２ＡはＣＰＵから
この回路への入力側、２Ｂはこの回路からメモリヘの出
力側、図では１６ビツトのラインＡ。，Ａ，，Ａ２・・
・・・・Ａｌ５が示されている。３はデコーダ、出力側
２Ｂはたとえば第２図に示されるような番地順に１〜ｎ
のプロツクのメモリに接続され、各メモリプロツクは、
たとえば１０２４×４ワードの容量を有し、縦に１〜，
横にａ−ｄに区分されている。
４はリアルタイムクロツク、５，６はチヤンネルカウン
タである。
タである。
カウンタ５，６はそれぞれ、たとえばＪ．Ｋフリツプク
ロツプ回路による２進カウンタを構成し、リアルタイム
クロツク４の出力パルスがカウンタ５に人力され、カウ
ンタ５の出力がカウンタ６に入力されるよう構成され、
かつカウンタ５，６の出力側はそれぞれチヤンネルライ
ンＣｌ，Ｃ２を経て後述の論理回路Ａ，Ｂに結合されて
いる。さらにリアルタイムクロツク４からのクロツクパ
ルスは割込要求としてＣＰＵに人力され、割込要求が受
けつけられたときにはＣＰＵから割込み受付の信号゛１
゛２が出されるよう構成されている。７は否定回路、Ａ
，Ｂ，Ｃ，Ｄ，Ｅ，ＦおよびＫはそれぞれアンド回路、
Ｇ，ＨおよびＬはそれぞれオア回路であり、Ｋはアドレ
スラインへの入力が予め定められた特定アドレス指定に
該当するか否かを判定するもの、Ｃ，Ｄは割込み受付の
信号がないときＣＰＵからラインＡ８，Ａ，へのアドレ
ス指定入力をそのまま通過させるもの、Ｅ，Ｆはアドレ
ス指定が特定アドレス指定以外のときＡ８，Ａ９へのア
ドレス指定入力をそのまま通過させるものでＫの出力の
否定に相当する出力を発生する論理回路Ｌにより制御さ
れる。
ロツプ回路による２進カウンタを構成し、リアルタイム
クロツク４の出力パルスがカウンタ５に人力され、カウ
ンタ５の出力がカウンタ６に入力されるよう構成され、
かつカウンタ５，６の出力側はそれぞれチヤンネルライ
ンＣｌ，Ｃ２を経て後述の論理回路Ａ，Ｂに結合されて
いる。さらにリアルタイムクロツク４からのクロツクパ
ルスは割込要求としてＣＰＵに人力され、割込要求が受
けつけられたときにはＣＰＵから割込み受付の信号゛１
゛２が出されるよう構成されている。７は否定回路、Ａ
，Ｂ，Ｃ，Ｄ，Ｅ，ＦおよびＫはそれぞれアンド回路、
Ｇ，ＨおよびＬはそれぞれオア回路であり、Ｋはアドレ
スラインへの入力が予め定められた特定アドレス指定に
該当するか否かを判定するもの、Ｃ，Ｄは割込み受付の
信号がないときＣＰＵからラインＡ８，Ａ，へのアドレ
ス指定入力をそのまま通過させるもの、Ｅ，Ｆはアドレ
ス指定が特定アドレス指定以外のときＡ８，Ａ９へのア
ドレス指定入力をそのまま通過させるものでＫの出力の
否定に相当する出力を発生する論理回路Ｌにより制御さ
れる。
Ａ，Ｂは割込み受付の指示があり、かつＫにより特定ア
ドレス指定が判定されたときカウンタ５，６の内容をラ
インＡ８，Ａ９の出力とするためのものである。以下本
発明装置の動作について説明する。計算機からのアドレ
ス指定信号はアドレスラインの入力側２Ａに入るが、こ
のアドレス指定信号がメモ中において予め選択された特
定のアドレス領域（以下゛選択アドレス領域゛という）
に該当するか否か、および割込受付信号が出ているか（
信号ゞＴｒ′）否かにより、後述のＡ）、Ｂ）のように
、アドレス指定信号の伝達が制御される。リアルタイム
クロツク４から時間ｔ毎にクロツクパルス第３図Ａが発
生し、そのたびにＣＰＵに割込要求がなされ、ＣＰＵは
割込みを受けつけると割込み受付信号゛１゛（同図Ｂ）
を発生する。
ドレス指定が判定されたときカウンタ５，６の内容をラ
インＡ８，Ａ９の出力とするためのものである。以下本
発明装置の動作について説明する。計算機からのアドレ
ス指定信号はアドレスラインの入力側２Ａに入るが、こ
のアドレス指定信号がメモ中において予め選択された特
定のアドレス領域（以下゛選択アドレス領域゛という）
に該当するか否か、および割込受付信号が出ているか（
信号ゞＴｒ′）否かにより、後述のＡ）、Ｂ）のように
、アドレス指定信号の伝達が制御される。リアルタイム
クロツク４から時間ｔ毎にクロツクパルス第３図Ａが発
生し、そのたびにＣＰＵに割込要求がなされ、ＣＰＵは
割込みを受けつけると割込み受付信号゛１゛（同図Ｂ）
を発生する。
リアルタイムクロツク４からのクロツクパルスはチヤン
ネルカウンタ５，６にも伝達され５，６の計数値は同図
Ｃのように００，０１，１１，００，０１，１１，００
，・・・・・・と循環する。第１図の実施例ではメモリ
プロツク２−（７１６８〜８１９１番地）が選択領域で
あり、計算機からのアドレス指定が２−の領域に該当す
るか否か、及びＣＰＵからの割込み受付の信号が存在し
ているか否かに応じて、アドレスラインのラインＡ８，
Ａ９におけるアドレス指定信号の伝達が以下のように異
なる。
ネルカウンタ５，６にも伝達され５，６の計数値は同図
Ｃのように００，０１，１１，００，０１，１１，００
，・・・・・・と循環する。第１図の実施例ではメモリ
プロツク２−（７１６８〜８１９１番地）が選択領域で
あり、計算機からのアドレス指定が２−の領域に該当す
るか否か、及びＣＰＵからの割込み受付の信号が存在し
ているか否かに応じて、アドレスラインのラインＡ８，
Ａ９におけるアドレス指定信号の伝達が以下のように異
なる。
Ａ）ＣＰＵからのアドレス指定が選択領域（２−）を指
定した場合アドレスラインＡｌＯ，Ａｌｌへの人力がと
もに０ｒ′でありかつデコーダ３の出力が数値１に該当
する信号を発生するとき（ラインＡｌ２がゞゞ１″Ａ，
３，Ａｌ５が００″）、即ち論理回路Ｋの人力がすべで
ゞ１”であれば、Ｋの出力゛１゛２が論理回路Ａ，Ｂの
双方に入る。
定した場合アドレスラインＡｌＯ，Ａｌｌへの人力がと
もに０ｒ′でありかつデコーダ３の出力が数値１に該当
する信号を発生するとき（ラインＡｌ２がゞゞ１″Ａ，
３，Ａｌ５が００″）、即ち論理回路Ｋの人力がすべで
ゞ１”であれば、Ｋの出力゛１゛２が論理回路Ａ，Ｂの
双方に入る。
一方論理回路Ｋの出力が１１′２となるときはＬの出力
は１０′２であり、従つてＡ８，Ａ，に関係なくアンド
回路Ｅ，Ｆから回論回路Ｇ，Ｈへの入力は３ゝ０″とな
るが論理回論Ａ，Ｂ及びＣ，Ｄの出力は割込み制御信号
の状態により異る。
は１０′２であり、従つてＡ８，Ａ，に関係なくアンド
回路Ｅ，Ｆから回論回路Ｇ，Ｈへの入力は３ゝ０″とな
るが論理回論Ａ，Ｂ及びＣ，Ｄの出力は割込み制御信号
の状態により異る。
（Ａ−１）割込受付信号が゛ゞ０”のとき、たとえば第
３図Ｄ′Ｊ）ｔ＝Ｔ２（Ｔｌ２，ｔ２２，ｔ，２，ｔ４
２・・・・・・）の期間ではレベルＴｔＯ″の信号がア
ンド回路Ａ，Ｂに入るので、Ａ，ＢからＧ，Ｈへの入力
はいずれもゝ゛Ｏ′５となる。
３図Ｄ′Ｊ）ｔ＝Ｔ２（Ｔｌ２，ｔ２２，ｔ，２，ｔ４
２・・・・・・）の期間ではレベルＴｔＯ″の信号がア
ンド回路Ａ，Ｂに入るので、Ａ，ＢからＧ，Ｈへの入力
はいずれもゝ゛Ｏ′５となる。
他方割込受付信号は７で否定されてレベル０１″の信号
がアンド回路Ｃ，Ｄに入るので、アドレスラインＡ８，
Ａ９への入力は論理回路Ｃ，Ｇ及びＤ，Ｈを経てそのま
ま出力側２Ｂに出る。（Ａ−２）割込受付信号がレベル
゛１′゛のとき、たとえばＤ図のｔ−ｔ１の期間（Ｔｌ
，，ｔ２ｌ，ｔ３ｌ，ｔ４ｌ，・・・・・・）では、１
ｒ′の信号が７で否定されて、゛Ｏ゛の信号が論理回路
Ｃ，Ｄに入るので、Ｃ，Ｄから論理回路Ｇ，Ｈへの入力
はＡ８，Ａ，に関係なく１０″となる。
がアンド回路Ｃ，Ｄに入るので、アドレスラインＡ８，
Ａ９への入力は論理回路Ｃ，Ｇ及びＤ，Ｈを経てそのま
ま出力側２Ｂに出る。（Ａ−２）割込受付信号がレベル
゛１′゛のとき、たとえばＤ図のｔ−ｔ１の期間（Ｔｌ
，，ｔ２ｌ，ｔ３ｌ，ｔ４ｌ，・・・・・・）では、１
ｒ′の信号が７で否定されて、゛Ｏ゛の信号が論理回路
Ｃ，Ｄに入るので、Ｃ，Ｄから論理回路Ｇ，Ｈへの入力
はＡ８，Ａ，に関係なく１０″となる。
他方論理回路Ａ，Ｂへの各々の３入力のうち、割込み制
御信号および特定領域選択信号（Ｋの出力）がともに１
ｒ′であるのく Ａ，Ｂの出力はチヤンネルカウンタ５
，６の計数値により決まる。
御信号および特定領域選択信号（Ｋの出力）がともに１
ｒ′であるのく Ａ，Ｂの出力はチヤンネルカウンタ５
，６の計数値により決まる。
またオア回路Ｇ，Ｈへの入力はそれぞれＡ，Ｂからの入
力以外は１０″であるので、結局アドレスラインＡ８，
Ａ，の出力側２Ｂに得られる信号はチヤンネルカウンタ
５，６に保持されている計数値により一義的に決定され
る。Ｂ）計数機からのアドレス指定が選択領域（２−）
以外を指定した場合この場合は論理回路Ｋ，ＬのうちＫ
の出力はＴｔＯ″Ｌの出力はＴｔｌ″となる。
力以外は１０″であるので、結局アドレスラインＡ８，
Ａ，の出力側２Ｂに得られる信号はチヤンネルカウンタ
５，６に保持されている計数値により一義的に決定され
る。Ｂ）計数機からのアドレス指定が選択領域（２−）
以外を指定した場合この場合は論理回路Ｋ，ＬのうちＫ
の出力はＴｔＯ″Ｌの出力はＴｔｌ″となる。
従つてアンド回路Ａ，Ｂからオア回路Ｇ，Ｈへの各入力
はＴｔＯ′２であるが、アドレス指定信号Ａ８，Ａ９が
そのままアンド回路Ｅ，Ｆを通過してオア回路Ｇ，Ｈに
それぞれ印加される。一方アンド回路Ｃ，Ｄからオア回
路Ｇ，Ｈへの入力は反転回路７の出力、従つて次のよう
に割込み受付信号によつて異なる。（Ｂ−１）割込受付
信号が゛０゛のときこのとき反転回路７の出力は３゛１
″となり、従つてアドレス指定信号Ａ８，Ａ９はアンド
回路Ｃ，Ｄを通過しそのままオア回路Ｇ，Ｈに入る。
はＴｔＯ′２であるが、アドレス指定信号Ａ８，Ａ９が
そのままアンド回路Ｅ，Ｆを通過してオア回路Ｇ，Ｈに
それぞれ印加される。一方アンド回路Ｃ，Ｄからオア回
路Ｇ，Ｈへの入力は反転回路７の出力、従つて次のよう
に割込み受付信号によつて異なる。（Ｂ−１）割込受付
信号が゛０゛のときこのとき反転回路７の出力は３゛１
″となり、従つてアドレス指定信号Ａ８，Ａ９はアンド
回路Ｃ，Ｄを通過しそのままオア回路Ｇ，Ｈに入る。
即ちアドレスラインＡ８への入力はアンド回路Ｃ及びＥ
を経てオア回路Ｇに入り、アドレスラインＡ９への入力
はアンド回路Ｄ，Ｆを経てオア回路Ｈに入るので、オア
回路Ｇ，Ｈからは計算機からアドレスラインＡ８，Ａ９
への入力がそのまま得られる。（Ｂ−２）割込み受付信
号が゛１”２のときこのとき反転回路７の出力がゞゞ０
″となるのでアンド回路Ｃ，Ｄの出力も゛０゛となるが
、上述のようにＡ８，Ａ，への入力はアンド回路Ｅ，Ｆ
をそのまま通過してオア回路Ｇ，Ｈに入つているので、
結局Ｇ，Ｈの出力は計算機からアドレスラインＡ８，Ａ
，への入力と一致する。以上のＡ），Ｂ）をまとめると
アドレス指定ラインＡ８，Ａ９については、Ａ）計算機
からライン（ＡＯ−Ａｌ５）への入力が特定選択領域（
２−）を指定したときは、Ａ−１）割込みのない期間中
はＡ８，Ａ，への入力が変更なくアドレスラインを通過
し、Ａ−２）割込み期間中はＡ８，Ａ，への入力に関係
なくチヤンネルカウンタの内容がそのままＡ８，Ａ９の
出力となり、時分割的にチヤンネルに応じてＡ８，Ａ，
の各ラインの出力が変化するが、Ｂ）ライン（ＡＯ−Ａ
ｌ５）への入力が特定選択領域以外を指定したときには
Ａ８，Ａ９ラインへの入力はそのままラインを通過する
ことになる。
を経てオア回路Ｇに入り、アドレスラインＡ９への入力
はアンド回路Ｄ，Ｆを経てオア回路Ｈに入るので、オア
回路Ｇ，Ｈからは計算機からアドレスラインＡ８，Ａ９
への入力がそのまま得られる。（Ｂ−２）割込み受付信
号が゛１”２のときこのとき反転回路７の出力がゞゞ０
″となるのでアンド回路Ｃ，Ｄの出力も゛０゛となるが
、上述のようにＡ８，Ａ，への入力はアンド回路Ｅ，Ｆ
をそのまま通過してオア回路Ｇ，Ｈに入つているので、
結局Ｇ，Ｈの出力は計算機からアドレスラインＡ８，Ａ
，への入力と一致する。以上のＡ），Ｂ）をまとめると
アドレス指定ラインＡ８，Ａ９については、Ａ）計算機
からライン（ＡＯ−Ａｌ５）への入力が特定選択領域（
２−）を指定したときは、Ａ−１）割込みのない期間中
はＡ８，Ａ，への入力が変更なくアドレスラインを通過
し、Ａ−２）割込み期間中はＡ８，Ａ，への入力に関係
なくチヤンネルカウンタの内容がそのままＡ８，Ａ９の
出力となり、時分割的にチヤンネルに応じてＡ８，Ａ，
の各ラインの出力が変化するが、Ｂ）ライン（ＡＯ−Ａ
ｌ５）への入力が特定選択領域以外を指定したときには
Ａ８，Ａ９ラインへの入力はそのままラインを通過する
ことになる。
したがつて上記Ａ−２）においては、たとえば、７１６
８〜７４２３番地のアドレス指定をすればそのときのチ
ヤンネル番号により次のようにアドレス指定が自動的に
変り、結局７１６８〜８１９１の指定をしたことになる
。
８〜７４２３番地のアドレス指定をすればそのときのチ
ヤンネル番号により次のようにアドレス指定が自動的に
変り、結局７１６８〜８１９１の指定をしたことになる
。
チヤンネル１の期間 ７１６８〜７４２３番地チヤンネ
ル２の期間 ７４２４〜７６７９チヤンネル３の期間
７６８０〜７９３５チヤンネル４の期間 ７９３６〜８
１９１したがつてプログラムが割込み受付中に７１８０
番地を指定すると、そのときのチヤンネル番号により７
１８０，７４３６，７６９２，７９４８番地の指定をし
たことになる。
ル２の期間 ７４２４〜７６７９チヤンネル３の期間
７６８０〜７９３５チヤンネル４の期間 ７９３６〜８
１９１したがつてプログラムが割込み受付中に７１８０
番地を指定すると、そのときのチヤンネル番号により７
１８０，７４３６，７６９２，７９４８番地の指定をし
たことになる。
以上のように本発明によれば、１個のアドレス指定チヤ
ンネル番号に対応した個々のアドレス指定がなされるこ
とになり、インデツクス修飾のない計算機でも同一プロ
グラムにより多チヤンネルのデータを簡単なプログラム
で時間の無駄なく処理することができる。
ンネル番号に対応した個々のアドレス指定がなされるこ
とになり、インデツクス修飾のない計算機でも同一プロ
グラムにより多チヤンネルのデータを簡単なプログラム
で時間の無駄なく処理することができる。
この方法によれば、たとえば複数台のガスタロマトグラ
フの測定データを１台のコンピユータで処理する場合同
一のプログラムで各チヤンネルの処理が可能で、各チヤ
ンネル間のデータ比較等にも好適である。なお、上述の
実施例ではメモリプロツクのうち２−の領域を特定選択
領域とし、チヤンネル毎にさらにａ−＋ｂ−＋ｃ→ｄの
小領域にわたつてアドレス指定を変更するようにしたが
、選択領域は何ら２−に限る必要はなく、またチヤンネ
ル数も４つに限る必要はない。
フの測定データを１台のコンピユータで処理する場合同
一のプログラムで各チヤンネルの処理が可能で、各チヤ
ンネル間のデータ比較等にも好適である。なお、上述の
実施例ではメモリプロツクのうち２−の領域を特定選択
領域とし、チヤンネル毎にさらにａ−＋ｂ−＋ｃ→ｄの
小領域にわたつてアドレス指定を変更するようにしたが
、選択領域は何ら２−に限る必要はなく、またチヤンネ
ル数も４つに限る必要はない。
たとえば第２プロツクの全体を選択領域とし、チヤンネ
ルに応じて２−１→２−→２−→２−の如く切換えるよ
うにしてもよい。
ルに応じて２−１→２−→２−→２−の如く切換えるよ
うにしてもよい。
もちろんこの場合は第１図の構成のうちたとえばチヤン
ネルカウンタにより制御されるアドレスラインやアドレ
スラインから論理回路Ｋへの入力側への結合等を変更す
る必要があるが、これは本発明の主旨に応じ当業者には
自明のことであるので、詳細説明は省略する。
ネルカウンタにより制御されるアドレスラインやアドレ
スラインから論理回路Ｋへの入力側への結合等を変更す
る必要があるが、これは本発明の主旨に応じ当業者には
自明のことであるので、詳細説明は省略する。
第１図はこの発明のアドレス指定装置の１実施例図、第
２図，第３図は第１図の装置の動作説明用図である。 第１図において、１・・・・・・ＣＰＵｌ２・・・・・
・ＡＯ〜Ａｌ５・・・・・・アドレスライン、３・・・
・・・デコーダ、４・・・・・・リアルタイムクロツク
、５，６・・・・・・カウンタ、７・・・・・・否定回
路、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｋ・・・・・・アンド回
路、Ｌ，Ｇ，Ｈ・・・・・・オア回路。
２図，第３図は第１図の装置の動作説明用図である。 第１図において、１・・・・・・ＣＰＵｌ２・・・・・
・ＡＯ〜Ａｌ５・・・・・・アドレスライン、３・・・
・・・デコーダ、４・・・・・・リアルタイムクロツク
、５，６・・・・・・カウンタ、７・・・・・・否定回
路、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｋ・・・・・・アンド回
路、Ｌ，Ｇ，Ｈ・・・・・・オア回路。
Claims (1)
- 【特許請求の範囲】 １ アドレス指定ラインの一部を、所定の周期で循環す
るディジタル信号により制御することにより、１個のア
ドレス指定により複数のアドレス指定を行う方法におい
て、アドレス指定ラインへのアドレス指定入力が予め定
められた特定のアドレス群を指定したときのみ前記一部
のアドレス指定ラインの制御を行い、他のアドレスを指
定したときはアドレス指定ラインへの入力をそのまま出
力することを特徴とするアドレス指定方法。 ２ アドレス指定ラインの一部を、所定の周期で循環す
るディジタル信号により制御することにより、１個のア
ドレス指定により複数のアドレス指定を行う方法におい
て、割込み受付状態でないときはアドレス指定ラインへ
の入力をそのまま出力し、割込み受付状態であるときの
み前記一部のアドレス指定ラインの制御を行うことを特
徴とするアドレス指定方法。 ３ 複数のアドレス指定ラインと、所定の周期で変化す
るディジタル信号を発生する装置と、前記アドレス指定
ラインのうちの特定の複数のラインからの入力を受けア
ドレス指定ラインへの入力が予め定めた特定のアドレス
指定に該当するか否かを判断する第１の論理回路と、前
記論理回路の出力により前記アドレス指定ラインのうち
の特定ラインにおけるアドレス指定信号の伝達を制御す
る第２の論理回路をそなえたことを特徴とする、アドレ
ス指定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5948276A JPS5935452B2 (ja) | 1976-05-21 | 1976-05-21 | アドレス指定方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5948276A JPS5935452B2 (ja) | 1976-05-21 | 1976-05-21 | アドレス指定方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52142438A JPS52142438A (en) | 1977-11-28 |
| JPS5935452B2 true JPS5935452B2 (ja) | 1984-08-29 |
Family
ID=13114562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5948276A Expired JPS5935452B2 (ja) | 1976-05-21 | 1976-05-21 | アドレス指定方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935452B2 (ja) |
-
1976
- 1976-05-21 JP JP5948276A patent/JPS5935452B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52142438A (en) | 1977-11-28 |
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