JPS6156821B2 - - Google Patents
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- Publication number
- JPS6156821B2 JPS6156821B2 JP18828080A JP18828080A JPS6156821B2 JP S6156821 B2 JPS6156821 B2 JP S6156821B2 JP 18828080 A JP18828080 A JP 18828080A JP 18828080 A JP18828080 A JP 18828080A JP S6156821 B2 JPS6156821 B2 JP S6156821B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- vector
- unit
- units
- vector length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
本発明は演算終了条件の検出を容易にしたベク
トル演算器を使用するベクトル演算装置に関す
る。 第１図に示すベクトル演算装置の概念図におい
て、命令制御部CMCからは複数の演算器OPU例
えば＃１〜＃８が接続され、命令制御部CMCか
ら演算の種類OP、ベクトル長VL等の制御情報が
各演算器OPUに分配される。各演算器では自分
に割当てられた分のベクトル長VLで指定された
数の要素数について演算を行なう。このとき各演
算器が並列的に動作するから演算は高速に処理さ
れる。演算器OPUにおける演算はベクトル長VL
で指定された数の要素（エレメント）の個数だけ
で行なわれ、要素の個数は１から始まつている。
なおVL＝０という指定は特別の意味をもたせる
ことが出来、例えばある種類の演算では、その演
算を実行しないとか、ある種類の演算では固定の
結果を出力するとか、あらかじめ定めておくこと
ができる。通常演算器では実行される要素に索引
番号を付してベクトル長VLで指定された要素ま
で演算を行なう。 各演算器＃１〜＃８がタイミングＴ１，Ｔ２，
Ｔ３……で実行するときのエレメントについて索
引番号のみを10進数字で示すと第１表のようにな
る。
トル演算器を使用するベクトル演算装置に関す
る。 第１図に示すベクトル演算装置の概念図におい
て、命令制御部CMCからは複数の演算器OPU例
えば＃１〜＃８が接続され、命令制御部CMCか
ら演算の種類OP、ベクトル長VL等の制御情報が
各演算器OPUに分配される。各演算器では自分
に割当てられた分のベクトル長VLで指定された
数の要素数について演算を行なう。このとき各演
算器が並列的に動作するから演算は高速に処理さ
れる。演算器OPUにおける演算はベクトル長VL
で指定された数の要素（エレメント）の個数だけ
で行なわれ、要素の個数は１から始まつている。
なおVL＝０という指定は特別の意味をもたせる
ことが出来、例えばある種類の演算では、その演
算を実行しないとか、ある種類の演算では固定の
結果を出力するとか、あらかじめ定めておくこと
ができる。通常演算器では実行される要素に索引
番号を付してベクトル長VLで指定された要素ま
で演算を行なう。 各演算器＃１〜＃８がタイミングＴ１，Ｔ２，
Ｔ３……で実行するときのエレメントについて索
引番号のみを10進数字で示すと第１表のようにな
る。
【表】
また、各演算器OPUにおける演算処理はしば
しばパイプライン動作が行なわれるので、その場
合にはタイミングＴ１，Ｔ２，……は動作順番を
示していると考えればよい。第２表は演算器の数
が半減して＃１〜＃４となる場合を示している。
しばパイプライン動作が行なわれるので、その場
合にはタイミングＴ１，Ｔ２，……は動作順番を
示していると考えればよい。第２表は演算器の数
が半減して＃１〜＃４となる場合を示している。
【表】
したがつて各演算器は自分の演算すべき要素の
索引番号を検出して、動作と非動作とを区別して
いる。この検出制御回路は第１表の場合８ずつの
加算、第２表の場合４ずつの加算をすることであ
つて、２進数表示をしているときは複雑化する
が、なお演算終了時点の制御が問題となつてい
る。即ちベクトル長VLによつて予め設定した値
と、演算動作後の索引値とを対照するが、ハード
ウエアとして極めて複雑化する。 本発明の目的は前述の欠点を改善し、特に演算
終了条件の検出において比較的簡易な構成で制御
できる演算装置を提供することにある。更に、並
列に実行する演算器の数を可変とする構成におい
ても、同一構成の演算器によつて容易に制御でき
る演算装置を提供することにある。 以下本発明の実施例について説明する。第１実
施例では命令制御部においてベクトル長VLで要
素の個数を指定するとき索引番号数字をすべて−
１してから各演算器に伝送する。そのため演算器
＃１乃至＃８における索引番号は10進数で示すと
第３表のようになる。
索引番号を検出して、動作と非動作とを区別して
いる。この検出制御回路は第１表の場合８ずつの
加算、第２表の場合４ずつの加算をすることであ
つて、２進数表示をしているときは複雑化する
が、なお演算終了時点の制御が問題となつてい
る。即ちベクトル長VLによつて予め設定した値
と、演算動作後の索引値とを対照するが、ハード
ウエアとして極めて複雑化する。 本発明の目的は前述の欠点を改善し、特に演算
終了条件の検出において比較的簡易な構成で制御
できる演算装置を提供することにある。更に、並
列に実行する演算器の数を可変とする構成におい
ても、同一構成の演算器によつて容易に制御でき
る演算装置を提供することにある。 以下本発明の実施例について説明する。第１実
施例では命令制御部においてベクトル長VLで要
素の個数を指定するとき索引番号数字をすべて−
１してから各演算器に伝送する。そのため演算器
＃１乃至＃８における索引番号は10進数で示すと
第３表のようになる。
【表】
第３表の右側表示は各演算器の索引番号を２進
表示したときの下３桁を示していて、各演算器の
各下３桁がすべて共通となつていることが判る。
そのため演算器においては命令制御部から伝送さ
れて来たVLについて、第２図に示すようにその
索引番号を例えばシフトレジスタSRGに格納
し、次にその下３桁のみをシフトして取出した数
が“000”であれば演算器＃１が演算し、“111”
であれば＃８が演算することを知り、該当演算器
のみが演算動作する。そして前記シフトレジスタ
SRGの残余ビツトＬについて演算動作１回毎に
−１を減算して行く。Ｌの部分が零となつたとき
演算器の番号Ｎとシフトして取出した部分ｍとを
比較しＮｍ＋１の演算器はその演算を実行しＮ
＞ｍ＋１の演算器は演算をせず終了とする。 すなわち、各演算器は自分の番号Ｎを認識する
ことにより、同一構成で実現できることになる。 なお演算器が＃１乃至＃４までのときはシフト
レジスタからシフトするビツト数を２とすればよ
く、その後の動作は同様である。更に演算器の個
数が２の倍数で増減するときは、シフトするビツ
ト数を変更することで対応できる。また外部例え
ば命令制御部よりの指示によつて、シフト数を可
変に出来るようにシフトレジスタSRGを構成す
ることは極めて容易に実現できる。すなわち、並
列に実行する演算器の数が変わつても同一構成の
演算器で実現できる。 他の実施例としては命令制御部から送出する索
引番号について−１することなくそのまま送出
し、各演算器において−１の演算を行なつた後、
シフトレジスタSRGに格納する。その後の処理
は第１実施例と同じとなる。 このようにして本発明によると各演算器の構成
を同一としているから安価なシステムができ、各
演算器における動作時の索引番号について検出す
る論理回路の構成が簡易になる。
表示したときの下３桁を示していて、各演算器の
各下３桁がすべて共通となつていることが判る。
そのため演算器においては命令制御部から伝送さ
れて来たVLについて、第２図に示すようにその
索引番号を例えばシフトレジスタSRGに格納
し、次にその下３桁のみをシフトして取出した数
が“000”であれば演算器＃１が演算し、“111”
であれば＃８が演算することを知り、該当演算器
のみが演算動作する。そして前記シフトレジスタ
SRGの残余ビツトＬについて演算動作１回毎に
−１を減算して行く。Ｌの部分が零となつたとき
演算器の番号Ｎとシフトして取出した部分ｍとを
比較しＮｍ＋１の演算器はその演算を実行しＮ
＞ｍ＋１の演算器は演算をせず終了とする。 すなわち、各演算器は自分の番号Ｎを認識する
ことにより、同一構成で実現できることになる。 なお演算器が＃１乃至＃４までのときはシフト
レジスタからシフトするビツト数を２とすればよ
く、その後の動作は同様である。更に演算器の個
数が２の倍数で増減するときは、シフトするビツ
ト数を変更することで対応できる。また外部例え
ば命令制御部よりの指示によつて、シフト数を可
変に出来るようにシフトレジスタSRGを構成す
ることは極めて容易に実現できる。すなわち、並
列に実行する演算器の数が変わつても同一構成の
演算器で実現できる。 他の実施例としては命令制御部から送出する索
引番号について−１することなくそのまま送出
し、各演算器において−１の演算を行なつた後、
シフトレジスタSRGに格納する。その後の処理
は第１実施例と同じとなる。 このようにして本発明によると各演算器の構成
を同一としているから安価なシステムができ、各
演算器における動作時の索引番号について検出す
る論理回路の構成が簡易になる。
第１図はベクトル演算装置の概念図、第２図は
本発明の実施例における動作説明図である。 CMC……命令制御部、OPU……演算器、OP…
…演算の種類、VL……ベクトル長、SRG……シ
フトレジスタ。
本発明の実施例における動作説明図である。 CMC……命令制御部、OPU……演算器、OP…
…演算の種類、VL……ベクトル長、SRG……シ
フトレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 命令制御部CMCと複数のベクトル演算器
OPUとによりベクトル長VLで指定された要素数
の演算を並列的に実行するベクトル演算装置にお
いて、各演算器における自分で演算すべき要素を
検出する論理回路は当初のベクトル長索引番号値
に対し−１をした値によつて制御され、該−１さ
れたベクトル長索引番号値は、演算器の数に相当
するｍ部と、上部のＬ部とよりなるシフトレジス
タSRGにセツトされ、演算動作１回ごとにＬ部
を−１することにより演算を並列に行い、Ｌ部が
零のときには各演算器の番号Ｎと前記ｍ部との比
較により、 Ｎ≦ｍ＋１の演算器では演算を行い、 Ｎ＞ｍ＋１の演算器では演算を行わないで終了
すること を特徴とするベクトル演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18828080A JPS57113175A (en) | 1980-12-29 | 1980-12-29 | Vector arithmetic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18828080A JPS57113175A (en) | 1980-12-29 | 1980-12-29 | Vector arithmetic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113175A JPS57113175A (en) | 1982-07-14 |
| JPS6156821B2 true JPS6156821B2 (ja) | 1986-12-04 |
Family
ID=16220883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18828080A Granted JPS57113175A (en) | 1980-12-29 | 1980-12-29 | Vector arithmetic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57113175A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60156151A (ja) * | 1983-12-23 | 1985-08-16 | Nec Corp | メモリアクセス制御装置 |
| JPS60215280A (ja) * | 1984-04-10 | 1985-10-28 | Nec Corp | ベクトル演算処理装置 |
| JPH0786875B2 (ja) * | 1984-05-25 | 1995-09-20 | 株式会社日立製作所 | ベクトル処理装置 |
| JPH01152571A (ja) * | 1987-12-10 | 1989-06-15 | Agency Of Ind Science & Technol | マルチプロセッサシステムにおけるタスク割付け方式 |
-
1980
- 1980-12-29 JP JP18828080A patent/JPS57113175A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57113175A (en) | 1982-07-14 |
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