JPH07288472A - Ｎｒｚ−ｒｚ信号変換回路 - Google Patents
Ｎｒｚ−ｒｚ信号変換回路Info
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- JPH07288472A JPH07288472A JP10169494A JP10169494A JPH07288472A JP H07288472 A JPH07288472 A JP H07288472A JP 10169494 A JP10169494 A JP 10169494A JP 10169494 A JP10169494 A JP 10169494A JP H07288472 A JPH07288472 A JP H07288472A
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Abstract
(57)【要約】 （修正有）
【目的】 ジッタを含むＮＲＺ信号を、クロック信号に
完全に同期したＲＺ信号に変換する。 【構成】 ＮＲＺ信号の立上がり微分信号をクロック信
号に同期して出力する立上り微分回路１と、クロック信
号に同期してカウントアップするｎ進カウンタ２と、デ
コーダ３と、ＡＮＤゲート４と、Ｄフリップフロップ５
と、クロック信号に同期したＲＺ信号11を出力するシー
ケンサ６とによって構成する。ＮＲＺ信号が立上がる
と、ｎ進カウンタがカウントアップを始め、カウント数
が所定数に達したとき、デコーダがデコード信号を２入
力ＡＮＤゲートに出力し、２入力ＡＮＤゲートがサンプ
ル時刻を出力し、Ｄフリップフロップが２入力ＡＮＤゲ
ートの出力をクロックに同期させる。シーケンサは、Ｄ
フリップフロップの出力があった後、プログラムに設定
されたクロック信号の周期の間だけ出力信号を反転し、
クロック信号に完全に同期するＲＺ信号を出力する。
完全に同期したＲＺ信号に変換する。 【構成】 ＮＲＺ信号の立上がり微分信号をクロック信
号に同期して出力する立上り微分回路１と、クロック信
号に同期してカウントアップするｎ進カウンタ２と、デ
コーダ３と、ＡＮＤゲート４と、Ｄフリップフロップ５
と、クロック信号に同期したＲＺ信号11を出力するシー
ケンサ６とによって構成する。ＮＲＺ信号が立上がる
と、ｎ進カウンタがカウントアップを始め、カウント数
が所定数に達したとき、デコーダがデコード信号を２入
力ＡＮＤゲートに出力し、２入力ＡＮＤゲートがサンプ
ル時刻を出力し、Ｄフリップフロップが２入力ＡＮＤゲ
ートの出力をクロックに同期させる。シーケンサは、Ｄ
フリップフロップの出力があった後、プログラムに設定
されたクロック信号の周期の間だけ出力信号を反転し、
クロック信号に完全に同期するＲＺ信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、非同期デジタル通信の
復調回路に使用される、ＮＲＺ信号をＲＺ信号に変換す
る変換回路に関し、特に、安定したＲＺ信号への変換を
可能にしたものである。
復調回路に使用される、ＮＲＺ信号をＲＺ信号に変換す
る変換回路に関し、特に、安定したＲＺ信号への変換を
可能にしたものである。
【０００２】
【従来の技術】無線通信では、伝送符号として、変調し
たときに高調波成分が少なく所要帯域幅の点で有利であ
るＮＲＺ(Nonreturn to Zero）信号が使用され、一方、
ベースバンド信号の伝送では同期の取り易さ等の点から
ＲＺ（Return to Zero）符号が広く使用されている。そ
のため受信機の復調回路では、ＮＲＺ信号をＲＺ信号に
変換するための操作が必要になる。
たときに高調波成分が少なく所要帯域幅の点で有利であ
るＮＲＺ(Nonreturn to Zero）信号が使用され、一方、
ベースバンド信号の伝送では同期の取り易さ等の点から
ＲＺ（Return to Zero）符号が広く使用されている。そ
のため受信機の復調回路では、ＮＲＺ信号をＲＺ信号に
変換するための操作が必要になる。
【０００３】従来のＮＲＺ−ＲＺ信号変換回路は、図４
に示すように、ジッタを含むＮＲＺ信号８が入力したと
き、クロック信号10の１クロック分だけ遅延させて出力
するＤフリップフロップ13と、ＮＲＺ信号８の立上りを
検出する２入力ＡＮＤゲート14と、カウンタ16のロード
信号を出力する２入力ＮＯＲゲート15と、ロードされた
値からカウントアップを開始する４ビットローダブルカ
ウンタ16と、ＮＲＺ信号のデータ１に対応して、カウン
タ16が途中の数値をカウントしてから最上位の数値をカ
ウントするまでの間だけ信号レベルを反転させ、ＲＺ信
号12を出力するＤフリップフロップ17とを備えている。
に示すように、ジッタを含むＮＲＺ信号８が入力したと
き、クロック信号10の１クロック分だけ遅延させて出力
するＤフリップフロップ13と、ＮＲＺ信号８の立上りを
検出する２入力ＡＮＤゲート14と、カウンタ16のロード
信号を出力する２入力ＮＯＲゲート15と、ロードされた
値からカウントアップを開始する４ビットローダブルカ
ウンタ16と、ＮＲＺ信号のデータ１に対応して、カウン
タ16が途中の数値をカウントしてから最上位の数値をカ
ウントするまでの間だけ信号レベルを反転させ、ＲＺ信
号12を出力するＤフリップフロップ17とを備えている。
【０００４】このジッタを含むＮＲＺ信号８とは、非同
期通信の信号から復調されたＮＲＺ信号であり、クロッ
ク信号10の１〜２周期ほどの時間的伸縮を含んだ状態で
クロック信号10に同期している。これに対して、同期通
信の信号を復調したＮＲＺ信号は、クロック信号10の８
周期の間隔を１単位とする信号となり、時間的伸縮を一
切含まない。
期通信の信号から復調されたＮＲＺ信号であり、クロッ
ク信号10の１〜２周期ほどの時間的伸縮を含んだ状態で
クロック信号10に同期している。これに対して、同期通
信の信号を復調したＮＲＺ信号は、クロック信号10の８
周期の間隔を１単位とする信号となり、時間的伸縮を一
切含まない。
【０００５】ジッタを含むＮＲＺ信号８は、定常状態で
はＬＯＷを示し、このときには４ビットローダブルカウ
ンタ16のリセット信号９もＬＯＷの状態にある。ジッタ
を含むＮＲＺ信号８が入力すると、このデータは必ず１
から始まるので、２入力ＡＮＤゲート14の一方の入力が
ＨＩＧＨになる。２入力ＡＮＤゲート14の他方に入力す
るＤフリップフロップ13の出力ＮＱは、次のクロック信
号10がＤフリップフロップ13に入力するまではＨＩＧＨ
を維持するので、２入力ＡＮＤゲート14は、クロック信
号の１周期の間、ジッタを含むＮＲＺ信号８の始めの立
ち上がりを検出してＨＩＧＨを出力する。それと同時に
リセット信号９がＨＩＧＨになり、ローダブルカウンタ
16の動作が始まる。
はＬＯＷを示し、このときには４ビットローダブルカウ
ンタ16のリセット信号９もＬＯＷの状態にある。ジッタ
を含むＮＲＺ信号８が入力すると、このデータは必ず１
から始まるので、２入力ＡＮＤゲート14の一方の入力が
ＨＩＧＨになる。２入力ＡＮＤゲート14の他方に入力す
るＤフリップフロップ13の出力ＮＱは、次のクロック信
号10がＤフリップフロップ13に入力するまではＨＩＧＨ
を維持するので、２入力ＡＮＤゲート14は、クロック信
号の１周期の間、ジッタを含むＮＲＺ信号８の始めの立
ち上がりを検出してＨＩＧＨを出力する。それと同時に
リセット信号９がＨＩＧＨになり、ローダブルカウンタ
16の動作が始まる。
【０００６】このときのローダブルカウンタ16のＲＣＯ
はＬＯＷの状態にある。２入力ＮＯＲゲート15の出力
は、今までのＨＩＧＨの状態が、ジッタを含むＮＲＺ信
号８の立ち上がりが検出されたことにより、クロック信
号10の１周期の間ＬＯＷになり、またＨＩＧＨに戻る。
従って、ローダブルカウンタ16のＬＯＡＤ端子への入力
が１周期間ＬＯＷになるので、ローダブルカウンタ16の
出力には（Ｑ3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）＝（１，０，０，
０）がロードされる。
はＬＯＷの状態にある。２入力ＮＯＲゲート15の出力
は、今までのＨＩＧＨの状態が、ジッタを含むＮＲＺ信
号８の立ち上がりが検出されたことにより、クロック信
号10の１周期の間ＬＯＷになり、またＨＩＧＨに戻る。
従って、ローダブルカウンタ16のＬＯＡＤ端子への入力
が１周期間ＬＯＷになるので、ローダブルカウンタ16の
出力には（Ｑ3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）＝（１，０，０，
０）がロードされる。
【０００７】ローダブルカウンタ16は、ロードされた値
から始めて、クロック信号10の立上がりエッヂで、順次
（１，０，０，１）（１，０，１，０）（１，０，１，
１）（１，１，０，０）（１，１，０，１）（１，１，
１，０）（１，１，１，１）とカウントアップする。こ
のとき（１，０，０，０）（１，０，０，１）（１，
０，１，０）（１，０，１，１）まではローダブルカウ
ンタ16の出力Ｑ2 がＬＯＷであり、Ｄフリップフロップ
17のＣＬＫ端子への入力がＬＯＷのままであるため、Ｄ
フリップフロップ17のＮＱ出力はＨＩＧＨの状態であ
る。ローダブルカウンタ16のカウントが（Ｑ3 ，Ｑ2 ，
Ｑ1 ，Ｑ0 ）＝（１，１，０，０）になると、出力Ｑ2
が始めてＨＩＧＨになり、Ｄフリップフロップ17はロー
ダブルカウンタ16の出力Ｑ2 の立上がりエッヂで、ジッ
タを含むＮＲＺ信号８をサンプルし、Ｄフリップフロッ
プ17の出力がＨＩＧＨからＬＯＷに変化する。このタイ
ミングは、基本的にクロック信号10の８周期間を信号の
単位としているＮＲＺ信号の中心をサンプルしているこ
とになる。
から始めて、クロック信号10の立上がりエッヂで、順次
（１，０，０，１）（１，０，１，０）（１，０，１，
１）（１，１，０，０）（１，１，０，１）（１，１，
１，０）（１，１，１，１）とカウントアップする。こ
のとき（１，０，０，０）（１，０，０，１）（１，
０，１，０）（１，０，１，１）まではローダブルカウ
ンタ16の出力Ｑ2 がＬＯＷであり、Ｄフリップフロップ
17のＣＬＫ端子への入力がＬＯＷのままであるため、Ｄ
フリップフロップ17のＮＱ出力はＨＩＧＨの状態であ
る。ローダブルカウンタ16のカウントが（Ｑ3 ，Ｑ2 ，
Ｑ1 ，Ｑ0 ）＝（１，１，０，０）になると、出力Ｑ2
が始めてＨＩＧＨになり、Ｄフリップフロップ17はロー
ダブルカウンタ16の出力Ｑ2 の立上がりエッヂで、ジッ
タを含むＮＲＺ信号８をサンプルし、Ｄフリップフロッ
プ17の出力がＨＩＧＨからＬＯＷに変化する。このタイ
ミングは、基本的にクロック信号10の８周期間を信号の
単位としているＮＲＺ信号の中心をサンプルしているこ
とになる。
【０００８】ローダブルカウンタ16は、さらにクロック
信号10の立上がりエッヂでカウントアップを続け、（Ｑ
3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）＝（１，１，１，１）まで数え
ると同時にＲＣＯを、クロック信号10の１周期の間、Ｌ
ＯＷからＨＩＧＨに変える。このＲＣＯ出力は２入力Ｎ
ＯＲゲート15に入力する。このとき、ジッタを含むＮＲ
Ｚ信号８は、次のデータが１の場合でも０の場合でも、
ＬＯＷからＨＩＧＨに変化することはないため、２入力
ＡＮＤゲート14の出力はＬＯＷの状態を維持している。
そのため、２入力ＮＯＲゲート15は、ＲＣＯ出力によ
り、今までのＨＩＧＨの状態から、クロック信号10の１
周期の間だけＬＯＷになり、またＨＩＧＨに戻る。
信号10の立上がりエッヂでカウントアップを続け、（Ｑ
3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）＝（１，１，１，１）まで数え
ると同時にＲＣＯを、クロック信号10の１周期の間、Ｌ
ＯＷからＨＩＧＨに変える。このＲＣＯ出力は２入力Ｎ
ＯＲゲート15に入力する。このとき、ジッタを含むＮＲ
Ｚ信号８は、次のデータが１の場合でも０の場合でも、
ＬＯＷからＨＩＧＨに変化することはないため、２入力
ＡＮＤゲート14の出力はＬＯＷの状態を維持している。
そのため、２入力ＮＯＲゲート15は、ＲＣＯ出力によ
り、今までのＨＩＧＨの状態から、クロック信号10の１
周期の間だけＬＯＷになり、またＨＩＧＨに戻る。
【０００９】この２入力ＮＯＲゲート15の出力がローダ
ブルカウンタ16のＬＯＡＤ端子に加わり、ローダブルカ
ウンタ16の出力に（Ｑ3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）＝（１，
０，０，０）がロードされる。即ち、ローダブルカウン
タ16の出力（Ｑ3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）は（１，１，
１，１）の次が（１，０，０，０）になる。
ブルカウンタ16のＬＯＡＤ端子に加わり、ローダブルカ
ウンタ16の出力に（Ｑ3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）＝（１，
０，０，０）がロードされる。即ち、ローダブルカウン
タ16の出力（Ｑ3 ，Ｑ2 ，Ｑ1 ，Ｑ0 ）は（１，１，
１，１）の次が（１，０，０，０）になる。
【００１０】また、Ｄフリップフロップ17の出力は，２
入力ＮＯＲゲート15の出力がＬＯＷになることによって
非同期リセットが掛かり、出力はＨＩＧＨに戻る。
入力ＮＯＲゲート15の出力がＬＯＷになることによって
非同期リセットが掛かり、出力はＨＩＧＨに戻る。
【００１１】続いて、ローダブルカウンタ16は、先程と
同様に、クロック信号10の立上がりエッヂでカウントア
ップし、Ｄフリップフロップ17は、ローダブルカウンタ
16の出力Ｑ2 がＨＩＧＨになった時点で、ジッタを含む
ＮＲＺ信号８の中心をサンプルする。サンプルしたデー
タが０、つまりＬＯＷであれば、Ｄフリップフロップ17
の出力はＨＩＧＨのままであり、サンプルしたデータが
１、つまりＨＩＧＨであればＤフリップフロップ17の出
力はＬＯＷになる。ローダブルカウンタ16は、さらにカ
ウントアップを続け、最上位数までカウントするとＲＣ
Ｏがクロック信号10の１周期間ＨＩＧＨになり、２入力
ＮＯＲゲート15の出力がクロック信号10の１周期間ＬＯ
Ｗになる。そのため、Ｄフリップフロップ17は非同期リ
セットされ、出力がＨＩＧＨの状態になる。こうした一
連の動作により、Ｄフリップフロップ17からはＲＺ信号
12が出力される。
同様に、クロック信号10の立上がりエッヂでカウントア
ップし、Ｄフリップフロップ17は、ローダブルカウンタ
16の出力Ｑ2 がＨＩＧＨになった時点で、ジッタを含む
ＮＲＺ信号８の中心をサンプルする。サンプルしたデー
タが０、つまりＬＯＷであれば、Ｄフリップフロップ17
の出力はＨＩＧＨのままであり、サンプルしたデータが
１、つまりＨＩＧＨであればＤフリップフロップ17の出
力はＬＯＷになる。ローダブルカウンタ16は、さらにカ
ウントアップを続け、最上位数までカウントするとＲＣ
Ｏがクロック信号10の１周期間ＨＩＧＨになり、２入力
ＮＯＲゲート15の出力がクロック信号10の１周期間ＬＯ
Ｗになる。そのため、Ｄフリップフロップ17は非同期リ
セットされ、出力がＨＩＧＨの状態になる。こうした一
連の動作により、Ｄフリップフロップ17からはＲＺ信号
12が出力される。
【００１２】ローダブルカウンタ16の出力（Ｑ3 ，Ｑ
2 ，Ｑ1 ，Ｑ0 ）は、基本的には（１，０，０，０）か
ら（１，１，１，１）にカウントアップされ、（１，
１，１，１）の次に（１，０，０，０）がロードされ
る。しかし、Ｄフリップフロップ13と２入力ＡＮＤゲー
ト14とが、ジッタを含むＮＲＺ信号８の立上がりを検出
した場合には、直ちに２入力ＮＯＲゲート15からローダ
ブルカウンタ16のＬＯＡＤ端子にクロック信号10の１周
期間ＬＯＷの信号が入力され、（１，０，０，０）がロ
ードされる。つまり、ローダブルカウンタ16は、その出
力（Ｑ3 ，Ｑ2 ，Ｑ1，Ｑ0 ）がどのような状態にあっ
ても、ＮＲＺ信号８が入力したときには、出力を（１，
０，０，０）に戻すことができる。そのために、入力し
たＮＲＺ信号８がジッタを含んでいる場合でも、クロッ
ク信号10に対して同期を取りながらＲＺ信号に変換する
ことが可能となる。
2 ，Ｑ1 ，Ｑ0 ）は、基本的には（１，０，０，０）か
ら（１，１，１，１）にカウントアップされ、（１，
１，１，１）の次に（１，０，０，０）がロードされ
る。しかし、Ｄフリップフロップ13と２入力ＡＮＤゲー
ト14とが、ジッタを含むＮＲＺ信号８の立上がりを検出
した場合には、直ちに２入力ＮＯＲゲート15からローダ
ブルカウンタ16のＬＯＡＤ端子にクロック信号10の１周
期間ＬＯＷの信号が入力され、（１，０，０，０）がロ
ードされる。つまり、ローダブルカウンタ16は、その出
力（Ｑ3 ，Ｑ2 ，Ｑ1，Ｑ0 ）がどのような状態にあっ
ても、ＮＲＺ信号８が入力したときには、出力を（１，
０，０，０）に戻すことができる。そのために、入力し
たＮＲＺ信号８がジッタを含んでいる場合でも、クロッ
ク信号10に対して同期を取りながらＲＺ信号に変換する
ことが可能となる。
【００１３】
【発明が解決しようとする課題】しかし、従来のＮＲＺ
−ＲＺ信号変換回路では、クロック信号を受入れていな
いＤフリップフロップ17からＲＺ信号を取出しており、
また、ＲＺ信号12のＬＯＷからＨＩＧＨへの立上がりを
Ｄフリップフロップ17のリセット信号で制御している。
そのため、得られるＲＺ信号12はクロック信号10に対し
て非同期となり、信号変換の動作に安定性を欠いたり、
信号の遅延が発生したりする。その結果、この変換回路
では、高速通信ができなかったり、厳しい車載環境で誤
動作を招く等の問題点を有していた。
−ＲＺ信号変換回路では、クロック信号を受入れていな
いＤフリップフロップ17からＲＺ信号を取出しており、
また、ＲＺ信号12のＬＯＷからＨＩＧＨへの立上がりを
Ｄフリップフロップ17のリセット信号で制御している。
そのため、得られるＲＺ信号12はクロック信号10に対し
て非同期となり、信号変換の動作に安定性を欠いたり、
信号の遅延が発生したりする。その結果、この変換回路
では、高速通信ができなかったり、厳しい車載環境で誤
動作を招く等の問題点を有していた。
【００１４】本発明は、こうした従来の問題点を解決す
るものであり、ジッタを含むＮＲＺ信号を、クロック信
号に完全に同期したＲＺ信号に変換することができる、
安定した高速動作が可能なＮＲＺ−ＲＺ信号変換回路を
提供することを目的としている。
るものであり、ジッタを含むＮＲＺ信号を、クロック信
号に完全に同期したＲＺ信号に変換することができる、
安定した高速動作が可能なＮＲＺ−ＲＺ信号変換回路を
提供することを目的としている。
【００１５】
【課題を解決するための手段】そこで、本発明では、ジ
ッタを含むＮＲＺ信号とクロック信号とを入力とし、Ｎ
ＲＺ信号の立上がり微分信号をクロック信号に同期して
出力する立ち上がり微分回路と、この立ち上がり微分信
号とクロック信号とを入力とし、立ち上がり微分信号に
よりクロック信号に同期してリセットし、クロック信号
に同期してカウントアップするｎ進カウンタと、このｎ
進カウンタの出力を入力とし、ｎ進カウンタの出力のデ
コード信号を出力するデコーダと、デコーダの出力とＮ
ＲＺ信号とを入力とする２入力ＡＮＤゲートと、２入力
ＡＮＤゲートの出力とクロック信号とを入力とするＤフ
リップフロップと、このＤフリップフロップの出力とク
ロック信号とを入力とし、クロック信号に同期したＲＺ
信号を出力するシーケンサとによってＮＲＺ−ＲＺ信号
変換回路を構成している。
ッタを含むＮＲＺ信号とクロック信号とを入力とし、Ｎ
ＲＺ信号の立上がり微分信号をクロック信号に同期して
出力する立ち上がり微分回路と、この立ち上がり微分信
号とクロック信号とを入力とし、立ち上がり微分信号に
よりクロック信号に同期してリセットし、クロック信号
に同期してカウントアップするｎ進カウンタと、このｎ
進カウンタの出力を入力とし、ｎ進カウンタの出力のデ
コード信号を出力するデコーダと、デコーダの出力とＮ
ＲＺ信号とを入力とする２入力ＡＮＤゲートと、２入力
ＡＮＤゲートの出力とクロック信号とを入力とするＤフ
リップフロップと、このＤフリップフロップの出力とク
ロック信号とを入力とし、クロック信号に同期したＲＺ
信号を出力するシーケンサとによってＮＲＺ−ＲＺ信号
変換回路を構成している。
【００１６】
【作用】そのため、ＮＲＺ信号が立ち上がると、立上が
り微分回路の出力を受けたｎ進カウンタがクロック信号
に同期してカウントアップを始め、カウント数が所定数
に達したとき、デコーダがデコード信号を２入力ＡＮＤ
ゲートに出力する。２入力ＡＮＤゲートは、デコード信
号を用いてサンプル用信号を出力し、Ｄフリップフロッ
プがこの２入力ＡＮＤゲートの出力をクロック信号に同
期させる。Ｄフリップフロップの出力はシーケンサに入
り、シーケンサは、Ｄフリップフロップの出力があった
後、プログラムに設定されたクロック信号の周期の間だ
け、出力信号を反転する。そのため、シーケンサから
は、クロック信号に完全に同期するＲＺ信号が出力され
る。
り微分回路の出力を受けたｎ進カウンタがクロック信号
に同期してカウントアップを始め、カウント数が所定数
に達したとき、デコーダがデコード信号を２入力ＡＮＤ
ゲートに出力する。２入力ＡＮＤゲートは、デコード信
号を用いてサンプル用信号を出力し、Ｄフリップフロッ
プがこの２入力ＡＮＤゲートの出力をクロック信号に同
期させる。Ｄフリップフロップの出力はシーケンサに入
り、シーケンサは、Ｄフリップフロップの出力があった
後、プログラムに設定されたクロック信号の周期の間だ
け、出力信号を反転する。そのため、シーケンサから
は、クロック信号に完全に同期するＲＺ信号が出力され
る。
【００１７】
【実施例】本発明の実施例におけるＮＲＺ−ＲＺ信号変
換回路は、図１に示すように、クロック信号10に同期し
てジッタを含むＮＲＺ信号８の立上がり微分信号７を出
力する立上がり微分回路１と、リセット信号９によりク
ロック信号10に非同期でリセットされ、ジッタを含むＮ
ＲＺ信号８の立上がり微分信号７によりクロック信号10
に同期してリセットされる８進カウンタ２と、８進カウ
ンタ２の出力をデコードするデコーダ３と、ジッタを含
むＮＲＺ信号８のサンプル用信号を生成する２入力ＡＮ
Ｄゲート４と、２入力ＡＮＤゲート４の出力をクロック
信号10に同期させるＤフリップフロップ５と、Ｄフリッ
プフロップ５の出力を受けてクロック信号10に同期した
ＲＺ信号11を出力するようにプログラムに従って動作す
るシーケンサ６とを備えている。
換回路は、図１に示すように、クロック信号10に同期し
てジッタを含むＮＲＺ信号８の立上がり微分信号７を出
力する立上がり微分回路１と、リセット信号９によりク
ロック信号10に非同期でリセットされ、ジッタを含むＮ
ＲＺ信号８の立上がり微分信号７によりクロック信号10
に同期してリセットされる８進カウンタ２と、８進カウ
ンタ２の出力をデコードするデコーダ３と、ジッタを含
むＮＲＺ信号８のサンプル用信号を生成する２入力ＡＮ
Ｄゲート４と、２入力ＡＮＤゲート４の出力をクロック
信号10に同期させるＤフリップフロップ５と、Ｄフリッ
プフロップ５の出力を受けてクロック信号10に同期した
ＲＺ信号11を出力するようにプログラムに従って動作す
るシーケンサ６とを備えている。
【００１８】次に実施例のＮＲＺ−ＲＺ信号変換回路の
動作について説明する。図２は、実施例の変換回路の各
部のタイミングチャートを示している。この図におい
て、ＮＲＺ信号８（ｂ）の実線は、ＮＲＺ信号がクロッ
ク信号10（ａ）に同期している場合を示しており、ま
た、点線は、クロック信号10の１〜２周期程度の時間的
伸縮を含んでクロック信号10に同期している「ジッタを
含んだＮＲＺ信号」を示している。同期通信の信号をＮ
ＲＺ信号に復調した場合は実線ようになり、クロック信
号10の８周期間隔が信号の単位となる。
動作について説明する。図２は、実施例の変換回路の各
部のタイミングチャートを示している。この図におい
て、ＮＲＺ信号８（ｂ）の実線は、ＮＲＺ信号がクロッ
ク信号10（ａ）に同期している場合を示しており、ま
た、点線は、クロック信号10の１〜２周期程度の時間的
伸縮を含んでクロック信号10に同期している「ジッタを
含んだＮＲＺ信号」を示している。同期通信の信号をＮ
ＲＺ信号に復調した場合は実線ようになり、クロック信
号10の８周期間隔が信号の単位となる。
【００１９】ジッタを含むＮＲＺ信号８の入力タイミン
グ（ｂ）に対して、リセット信号９は図２のｉのように
入力し、８進カウンタ２を動作させる。８進カウンタ２
の出力は、ジッタを含まないＮＲＺ信号の場合を図２の
ｄ１に、ジッタを含むＮＲＺ信号の場合を図２のｄ２に
示している。いずれの場合も、立上り微分回路の出力信
号７（ｃ）の次のクロック信号ａに合わせて０からのカ
ウントが開始される。ジッタを含まないＮＲＺ信号の場
合は、０から７までのカウントが規則正しく繰返される
が、ジッタを含むＮＲＺ信号８では、立上り微分回路の
出力信号７（ｃ）の時間的位置が実線からずれるため、
それに連れてカウント数が不規則になっている。
グ（ｂ）に対して、リセット信号９は図２のｉのように
入力し、８進カウンタ２を動作させる。８進カウンタ２
の出力は、ジッタを含まないＮＲＺ信号の場合を図２の
ｄ１に、ジッタを含むＮＲＺ信号の場合を図２のｄ２に
示している。いずれの場合も、立上り微分回路の出力信
号７（ｃ）の次のクロック信号ａに合わせて０からのカ
ウントが開始される。ジッタを含まないＮＲＺ信号の場
合は、０から７までのカウントが規則正しく繰返される
が、ジッタを含むＮＲＺ信号８では、立上り微分回路の
出力信号７（ｃ）の時間的位置が実線からずれるため、
それに連れてカウント数が不規則になっている。
【００２０】デコーダ３は、８進カウンタ２の出力を受
け、８進カウンタ２の出力が３のときに、ＨＩＧＨを出
力（図２ｅ）する。
け、８進カウンタ２の出力が３のときに、ＨＩＧＨを出
力（図２ｅ）する。
【００２１】２入力ＡＮＤゲート４は、デコーダ３の出
力（ｅ）とジッタを含むＮＲＺ信号８（ｂ）とを入力
し、デコーダ３の出力がＨＩＧＨで且つＮＲＺ信号８の
データが１のときにだけ、クロック信号10の１周期間Ｈ
ＩＧＨの信号（図２ｆ）を出力する。ＮＲＺ信号がジッ
タを含む場合は点線のようになる。この２入力ＡＮＤゲ
ート４は、デコーダ３の出力を使ってジッタを含むＮＲ
Ｚ信号８をサンプルしている。
力（ｅ）とジッタを含むＮＲＺ信号８（ｂ）とを入力
し、デコーダ３の出力がＨＩＧＨで且つＮＲＺ信号８の
データが１のときにだけ、クロック信号10の１周期間Ｈ
ＩＧＨの信号（図２ｆ）を出力する。ＮＲＺ信号がジッ
タを含む場合は点線のようになる。この２入力ＡＮＤゲ
ート４は、デコーダ３の出力を使ってジッタを含むＮＲ
Ｚ信号８をサンプルしている。
【００２２】Ｄフリップフロップ５は、２入力ＡＮＤゲ
ート４の出力とクロック信号10とを受け入れて、２入力
ＡＮＤゲート４の出力をクロック信号10に同期させて、
図２ｇの信号を出力する。
ート４の出力とクロック信号10とを受け入れて、２入力
ＡＮＤゲート４の出力をクロック信号10に同期させて、
図２ｇの信号を出力する。
【００２３】シーケンサ６は、プログラムに従って、図
３に示す状態遷移図に基づく動作を行なう。つまり、Ｄ
フリップフロップ５の出力（図２ｇ）がクロック信号10
の１周期間に亙ってＬＯＷのときは、ＲＺ信号としてＨ
ＩＧＨを出力する。一方、Ｄフリップフロップ５の出力
がクロック信号10の１周期間に亙ってＨＩＧＨのとき
は、クロック信号10に同期したＲＺ信号の出力をＬＯＷ
に変え、これをクロック信号10の４周期間に亙って続
け、その後ＨＩＧＨ出力に戻る。
３に示す状態遷移図に基づく動作を行なう。つまり、Ｄ
フリップフロップ５の出力（図２ｇ）がクロック信号10
の１周期間に亙ってＬＯＷのときは、ＲＺ信号としてＨ
ＩＧＨを出力する。一方、Ｄフリップフロップ５の出力
がクロック信号10の１周期間に亙ってＨＩＧＨのとき
は、クロック信号10に同期したＲＺ信号の出力をＬＯＷ
に変え、これをクロック信号10の４周期間に亙って続
け、その後ＨＩＧＨ出力に戻る。
【００２４】このシーケンサ６の出力を図２ｈに示して
いる。この出力は、クロック信号10に完全に同期したＲ
Ｚ信号出力11となる。
いる。この出力は、クロック信号10に完全に同期したＲ
Ｚ信号出力11となる。
【００２５】このように、実施例のＮＲＺ−ＲＺ信号変
換回路では、ジッタを含むＮＲＺ信号のデータ１が入力
したとき、それに対応して、シーケンサ６からクロック
信号10の４周期間に亙ってＬＯＷとなるＲＺ信号11を出
力しており、クロック信号に完全に同期したＲＺ信号に
変換することができる。この変換は、クロック信号に完
全に同期しているため、動作が安定しており、また、遅
延を伴わなうことがなく高速動作が可能になる。
換回路では、ジッタを含むＮＲＺ信号のデータ１が入力
したとき、それに対応して、シーケンサ６からクロック
信号10の４周期間に亙ってＬＯＷとなるＲＺ信号11を出
力しており、クロック信号に完全に同期したＲＺ信号に
変換することができる。この変換は、クロック信号に完
全に同期しているため、動作が安定しており、また、遅
延を伴わなうことがなく高速動作が可能になる。
【００２６】なお、実施例では、ジッタを含むＮＲＺ信
号の基本周期をクロック信号の８周期間としているた
め、８進カウンタ、つまりｎ＝８のｎ進カウンタを用
い、デコーダでは、カウンタ出力の３に合わせて信号を
出力し、また、シーケンサでは、ＮＲＺ信号のデータ１
に対応して、クロック信号の４周期間だけＬＯＷになる
ＲＺ信号を出力するようにプログラムを設定している。
号の基本周期をクロック信号の８周期間としているた
め、８進カウンタ、つまりｎ＝８のｎ進カウンタを用
い、デコーダでは、カウンタ出力の３に合わせて信号を
出力し、また、シーケンサでは、ＮＲＺ信号のデータ１
に対応して、クロック信号の４周期間だけＬＯＷになる
ＲＺ信号を出力するようにプログラムを設定している。
【００２７】しかし、ジッタを含むＮＲＺ信号の基本周
期は、ｎを任意の整数として、クロック信号のｎ周期間
とすることができる。この場合には、カウンタにｎ進カ
ウンタを用い、デコーダからは、ｎ進カウンタの出力が
ｎ／２−１またはｎ／２±０．５（この値が整数となる
いずれか一方）の数値の時にデコード信号を出力させ、
また、シーケンサは、ＮＲＺ信号のデータ１に対応し
て、クロック信号のｎ／２またはｎ／２±０．５（この
値が整数となるいずれか一方）の数値の周期間に亙って
出力を反転するようにプログラムする。
期は、ｎを任意の整数として、クロック信号のｎ周期間
とすることができる。この場合には、カウンタにｎ進カ
ウンタを用い、デコーダからは、ｎ進カウンタの出力が
ｎ／２−１またはｎ／２±０．５（この値が整数となる
いずれか一方）の数値の時にデコード信号を出力させ、
また、シーケンサは、ＮＲＺ信号のデータ１に対応し
て、クロック信号のｎ／２またはｎ／２±０．５（この
値が整数となるいずれか一方）の数値の周期間に亙って
出力を反転するようにプログラムする。
【００２８】
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のＮＲＺ−ＲＺ信号変換回路は、ジッタを含
むＮＲＺ信号からＲＺ信号を生成する場合に、クロック
信号に完全に同期したＲＺ信号を出力することができる
ため、変換動作が安定しており、遅延の発生も避けられ
る。そのため、高速通信が可能であり、また、厳しい車
載環境などにおいても安定した動作を行なうことができ
る。
に、本発明のＮＲＺ−ＲＺ信号変換回路は、ジッタを含
むＮＲＺ信号からＲＺ信号を生成する場合に、クロック
信号に完全に同期したＲＺ信号を出力することができる
ため、変換動作が安定しており、遅延の発生も避けられ
る。そのため、高速通信が可能であり、また、厳しい車
載環境などにおいても安定した動作を行なうことができ
る。
【００２９】また、本発明の回路を、ＦＰＧＡ等のユー
ザが自由に書込むことが可能な論理回路にプログラムし
て利用する場合にも、本発明のＮＲＺ−ＲＺ信号変換回
路はクロック信号に同期して動作するため、各デバイス
特有の遅延に依存することがない。そのため、回路構成
に変更を加える必要がなく、どのようなデバイスにも対
応可能である。
ザが自由に書込むことが可能な論理回路にプログラムし
て利用する場合にも、本発明のＮＲＺ−ＲＺ信号変換回
路はクロック信号に同期して動作するため、各デバイス
特有の遅延に依存することがない。そのため、回路構成
に変更を加える必要がなく、どのようなデバイスにも対
応可能である。
【図１】本発明のＮＲＺ−ＲＺ信号変換回路の一実施例
を示すブロック図、
を示すブロック図、
【図２】実施例のＮＲＺ−ＲＺ信号変換回路におけるタ
イミングチャート、
イミングチャート、
【図３】実施例のＮＲＺ−ＲＺ信号変換回路に使用する
シーケンサの状態遷移図、
シーケンサの状態遷移図、
【図４】従来のＮＲＺ−ＲＺ信号変換回路を示すブロッ
ク図である。
ク図である。
１ 立上がり微分回路 ２ ８進カウンタ ３ デコーダ ４、14 ２入力ＡＮＤゲート ５、13 Ｄフリップフロップ ６ シーケンサ ７ 立上がり微分信号 ８ ジッタを含むＮＲＺ信号 ９ リセット信号 10 クロック信号 11 クロック信号に同期したＲＺ信号 12 ＲＺ信号 13 Ｄフリップフロップ 15 ２入力ＮＯＲゲート 16 ４ビットローダブルカウンタ 17 リセット端子付きＤフリップフロップ
Claims (1)
- 【請求項１】 ＮＲＺ信号をＲＺ信号に変換する信号変
換回路において、 ジッタを含むＮＲＺ信号とクロック信号とを入力とし、
前記ＮＲＺ信号の立上がり微分信号を前記クロック信号
に同期して出力する立ち上がり微分回路と、 前記立ち上がり微分信号と前記クロック信号とを入力と
し、前記立ち上がり微分信号により前記クロック信号に
同期してリセットし、前記クロック信号に同期してカウ
ントアップするｎ進カウンタと、 前記ｎ進カウンタの出力を入力とし、前記ｎ進カウンタ
の出力のデコード信号を出力するデコーダと、 前記デコーダの出力と前記ＮＲＺ信号とを入力とする２
入力ＡＮＤゲートと、 前記２入力ＡＮＤゲートの出力と前記クロック信号とを
入力とするＤフリップフロップと、 前記Ｄフリップフロップの出力と前記クロック信号とを
入力とし、前記クロック信号に同期したＲＺ信号を出力
するシーケンサとを備えることを特徴とするＮＲＺ−Ｒ
Ｚ信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06101694A JP3107968B2 (ja) | 1994-04-18 | 1994-04-18 | Ｎｒｚ−ｒｚ信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06101694A JP3107968B2 (ja) | 1994-04-18 | 1994-04-18 | Ｎｒｚ−ｒｚ信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288472A true JPH07288472A (ja) | 1995-10-31 |
| JP3107968B2 JP3107968B2 (ja) | 2000-11-13 |
Family
ID=14307446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06101694A Expired - Fee Related JP3107968B2 (ja) | 1994-04-18 | 1994-04-18 | Ｎｒｚ−ｒｚ信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107968B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010021626A (ja) * | 2008-07-08 | 2010-01-28 | Fujitsu Ten Ltd | データ通信装置 |
-
1994
- 1994-04-18 JP JP06101694A patent/JP3107968B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010021626A (ja) * | 2008-07-08 | 2010-01-28 | Fujitsu Ten Ltd | データ通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3107968B2 (ja) | 2000-11-13 |
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