JPS61159841A - クロツク同期方式 - Google Patents
クロツク同期方式Info
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- JPS61159841A JPS61159841A JP60001111A JP111185A JPS61159841A JP S61159841 A JPS61159841 A JP S61159841A JP 60001111 A JP60001111 A JP 60001111A JP 111185 A JP111185 A JP 111185A JP S61159841 A JPS61159841 A JP S61159841A
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- JP
- Japan
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- output
- circuit
- signal
- clock
- terminal
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L2012/4026—Bus for use in automation systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明はデジタルデータ伝送に用いられる受信機の同期
方式に関する。
方式に関する。
ａ）従来の技術
従来、送信機から送られてくるデジタル信号と受信機の
クロック信号の同期を採るに際し１例えば特開昭５８−
２２５９４４号のように両信号間の位相のずれの方向と
大きさを検出して、適当な補正を掛ける方式や、位相ず
れの方向のみを検出して一定量の補正を適当な方向にか
ける方式がある。
クロック信号の同期を採るに際し１例えば特開昭５８−
２２５９４４号のように両信号間の位相のずれの方向と
大きさを検出して、適当な補正を掛ける方式や、位相ず
れの方向のみを検出して一定量の補正を適当な方向にか
ける方式がある。
ハ）発明が解決しようとする問題点
ところで、こうしたデジタルデータ伝送の同期方式では
１例えばバイフェーズ符号等の符号規則を有する信号を
用いてこの符号規則により周期的に発生するレベル変化
時点を監視して、送信側から送られる信号とクロック信
号との位相のずれを検出していた。このため送信側から
の伝送信号にノイズが乗っている場合はこの部分を符号
規則により周期的に発生するレベル変化点として誤った
検出をし１間違った補正をして同期状態を乱す慣れかあ
った。
１例えばバイフェーズ符号等の符号規則を有する信号を
用いてこの符号規則により周期的に発生するレベル変化
時点を監視して、送信側から送られる信号とクロック信
号との位相のずれを検出していた。このため送信側から
の伝送信号にノイズが乗っている場合はこの部分を符号
規則により周期的に発生するレベル変化点として誤った
検出をし１間違った補正をして同期状態を乱す慣れかあ
った。
二）問題点を解決するための手段
本発明は送信側から送られてくる信号の僧数の検出時点
での’Ｈ” Ｓ ’Ｌ” レベルを検出し、これ等の
内多数のレベルを出力する多数決論理回路と、クロック
信号を発生するクロック発生回路と、このクロック発生
回路からのクロック信号及び上記多数決論理回路からの
出力間の位相ずれ方向を検出する位相比較回路と、が設
けられている。
での’Ｈ” Ｓ ’Ｌ” レベルを検出し、これ等の
内多数のレベルを出力する多数決論理回路と、クロック
信号を発生するクロック発生回路と、このクロック発生
回路からのクロック信号及び上記多数決論理回路からの
出力間の位相ずれ方向を検出する位相比較回路と、が設
けられている。
ホ）作 用
位相比較回路で、上記多数決論理回路からの出力と上記
クロック発生回路からのクロック信号間の位相ずれの方
向を検出して、上記クロック発生回路でのクロック信号
の発生状態を変化させているので、ノイズが乗った伝送
信号であってもクロック信号との位相ずれが正確に検出
され、確実な同期が採れる。
クロック発生回路からのクロック信号間の位相ずれの方
向を検出して、上記クロック発生回路でのクロック信号
の発生状態を変化させているので、ノイズが乗った伝送
信号であってもクロック信号との位相ずれが正確に検出
され、確実な同期が採れる。
へ）実施例
第１図は１本発明クロック同期方式に利用される受信器
のブロック回路図であって、（１）は送信側からの伝送
信号を受ける３ビツトシフトレジスタを示し発掘器（２
）からの基本クロックにより順次伝送信号の′ＬＨ“ｓ
’Ｌ“レベルを読み込んでシフトする。（３）はこ
のシフトレジスタ（１）の各ビットから信号を受け、”
Ｈ’＆”Ｌ“の内多い方のレベルを出力する多数決論理
回路である。（４）は上記発掘器（２）からの基本クロ
ックを分周する可変分周回路を示し１例えば送信側から
送られてくるバイフェーズ符号１ビツト分の長さが上記
基本クロック５２個分の長さに略調整されている場合、
その上下の分局状態例えば３１分周、３３分周に切り換
えられる。（５）はこの分局器（４）の出力をデコード
するデコーダであり、上記可変分局器（４）の出力値が
８．１６．２４に対応して夫々信号φａ、φｂ・φＣが
出力される。（６）（７）はデータ入力端子りに上記多
数決論理回路（３）出力を受ける第１．第２のフリップ
フロップ回路を示し、これ等第１．第２のフリップフロ
ップ回路（６）（７）のタイミング端子Ｔには夫々上記
デコーダ（５）からの信号φａ、φｂが入力される。（
８）は上記第１．第２のフリップフロップ回路（６）（
７）のＱ出力の排他的論理和を採るゲートを示し、その
出力は上記可変分周回路（４）へ送られ。
のブロック回路図であって、（１）は送信側からの伝送
信号を受ける３ビツトシフトレジスタを示し発掘器（２
）からの基本クロックにより順次伝送信号の′ＬＨ“ｓ
’Ｌ“レベルを読み込んでシフトする。（３）はこ
のシフトレジスタ（１）の各ビットから信号を受け、”
Ｈ’＆”Ｌ“の内多い方のレベルを出力する多数決論理
回路である。（４）は上記発掘器（２）からの基本クロ
ックを分周する可変分周回路を示し１例えば送信側から
送られてくるバイフェーズ符号１ビツト分の長さが上記
基本クロック５２個分の長さに略調整されている場合、
その上下の分局状態例えば３１分周、３３分周に切り換
えられる。（５）はこの分局器（４）の出力をデコード
するデコーダであり、上記可変分局器（４）の出力値が
８．１６．２４に対応して夫々信号φａ、φｂ・φＣが
出力される。（６）（７）はデータ入力端子りに上記多
数決論理回路（３）出力を受ける第１．第２のフリップ
フロップ回路を示し、これ等第１．第２のフリップフロ
ップ回路（６）（７）のタイミング端子Ｔには夫々上記
デコーダ（５）からの信号φａ、φｂが入力される。（
８）は上記第１．第２のフリップフロップ回路（６）（
７）のＱ出力の排他的論理和を採るゲートを示し、その
出力は上記可変分周回路（４）へ送られ。
分周出力を切り換える。つまりここでは上記第１、第２
のフリップフロップ回路（６）（７）及びゲート（８）
によって位相比較回路が構成されている。
のフリップフロップ回路（６）（７）及びゲート（８）
によって位相比較回路が構成されている。
このようなりロック同期方式において上述したように送
信側から上記発振器（２）のクロックパルスの略３２個
分の長さで例えば第２図のようなバイフェーズ符号が伝
送信号として、送られてくる。
信側から上記発振器（２）のクロックパルスの略３２個
分の長さで例えば第２図のようなバイフェーズ符号が伝
送信号として、送られてくる。
このパイフェーズ符号は発振器（２）からの基本クロッ
クにより順次上記５ビツトのシフトレジスタ（１）に読
み込まれ、多数決論理回路（３）がこのシフトレジスタ
（１１の各ビットの内容を見て’Ｈ’ ＠ ’Ｌ’の
どちらが多いかを検出し多い方のレベル信号を出力する
。これにより伝送信号のノイズ、具体的には発振器（２
）の基本クロックの１クロツク長までのノイズは除去さ
れる。こうした多数決論理回路（３）出力は上記第１．
第２のフリップフロップ回路（６）（７）のデータ入力
端子りに与えられ、これ等第１゜第２のフリップフロッ
プ回路（６バカは夫々可変分局器（４）出力８，１６’
ｉデコーダ（５）でデコードしたタイミング信号ｔａ及
びｔｂのタイミングでデータ入力端子りに入力されてい
る信号を出力端子Ｑから出力する。これ等の第１．第２
のフリップフロップ回路（６）（７１の出力を受け、ゲ
ート回路（８）はその排他的論理ｉｏを採りその出力に
より可変分周回路（４）の分周出力を３１分周にするか
３３分周にするかを切り換える。即ちここでは上記ゲー
ト（８）出力が“Ｈ＃のときは送信側から送られてきた
伝送データのビット端がこのＴａ、Ｔｂのタイミング間
にあるため伝送信号に対し可変分局器（４）からの信号
ｔｂが遅れているものと見なし、て、上記可変分周回路
（４）は５１分周をするようになって分周周期が短かく
なる。これに対し、ゲート（８）出力が“Ｌ＃のとき上
記送信側から送られてきた伝送信号のビット端がこのＴ
ａ ｓ Ｔ ｂのタイミング間になく、伝送信号に対
して可変分局器（４）からの信号ｔｂが進んでいるもの
とみなして、可変分局器（４）は３６分周するようにな
り分周周期を長くする。
クにより順次上記５ビツトのシフトレジスタ（１）に読
み込まれ、多数決論理回路（３）がこのシフトレジスタ
（１１の各ビットの内容を見て’Ｈ’ ＠ ’Ｌ’の
どちらが多いかを検出し多い方のレベル信号を出力する
。これにより伝送信号のノイズ、具体的には発振器（２
）の基本クロックの１クロツク長までのノイズは除去さ
れる。こうした多数決論理回路（３）出力は上記第１．
第２のフリップフロップ回路（６）（７）のデータ入力
端子りに与えられ、これ等第１゜第２のフリップフロッ
プ回路（６バカは夫々可変分局器（４）出力８，１６’
ｉデコーダ（５）でデコードしたタイミング信号ｔａ及
びｔｂのタイミングでデータ入力端子りに入力されてい
る信号を出力端子Ｑから出力する。これ等の第１．第２
のフリップフロップ回路（６）（７１の出力を受け、ゲ
ート回路（８）はその排他的論理ｉｏを採りその出力に
より可変分周回路（４）の分周出力を３１分周にするか
３３分周にするかを切り換える。即ちここでは上記ゲー
ト（８）出力が“Ｈ＃のときは送信側から送られてきた
伝送データのビット端がこのＴａ、Ｔｂのタイミング間
にあるため伝送信号に対し可変分局器（４）からの信号
ｔｂが遅れているものと見なし、て、上記可変分周回路
（４）は５１分周をするようになって分周周期が短かく
なる。これに対し、ゲート（８）出力が“Ｌ＃のとき上
記送信側から送られてきた伝送信号のビット端がこのＴ
ａ ｓ Ｔ ｂのタイミング間になく、伝送信号に対
して可変分局器（４）からの信号ｔｂが進んでいるもの
とみなして、可変分局器（４）は３６分周するようにな
り分周周期を長くする。
こうしたクロック同期方式において、ノイズ除去をした
伝送信号とクロック信号の位相ずれの方向を検知して補
正をかけているのでノイズの影響によって位相ずれの方
向を間違う恐れもなく、可変分局器（４）で３１分周３
６分周を切り換えて位相調整が為される。また、この受
信器においてバイフェーズ符号で送られてくる伝送（ｉ
号の読み取りはデコーダ（５）からの信号φＣを用いて
１ビット期間の前半を読み取りデコーダ（５）からの信
号φ仇を用いて１ビット期間の後半を読み取ることによ
り行う。
伝送信号とクロック信号の位相ずれの方向を検知して補
正をかけているのでノイズの影響によって位相ずれの方
向を間違う恐れもなく、可変分局器（４）で３１分周３
６分周を切り換えて位相調整が為される。また、この受
信器においてバイフェーズ符号で送られてくる伝送（ｉ
号の読み取りはデコーダ（５）からの信号φＣを用いて
１ビット期間の前半を読み取りデコーダ（５）からの信
号φ仇を用いて１ビット期間の後半を読み取ることによ
り行う。
第６図は本発明方式に使用される受信器の異なる実施例
プロνり図であり、上記第１図と同一部分には同一符号
が付してるる。本実施例ではシフトレジスタ＋ａ＞の入
力段と出力段の内容の排他的論理和を採るゲート回路（
９）と、このゲート回路（９）出力をデータ端子りに上
記デコーダ回路（５）出力Ｔｂをタイミング内子Ｔに受
ける第６のフリップフロップ回路（１Ｇとが設けられて
いてこの第３のフリップフロップ回路αＱ出力により可
変分局器（４）での分局周期の変化量を大きくするか小
さくするか切り換える。
プロνり図であり、上記第１図と同一部分には同一符号
が付してるる。本実施例ではシフトレジスタ＋ａ＞の入
力段と出力段の内容の排他的論理和を採るゲート回路（
９）と、このゲート回路（９）出力をデータ端子りに上
記デコーダ回路（５）出力Ｔｂをタイミング内子Ｔに受
ける第６のフリップフロップ回路（１Ｇとが設けられて
いてこの第３のフリップフロップ回路αＱ出力により可
変分局器（４）での分局周期の変化量を大きくするか小
さくするか切り換える。
即ち、この実施例ではデコーダ（５）から信号ｔｂが発
せられるタイミングにおいて、上記シフトレジスタ（３
）内に伝送信号の’Ｈ” ％ ’Ｌ”の変化点（ビッ
トの変化点）があり、ゲート（９）で排他的論理和が採
られていて第３のフリップフロップ回路叫出力が＠ Ｈ
＃にされる場合、上記可変分局器（４）での分周状態は
ゲート（８）からの信号の“Ｈ“。
せられるタイミングにおいて、上記シフトレジスタ（３
）内に伝送信号の’Ｈ” ％ ’Ｌ”の変化点（ビッ
トの変化点）があり、ゲート（９）で排他的論理和が採
られていて第３のフリップフロップ回路叫出力が＠ Ｈ
＃にされる場合、上記可変分局器（４）での分周状態は
ゲート（８）からの信号の“Ｈ“。
１Ｌ＃に応じて夫々３１分周、又は３３分周に切り換わ
る。これに対し、信号ｔｂが発せられるタイミングにお
いて上記シフトレジスタ（３）内に伝送信号の“Ｈ“、
”Ｌ”の変化点（ビットの変化点）がなく、ゲート（９
）で排他的論理和か採られず・第５のフリップフロップ
回路αｌ出力がゝＬ“にされる場合、上記可変分局器（
４）での分局状態はゲート（８）からの信号の“Ｈ“、
’Ｌ’ＪＣ応じて夫々２９分周又は３５分周に切り換わ
る。
る。これに対し、信号ｔｂが発せられるタイミングにお
いて上記シフトレジスタ（３）内に伝送信号の“Ｈ“、
”Ｌ”の変化点（ビットの変化点）がなく、ゲート（９
）で排他的論理和か採られず・第５のフリップフロップ
回路αｌ出力がゝＬ“にされる場合、上記可変分局器（
４）での分局状態はゲート（８）からの信号の“Ｈ“、
’Ｌ’ＪＣ応じて夫々２９分周又は３５分周に切り換わ
る。
以下、デコーダ（５）からの信号ｔｂの出力タイミング
時のゲート（９）及び第５のフリップフロップ回路σ〔
の出力と１分局状態の切り換わりを表に示す。
時のゲート（９）及び第５のフリップフロップ回路σ〔
の出力と１分局状態の切り換わりを表に示す。
表
このように、この実施例ではｓｔｂの立ち上がりタイミ
ングと送信側から送られてくる伝送信号のビットの変化
点が近いとき可変分周器（４）での分周の切り換え量を
小さくしている。
ングと送信側から送られてくる伝送信号のビットの変化
点が近いとき可変分周器（４）での分周の切り換え量を
小さくしている。
ト）発明の効果
以上述べた如く１本発明クロック同期方式は受信器側に
おいて１位相比較回路で、上記多数決論理回路からの出
力と上記クロック発生回路からのクロック信号間の位相
ずれの方向を検出して。
おいて１位相比較回路で、上記多数決論理回路からの出
力と上記クロック発生回路からのクロック信号間の位相
ずれの方向を検出して。
上記クロック発生回路でのクロック信号の発生状態を変
化さセているので、ノイズが乗った伝送信号であっても
クロック信号との位相ずれが正確に検出され、確実な同
期が採れ、伝送信号に乗って送られてくるデータの復号
化に誤りが生じることはない。
化さセているので、ノイズが乗った伝送信号であっても
クロック信号との位相ずれが正確に検出され、確実な同
期が採れ、伝送信号に乗って送られてくるデータの復号
化に誤りが生じることはない。
第１図は、不発明クロック同期方式に用いられる受信器
のブロック図、第２図はこの受！ＨＪの動作を説明する
ためのタイミングチャート、第６図は本発明に用いられ
る受信器の他の実施例ブロック図である。 ｆｉｌ・・・シフトレジスタ、 （３）・・・多数決論
理回路。 （４）・・・可変分周回路、 （５）・・・デコーダ
ー （６）（７）Ｑｔｌｌ・・・フリップフロップ回
路、ｔ８）（９）・・・ゲート。
のブロック図、第２図はこの受！ＨＪの動作を説明する
ためのタイミングチャート、第６図は本発明に用いられ
る受信器の他の実施例ブロック図である。 ｆｉｌ・・・シフトレジスタ、 （３）・・・多数決論
理回路。 （４）・・・可変分周回路、 （５）・・・デコーダ
ー （６）（７）Ｑｔｌｌ・・・フリップフロップ回
路、ｔ８）（９）・・・ゲート。
Claims (1)
- １）周期的な符号規則を有した信号を用いてデータ伝送
を行うデータ伝送システムにおいて、受信側には、上記
符号規則により同一レベルの信号が設定される期間長よ
り短い期間内の複数時点で、送信側から送られてくる伝
送信号の“Ｈ”、“Ｌ”レベルを検出し、この“Ｈ”、
“Ｌ”の内検出点の多い方のレベルを出力する多数決論
理回路と、クロックを発生するクロック発生回路と、上
記クロック発生回路からのクロック信号及び上記多数決
論理回路からの出力間の位相ずれ方向を検出する位相比
較回路と、から成り、上記クロック発生回路は上記位相
比較回路で比較検出した位相ずれ方向に応じてクロック
発生状態を変化することを特徴としたクロック同期方式
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001111A JPS61159841A (ja) | 1985-01-08 | 1985-01-08 | クロツク同期方式 |
| US06/775,565 US4689785A (en) | 1984-09-14 | 1985-09-13 | Data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001111A JPS61159841A (ja) | 1985-01-08 | 1985-01-08 | クロツク同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61159841A true JPS61159841A (ja) | 1986-07-19 |
| JPH0344702B2 JPH0344702B2 (ja) | 1991-07-08 |
Family
ID=11492354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001111A Granted JPS61159841A (ja) | 1984-09-14 | 1985-01-08 | クロツク同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61159841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009525721A (ja) * | 2006-02-02 | 2009-07-09 | トムソン ライセンシング | 二水準電流制限電源システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5765946A (en) * | 1980-10-13 | 1982-04-21 | Hitachi Ltd | Mfm demodulating circuit |
| JPS5794915A (en) * | 1980-12-03 | 1982-06-12 | Matsushita Electric Ind Co Ltd | Demodulating circuit |
-
1985
- 1985-01-08 JP JP60001111A patent/JPS61159841A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5765946A (en) * | 1980-10-13 | 1982-04-21 | Hitachi Ltd | Mfm demodulating circuit |
| JPS5794915A (en) * | 1980-12-03 | 1982-06-12 | Matsushita Electric Ind Co Ltd | Demodulating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009525721A (ja) * | 2006-02-02 | 2009-07-09 | トムソン ライセンシング | 二水準電流制限電源システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344702B2 (ja) | 1991-07-08 |
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