JPWO2010113377A1 - デジタル周波数/位相ロックドループ - Google Patents
デジタル周波数/位相ロックドループ Download PDFInfo
- Publication number
- JPWO2010113377A1 JPWO2010113377A1 JP2011506971A JP2011506971A JPWO2010113377A1 JP WO2010113377 A1 JPWO2010113377 A1 JP WO2010113377A1 JP 2011506971 A JP2011506971 A JP 2011506971A JP 2011506971 A JP2011506971 A JP 2011506971A JP WO2010113377 A1 JPWO2010113377 A1 JP WO2010113377A1
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- digital
- vco
- signal
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 78
- 238000012935 Averaging Methods 0.000 claims description 23
- 238000004891 communication Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000013016 damping Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 35
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 28
- 238000000034 method Methods 0.000 description 13
- 238000012544 monitoring process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/50—All digital phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
(第1の実施形態)
図1は、本発明の第1の実施形態に係るデジタルFLL100を示す図である。図1において、デジタルFLL100は、周波数比較器110と、FIRフィルタ120と、IIRフィルタ130と、VCO150と、周波数−デジタル変換器160と、制御部170とを備える。なお、本発明の第1の実施形態に係るデジタルFLL100は、典型的には周波数シンセサイザとして適用される。
図5は、本発明の第2の実施形態に係るデジタルFLL200を示す図である。図5において、デジタルFLL200は、周波数比較器110と、FIRフィルタ120と、IIRフィルタ130と、VCO150と、周波数−デジタル変換器160と、制御部170と、スイッチ210と、サブバンド選択回路220とを備える。本発明の第2の実施形態に係るデジタルFLL200は、IIRフィルタ130とVCO150との間にスイッチ210を備え、サブバンドの選択をするサブバンド選択回路220を備える点で、図1に示した本発明の第1の実施形態に係るデジタルFLL100と異なる。なお、図5において、図1で示した同様の構成については、同様の参照符号を付して詳しい説明は省略し、本実施形態では、本発明の第1の実施形態に係るデジタルFLL100と異なる点について詳しく説明する。
本発明の第1及び第2の実施形態において説明したデジタルFLL100及び200は、無線通信機器等に用いられるデジタルPLLに適用できる。
図10は、本発明の第4の実施形態に係るポーラ変調回路400を示す図である。図10において、ポーラ変調回路400は、信号生成部410と、位相変調器420と、レギュレータ430と、電力増幅器440とを備える。
図11は、本発明の第5の実施形態に係る無線通信機器500を示す図である。図5において、無線通信機器500は、アンテナ510と、電力増幅器520と、変調器530と、スイッチ540と、低雑音増幅器550と、復調器560と、本発明のデジタルFLL/PLL570とを備える。
110、910 周波数比較器
120、920 FIRフィルタ
130、930 IIRフィルタ
140、940 DAC
150、950 VCO
160、960 周波数−デジタル変換器
170 制御部
180、190 平均化部
121〜123、135、921〜923、935 遅延ブロックZ-1
124、125、132、134、924、925、932、934 加算器
126、131、133、926、931、933 乗算器
210、540 スイッチ
220 サブバンド選択回路
300 デジタルPLL
310 位相比較器
400 ポーラ変調回路
410 信号生成部
420 位相変調器
430 レギュレータ
440、520 電力増幅器
500 無線通信機器
510 アンテナ
530 変調器
550 低雑音増幅器
560 復調器
570 デジタルFLL/PLL
Claims (10)
- 入力されるチャンネル信号と出力される発振周波数との差分である信号誤差に基づいて、当該発振周波数を制御するデジタル周波数/位相ロックドループであって、
前記チャンネル信号と、前記発振周波数を有するループバック信号とを比較し、前記信号誤差を生成する比較器と、
前記信号誤差に基づいて前記発振周波数を決定する制御電圧を生成するデジタルループフィルタと、
前記制御電圧に基づいて発振周波数を制御するVCOと、
前記VCOによって生成された前記発振周波数を前記ループバック信号として前記比較器に出力するループバック経路と、
前記比較器によって生成された前記信号誤差を監視し、前記チャンネル信号を切り替えてから前記信号誤差が0を基準とした所定の範囲内になったことを検知した場合、前記VCOの発振周波数が定常状態になるように前記デジタルループフィルタを制御する制御部とを備える、デジタル周波数/位相ロックドループ。 - 前記制御部は、前記比較器によって生成された前記信号誤差を監視し、前記チャンネル信号を切り替えてから前記信号誤差の絶対値が極小になったことを検知した場合、前記VCOの発振周波数が定常状態になるように前記デジタルループフィルタを制御することを特徴とする、請求項1に記載のデジタル周波数/位相ロックドループ。
- 前記制御部は、前記比較器によって生成された前記信号誤差を複数回時間的に平均した値を監視することを特徴とする、請求項1〜2のいずれかに記載のデジタル周波数/位相ロックドループ。
- 前記制御部は、前記デジタルループフィルタが生成する制御電圧を複数回時間的に平均した値を用いて、前記デジタルループフィルタを制御することを特徴とする、請求項1〜3のいずれかに記載のデジタル周波数/位相ロックドループ。
- 前記制御部は、前記ループバック経路の入出力間にて発生する遅延時間を補正する機能を備えることを特徴とする、請求項1〜4のいずれかに記載のデジタル周波数/位相ロックドループ。
- 前記デジタルループフィルタは、FIRフィルタ及びIIRフィルタを含み、
前記制御部は、前記FIRフィルタの遅延ブロックに0を設定し、前記IIRフィルタの遅延ブロックに前記デジタルループフィルタによって生成された制御電圧を設定することを特徴とする、請求項1〜6のいずれかに記載のデジタル周波数/位相ロックドループ。 - 前記ループバック経路は、前記VCOによって生成された前記発振周波数をアナログ−デジタル変換する周波数−デジタル変換器を含むことを特徴とする、請求項1〜6のいずれかに記載のデジタル周波数/位相ロックドループ。
- 前記VCOが所望の周波数を発振するサブバンドの選択を制御するサブバンド選択回路と、
前記デジタルループフィルタと前記VCOの間に、前記デジタルループフィルタによって生成された制御電圧と、前記サブバンド選択回路からの制御電圧との入力を切り替えるスイッチとをさらに備え、
前記サブバンド選択回路は、
前記サブバンドの選択中は、前記VCOに入力する制御電圧を固定し、
前記サブバンドの選択後は、前記VCOに入力する制御電圧を可変し、
前記スイッチは、
前記サブバンドの選択開始時に、前記サブバンド選択回路と前記VCOとの接続に切り替え、
前記VCOの発振周波数が定常状態になる時に、前記デジタルループフィルタと前記VCOとの接続に切り替えることを特徴とする、請求項1〜7のいずれかに記載のデジタル周波数/位相ロックドループ。 - 前記デジタルループフィルタによって生成された制御電圧をデジタル−アナログ変換するDACをさらに備えることを特徴とする、請求項1〜8のいずれかに記載のデジタル周波数/位相ロックドループ。
- 請求項1〜9のいずれかに記載のデジタル周波数/位相ロックドループを用いた無線通信機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011506971A JP5329646B2 (ja) | 2009-04-01 | 2010-02-05 | デジタル周波数/位相ロックドループ |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009089216 | 2009-04-01 | ||
JP2009089216 | 2009-04-01 | ||
PCT/JP2010/000711 WO2010113377A1 (ja) | 2009-04-01 | 2010-02-05 | デジタル周波数/位相ロックドループ |
JP2011506971A JP5329646B2 (ja) | 2009-04-01 | 2010-02-05 | デジタル周波数/位相ロックドループ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2010113377A1 true JPWO2010113377A1 (ja) | 2012-10-04 |
JP5329646B2 JP5329646B2 (ja) | 2013-10-30 |
Family
ID=42827695
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011506971A Expired - Fee Related JP5329646B2 (ja) | 2009-04-01 | 2010-02-05 | デジタル周波数/位相ロックドループ |
Country Status (3)
Country | Link |
---|---|
US (1) | US8508303B2 (ja) |
JP (1) | JP5329646B2 (ja) |
WO (1) | WO2010113377A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8179174B2 (en) * | 2010-06-15 | 2012-05-15 | Mstar Semiconductor, Inc. | Fast phase locking system for automatically calibrated fractional-N PLL |
US8868364B2 (en) | 2011-04-29 | 2014-10-21 | Analog Devices, Inc. | Apparatus and method for real time harmonic spectral analyzer |
US8907655B2 (en) | 2011-04-29 | 2014-12-09 | Analog Devices, Inc. | System and method for detecting a fundamental frequency of an electric power system |
CN105122246B (zh) * | 2012-08-30 | 2019-06-28 | 弗吉尼亚大学专利基金会以弗吉尼亚大学许可&合资集团名义经营 | 具有多模式无线电的超低功率感测平台 |
TWI501556B (zh) * | 2012-10-12 | 2015-09-21 | Ali Corp | 鎖相迴路裝置 |
JP6185741B2 (ja) * | 2013-04-18 | 2017-08-23 | ルネサスエレクトロニクス株式会社 | 周波数同期ループ回路及び半導体集積回路 |
US9257998B2 (en) * | 2013-10-10 | 2016-02-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Phase locked loop |
JP2015207827A (ja) * | 2014-04-17 | 2015-11-19 | 富士通株式会社 | 位相同期回路 |
US10758525B2 (en) | 2015-01-22 | 2020-09-01 | MyoKardia, Inc. | 4-methylsulfonyl-substituted piperidine urea compounds |
JP6416998B2 (ja) * | 2017-07-28 | 2018-10-31 | ルネサスエレクトロニクス株式会社 | 周波数同期ループ回路及び半導体集積回路 |
US10615809B2 (en) * | 2017-09-28 | 2020-04-07 | Stmicroelectronics International N.V. | Calibration of a voltage controlled oscillator to trim the gain thereof, using a phase locked loop and a frequency locked loop |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5703539A (en) * | 1993-12-17 | 1997-12-30 | Motorola, Inc. | Apparatus and method for controlling the loop bandwidth of a phase locked loop |
JP2885662B2 (ja) * | 1994-02-28 | 1999-04-26 | 山形日本電気株式会社 | Pll回路 |
US5534823A (en) | 1994-02-28 | 1996-07-09 | Nec Corporation | Phase locked loop (PLL) circuit having variable loop filter for shortened locking time |
US6327463B1 (en) | 1998-05-29 | 2001-12-04 | Silicon Laboratories, Inc. | Method and apparatus for generating a variable capacitance for synthesizing high-frequency signals for wireless communications |
US7409028B2 (en) * | 2000-12-22 | 2008-08-05 | Ericsson Inc. | Clock synchronization in a communications environment |
JP3808343B2 (ja) * | 2001-10-03 | 2006-08-09 | 三菱電機株式会社 | Pll回路 |
US8284886B2 (en) * | 2003-01-17 | 2012-10-09 | Texas Instruments Incorporated | Radio frequency built-in self test for quality monitoring of local oscillator and transmitter |
US7339861B2 (en) * | 2003-04-21 | 2008-03-04 | Matsushita Electric Industrial Co., Ltd. | PLL clock generator, optical disc drive and method for controlling PLL clock generator |
US7095353B2 (en) * | 2004-11-23 | 2006-08-22 | Amalfi Semiconductor Corporation | Frequency to digital conversion |
US7405633B2 (en) * | 2005-07-18 | 2008-07-29 | Tellabs Reston, Inc. | Methods and apparatus for loop bandwidth control for a phase-locked loop |
JP4755193B2 (ja) | 2005-10-21 | 2011-08-24 | パナソニック株式会社 | Fm変調器 |
JP2007143012A (ja) * | 2005-11-22 | 2007-06-07 | Nippon Telegr & Teleph Corp <Ntt> | キャリア位相同期回路およびキャリア位相同期方法 |
JP4252605B2 (ja) * | 2006-02-24 | 2009-04-08 | 日本電波工業株式会社 | Pll回路 |
CN101421929B (zh) | 2006-02-24 | 2011-11-30 | 日本电波工业株式会社 | Pll电路 |
US7501900B2 (en) * | 2006-05-31 | 2009-03-10 | Intel Corporation | Phase-locked loop bandwidth calibration |
JP4740905B2 (ja) | 2007-07-13 | 2011-08-03 | パナソニック株式会社 | Adpll周波数シンセサイザ |
JP5005455B2 (ja) * | 2007-07-23 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
US20090072911A1 (en) * | 2007-09-14 | 2009-03-19 | Ling-Wei Ke | Signal generating apparatus and method thereof |
US7579919B1 (en) * | 2007-10-13 | 2009-08-25 | Weixun Cao | Method and apparatus for compensating temperature changes in an oscillator-based frequency synthesizer |
-
2010
- 2010-02-05 WO PCT/JP2010/000711 patent/WO2010113377A1/ja active Application Filing
- 2010-02-05 JP JP2011506971A patent/JP5329646B2/ja not_active Expired - Fee Related
- 2010-02-05 US US13/256,748 patent/US8508303B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2010113377A1 (ja) | 2010-10-07 |
US8508303B2 (en) | 2013-08-13 |
JP5329646B2 (ja) | 2013-10-30 |
US20120013409A1 (en) | 2012-01-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5329646B2 (ja) | デジタル周波数/位相ロックドループ | |
JP4041323B2 (ja) | 周波数変調装置、周波数変調方法、および、無線回路装置 | |
US8836434B2 (en) | Method and system for calibrating a frequency synthesizer | |
JP2009021954A (ja) | Adpll周波数シンセサイザ | |
JP5011440B2 (ja) | Fm変調器 | |
JP2009296571A (ja) | 発振器および位相同期回路のループ帯域補正方法 | |
JP5202213B2 (ja) | 周波数シンセサイザ及び無線送信装置 | |
JP3934585B2 (ja) | 広帯域変調pll、広帯域変調pllのタイミング誤差補正システム、変調タイミング誤差補正方法および広帯域変調pllを備えた無線通信装置の調整方法 | |
JPH1084278A (ja) | Pll回路 | |
US7826550B2 (en) | Method and system for a high-precision frequency generator using a direct digital frequency synthesizer for transmitters and receivers | |
JP2005287010A (ja) | 2点変調型周波数変調装置、無線送信装置及び無線通信装置 | |
JP4113207B2 (ja) | 位相制御方法及び位相制御発振装置、送信用アレーアンテナ | |
KR102535645B1 (ko) | 밀리미터파 통신 시스템을 위한 저잡음 국부 발진 장치 | |
US10868548B2 (en) | PLL device | |
JP2010141519A (ja) | 位相同期回路、および通信装置 | |
JP2017135525A (ja) | 発振回路、無線通信装置、及び感度抑圧低減方法 | |
US8451029B2 (en) | Frequency synthesizer | |
CN113067656B (zh) | 一种时间频率同步传输装置 | |
KR100206462B1 (ko) | 주파수도약방식의 통신시스템을 위한 위상동기루프 | |
KR20220037768A (ko) | 위상 잡음을 감소한 크리스탈 발진기 및 이를 포함하는 반도체 칩 | |
JP3216610B2 (ja) | プログラマブル水晶発振器 | |
JP2010045504A (ja) | Pll周波数シンセサイザ回路及びその制御方法 | |
WO2003043212A1 (fr) | Recepteur et son procede de reglage d'alignement | |
JP2008113068A (ja) | 無線機の周波数調整方法および周波数調整装置 | |
US20050266816A1 (en) | PLL synthesizer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120924 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130523 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130613 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130704 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130724 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5329646 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |