KR20220037768A - 위상 잡음을 감소한 크리스탈 발진기 및 이를 포함하는 반도체 칩 - Google Patents

Abstract

위상 잡음을 감소한 크리스탈 발진기 및 이를 포함하는 반도체 칩이 개시된다. 상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 크리스탈 발진기는, 크리스탈에 전기적으로 연결되는 트랜스 컨덕턴스 회로와, 상기 크리스탈의 산포를 보상하기 위해 배치되며 상기 트랜스 컨덕턴스 회로에 연결되는 부하 커패시터와, 상기 트랜스 컨덕턴스 회로의 입력단 및 출력단 사이에 연결되어 피드백 저항을 제공하는 피드백 저항 회로 및 상기 피드백 저항의 저항 값을 조절하는 저항 제어신호를 생성하는 가변 저항 제어기를 구비하고, 상기 클록 신호의 하나의 주기 중 일부에 해당하는 제1 구간에서의 상기 피드백 저항의 저항 값은, 상기 하나의 주기 중 다른 일부에 해당하는 제2 구간에서의 상기 피드백 저항의 저항 값보다 작은 것을 특징으로 한다.

Description

위상 잡음을 감소한 크리스탈 발진기 및 이를 포함하는 반도체 칩{CRYSTAL OSCILLATOR REDUCING PHASE NOISE AND SEMICONDUCTOR CHIP COMPRISING THE SAME}

본 개시의 기술적 사상은 크리스탈 발진기에 관한 것으로서, 자세하게는 위상 잡음을 감소한 크리스탈 발진기 및 이를 포함하는 반도체 칩에 관한 것이다.

크리스탈 발진기(crystal oscillator)는 클록 소스로서 이용될 수 있고, 크리스탈 발진기에 기반하는 클록 신호(예컨대, 레퍼런스 클록)는 RFIC(Radio Frequency Integrated Chip), 씨리얼 통신 장치(Serial Communication Device) 등 다양한 종류의 장치들로 제공될 수 있다. 일 예로서, 크리스탈 발진기는 크리스탈(또는, 크리스탈 회로)과 이를 구동하는 발진 회로를 포함할 수 있고, 크리스탈의 고유 주파수에 대응되는 주파수를 갖는 클록 신호를 생성할 수 있다.

크리스탈 발진기는 크리스탈의 자체적인 산포와 온도 등에 따라 주파수 변화가 발생될 수 있으며, 커패시터 등을 이용하여 주파수 변화에 대한 보상을 수행할 수 있다. 그러나, 상기와 같은 보상 과정에서 부하 커패시터가 증가함에 따라 크리스탈 발진기의 위상 잡음 성능이 저하될 수 있는 문제가 있으며, 이는 크리스탈 발진기로부터 레퍼런스 클록을 수신하는 장치들의 성능 또한 저하시킬 수 있는 문제가 있다.

본 개시의 기술적 사상이 해결하고자 하는 과제는 위상 잡음을 감소하고 클록 신호의 주파수 특성을 향상한 크리스탈 발진기 및 이를 포함하는 반도체 칩을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 크리스탈 발진기는, 크리스탈에 전기적으로 연결되는 트랜스 컨덕턴스 회로와, 상기 크리스탈의 산포를 보상하기 위해 배치되며 상기 트랜스 컨덕턴스 회로에 연결되는 부하 커패시터와, 상기 트랜스 컨덕턴스 회로의 입력단 및 출력단 사이에 연결되어 피드백 저항을 제공하는 피드백 저항 회로 및 상기 피드백 저항의 저항 값을 조절하는 저항 제어신호를 생성하는 가변 저항 제어기를 구비하고, 상기 클록 신호의 하나의 주기 중 일부에 해당하는 제1 구간에서의 상기 피드백 저항의 저항 값은, 상기 하나의 주기 중 다른 일부에 해당하는 제2 구간에서의 상기 피드백 저항의 저항 값보다 작은 것을 특징으로 한다.

한편, 본 개시의 기술적 사상의 일측면에 따른 크리스탈 발진기는, 크리스탈에 전기적으로 연결되고, 트랜스 컨덕턴스 회로에 연결된 부하 커패시터와 피드백 저항 회로를 포함하며, 상기 크리스탈을 발진시켜 사인파 신호를 생성하는 발진 회로와, 상기 발진 회로에서 생성된 상기 사인파 신호를 구형파 신호로 변환하여 출력하는 버퍼 및 상기 부하 커패시터의 커패시턴스 값에 대응하여 상기 피드백 저항 회로의 저항 값을 조절하는 저항 제어신호를 생성하는 가변 저항 제어기를 구비하고, 상기 부하 커패시터가 상대적으로 큰 제1 커패시턴스 값을 가질 때의 상기 피드백 저항 회로의 평균 저항 값은, 상기 부하 커패시터가 상대적으로 작은 제2 커패시턴스 값을 가질 때의 상기 피드백 저항 회로의 평균 저항 값보다 작은 것을 특징으로 한다.

한편, 본 개시의 기술적 사상의 일측면에 따른 반도체 칩은, 트랜스 컨덕턴스 회로와, 상기 트랜스 컨덕턴스 회로에 연결된 부하 커패시터, 및 상기 트랜스 컨덕턴스 회로로 피드백 저항을 제공하는 피드백 저항 회로를 포함하며, 상기 크리스탈을 발진시켜 사인파 신호를 생성하는 발진 회로와, 상기 발진 회로에서 생성된 상기 사인파 신호를 구형파 신호로 변환하여 출력하는 버퍼와, 상기 버퍼로부터 제공된 구형파 신호를 수신하고 적어도 하나의 외부의 장치로 클록 신호를 제공하는 클록 구동기 및 상기 클록 신호의 하나의 주기 중 일부에 해당하는 제1 구간에서 상기 피드백 저항의 저항 값을 감소시키고, 상기 하나의 주기 중 다른 일부에 해당하는 제2 구간에서 상기 피드백 저항의 저항 값을 증가시키는 저항 제어신호를 생성하는 가변 저항 제어기를 구비하고, 외부로부터 제공되는 커패시터 제어신호에 응답하여 상기 부하 커패시터의 커패시턴스 값이 변동됨에 따라, 상기 클록 신호의 하나의 주기에서 상기 제1 구간의 길이가 변동되는 것을 특징으로 한다.

본 개시의 기술적 사상에 따른 크리스탈 발진기 및 이를 포함하는 반도체 칩은, 수 있는 효과가 있다. 크리스탈의 자체적인 산포와 온도 변화 등에 기인한 주파수 변화를 보상함에 있어서 발생될 수 있는 위상 잡음 성능 저하를 개선할 수 있는 효과가 있다.

또한, 본 개시의 기술적 사상의 일측면에 따른 크리스탈 발진기는, 부하 커패시터의 커패시턴스 값을 가변함으로써 크리스탈 발진기에 요구되는 주파수 범위를 확보할 수 있으며, 상기 주파수 범위 내에서 위상 잡음 성능을 향상할 수 있는 효과가 있다.

도 1은 본 발명의 예시적인 실시예에 따른 크리스탈 발진기의 일 구현 예를 나타내는 블록도이다.
도 2는 가변 저항 제어기의 일 구현 예를 나타내는 블록도이다.
도 3은 본 발명의 예시적인 실시예에 따른 크리스탈 발진기를 제어하는 일 예를 나타내는 블록도이다.
도 4a,b는 피드백 저항 회로의 일 구현 예 및 저항 제어신호의 파형 예를 나타내는 도면이다.
도 5는 본 발명의 예시적인 실시예에 따른 크리스탈 발진기의 동작방법을 나타내는 플로우차트이다.
도 6a,b는 커패시턴스 변화에 따른 저항 제어신호의 파형의 변화 예를 나타내는 도면이다.
도 7은 도 6a,b에 따른 크리스탈 발진기의 동작방법의 일 예를 나타내는 플로우차트이다.
도 8은 본 발명의 다른 예시적인 실시예에 따른 크리스탈 발진기의 동작방법을 나타내는 플로우차트이다.
도 9는 본 발명의 예시적인 실시예에 따른 크리스탈 발진기의 구체적인 구현 예를 나타내는 블록도이다.
도 10은 도 9의 크리스탈 발진기의 일 동작 예를 나타내는 파형도이다.
도 11은 본 발명의 예시적인 실시예에서의 크리스탈 발진기의 특성 예를 나타내는 파형도이다.
도 12는 본 발명의 다른 예시적인 실시예에 따른 크리스탈 발진기를 제어하는 일 예를 나타내는 블록도이다.
도 13a,b는 본 발명의 또 다른 예시적인 실시예에 따른 크리스탈 발진기의 구현 예를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 발진기를 포함하는 전자 시스템을 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 크리스탈 발진기가 채용되는 무선 통신 장치를 나타내는 블록도이다.
도 16은 본 개시의 일 실시 예에 따른 크리스탈 발진기가 적용되는 통신 기기들을 나타내는 도면이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 1은 본 발명의 예시적인 실시예에 따른 크리스탈 발진기의 일 구현 예를 나타내는 블록도이다.

도 1을 참조하면, 크리스탈 발진기(Crystal Oscillator, 100)는 크리스탈(또는, 크리스탈 회로(XTAL))를 공진시킴으로써 크리스탈의 고유 주파수에 대응되는 클록 신호(CLK_R)를 생성하는 구성 요소들을 포함할 수 있다. 크리스탈 발진기(100)에서 생성되는 클록 신호(CLK_R)는 다른 장치 내에서 클록 신호를 생성하기 위해 이용되는 레퍼런스 클록으로 이용될 수 있고, 이에 따라 크리스탈 발진기(100)는 레퍼런스 클록 생성기로도 지칭될 수 있을 것이다. 도 1에서는 크리스탈(XTAL)이 크리스탈 발진기(100)의 외부에 배치되고, 하나 이상의 패드들(P1, P2)을 통해 크리스탈(XTAL)과 크리스탈 발진기(100)가 전기적으로 연결되는 예가 도시되며, 상기한 패드들(P1, P2)은 크리스탈 입출력 패드로 지칭될 수 있다. 그러나, 본 발명의 실시예들은 이에 국한될 필요가 없이 크리스탈(XTAL)은 크리스탈 발진기(100) 내에 구비될 수도 있을 것이다. 크리스탈(XTAL)은 석영 크리스털, 압전 크리스털, 압전 크리스털 진동자 또는 그 밖의 다른 다양한 종류의 공진 소자를 포함할 수 있다.

크리스탈 발진기(100)는 크리스탈(XTAL)의 고유 주파수에 대응되는 주파수를 갖는 발진 신호를 생성하기 위한 발진 회로(110)를 포함할 수 있다. 예시적인 실시예에 따라, 발진 회로(110)는 트랜스 컨덕턴스 회로(111), 하나 이상의 가변 커패시터들을 포함하는 부하 커패시터(C1, C2) 및 피드백 저항 회로(R)를 포함할 수 있다. 일 구현 예에 따라, 트랜스 컨덕턴스 회로(111)는 하나 이상의 MOS 트랜지스터들을 포함할 수 있고, 일 예로서 포화 영역에서 동작하여 증폭기의 기능을 갖는 MOS 트랜지스터들을 포함할 수 있다. 트랜스 컨덕턴스 회로(111)의 트랜스 컨턱던스 값에 따라, 트랜스 컨덕턴스 회로(111)의 게이트 전극으로 인가되는 전압 레벨에 따라 트랜스 컨덕턴스 회로(111)로부터 출력되는 전류(예컨대, 드레인 전류)의 레벨이 변동될 수 있다. 또한, 상기한 트랜스 컨덕턴스 회로(111)를 포함하는 회로는 Gm 셀로도 지칭될 수 있으며, 일 예로서 Gm 셀은 트랜스 컨덕턴스 회로(111)와 피드백 저항 회로(R)를 포함하는 것으로 정의될 수 있다.

크리스탈 발진기(100)는 다양한 형태로서 구현될 수 있으며, 일 예로서 크리스탈 발진기(100)는 별개의 반도체 칩으로 구현될 수 있다. 또한, 반도체 공정에 따라 크리스탈 발진기(100)는 다이 레벨, 패키징 레벨 등 다양한 종류의 레벨에 따른 반도체 칩으로서 구현될 수 있다.

예시적인 실시예에 따라, 피드백 저항 회로(R)는 발진 회로(110) 내에서 바이어스 전압을 제공하고, 부하 커패시터(C1, C2)는 크리스탈(XTAL)의 자체적인 산포의 보상이나 온도 변화에 대한 보상을 위해 배치될 수 있다. 일 예로서, 크리스탈 발진기(100)는 디지털 제어 크리스탈 발진기(Digitally Controlled Crystal Oscillator)로 구현될 수 있고, 디지털 제어 크리스탈 발진기는 커패시터 기반의 디지털-아날로그 변환기를 이용하여 크리스탈(XTAL)의 산포를 보상할 수 있다. 예컨대, 발진 회로(110) 내에는 부하 커패시터(C1, C2)에 연결되어 커패시턴스 값을 변동하기 위해 디지털 제어되는 하나 이상의 스위치들을 포함할 수 있고, 상기 하나 이상의 스위치들은 크리스탈 발진기(100) 내의 제어 회로(미도시) 또는 크리스탈 발진기(100) 외부의 장치로부터의 제어 신호에 의해 제어될 수 있다. 이를 통해 디지털 제어를 통한 주파수 트리밍을 수행함으로써 주파수 오프셋이 개선될 수 있으며, 일 예로서 -30 ~ 30 ppm의 주파수 범위가 요구되는 경우, 크리스탈 발진기(100)는 부하 커패시터(C1, C2)를 통한 주파수 트리밍을 통해 상기한 주파수 범위를 확보할 수 있다.

도 1에서는 부하 커패시터(C1, C2)가 크리스탈 발진기(100) 내에 포함되는 예가 도시되었으나, 예시적인 구현 예에 따라 부하 커패시터(C1, C2)는 크리스탈 발진기(100)의 외부에 배치될 수도 있을 것이다.

크리스탈 발진기(100)의 위상 잡음 성능은 크리스탈 발진기(100) 내에서 생성되는 사인(sine)파 신호의 진폭 크기에 따른 주변 회로 잡음들의 영향에 의해 결정될 수 있다. 일 예로서, 트랜스 컨덕턴스 회로(111)의 트랜스 컨턱던스 값은 부하 커패시터(C1, C2)에 의존하는 값을 가질 수 있고, 부하 커패시터(C1, C2)의 커패시턴스 값이 최대인 경우에는 사인파 신호의 진폭 크기가 감소될 수 있고, 사인파 신호의 진폭 크기가 감소되는 경우에는 Gm 셀의 바이어스 전압을 위해 사용되는 피드백 저항의 잡음이 위상 잡음의 열화를 유발할 수 있다. 일 예로서, 크리스탈 발진기(100)로부터의 클록 신호(CLK_R)는 고주파 클록 발생기(예컨대, Phase-Locked Loop, PLL)의 입력 클록으로 이용될 수 있는데, 클록 발생기들의 우수한 성능을 보장하기 위해서는 크리스탈 발진기(100)의 낮은 위상 잡음의 성능이 요구로 된다.

본 발명의 예시적인 실시예들에 따라, 부하 커패시터(C1, C2)에 따른 잡음 성능의 열화를 방지하기 위해, 크리스탈 발진기(100)는 잡음에 효율적인 피드백 저항 조절 동작을 수행할 수 있다. 일 예로서, 부하 커패시터(C1, C2)의 커패시턴스 값에 따라 사인파 신호의 진폭 크기가 변동될 수 있는데, 사인파 신호의 레벨을 동일한 기준 전압 레벨을 이용해 검출하여 큰 값의 피드백 저항을 요구로 하지 않는 구간에서 피드백 저항의 저항 값을 가변적으로 조절함으로써 피드백 저항에 기인하는 위상 잡음이 감소되도록 할 수 있다.

피드백 저항 회로(R)는 가변 저항을 포함할 수 있으며, 일 구현 예에 따라 사인파 신호의 레벨이 기준 전압 레벨의 근처의 값을 갖는 경우에는 큰 값의 피드백 저항이 요구되지 않으며, 일 예로서 사인파 신호의 위상이 0도 부근과 180도 부근의 구간(이하, 제1 구간으로 지칭함) 동안 피드백 저항 회로(R)의 저항 값이 감소되도록 저항 조절 동작을 수행할 수 있다. 예컨대, 상기 제1 구간 동안 활성화되는 펄스가 저항 제어신호(Ctrl_R)로서 생성될 수 있고, 피드백 저항 회로(R)의 저항 값은 저항 제어신호(Ctrl_R)에 응답하여 조절되도록 크리스탈 발진기(100)가 구현될 수 있다. 즉, 클록 신호(CLK_R)의 어느 하나의 주기를 예로 들면, 어느 하나의 주기에서 제1 구간 동안 피드백 저항 회로(R)의 저항 값은 상대적으로 작은 값을 갖는 반면에, 나머지 제2 구간 동안에는 피드백 저항 회로(R)의 저항 값은 상대적으로 큰 값을 가질 수 있다. 만약, 최대 부하 커패시터에서 사인파의 진폭이 감소하는 경우에, 클록 신호(CLK_R)의 하나의 주기 내에서 제1 구간이 증가하여 클록 신호(CLK_R)의 어느 하나의 주기 동안 피드백 저항 회로(R)의 평균 저항 값이 감소될 수 있으며, 이를 통해 위상 잡음 성능을 향상시킬 수 있다.

예시적인 실시예들에 따라, 크리스탈 발진기(100)는 버퍼, 클록 구동기(130) 및 가변 저항 제어기(140)를 더 포함할 수 있다. 도 1에는 버퍼의 일 구현 예로서 교류(AC) 버퍼(120)가 예시되며, AC 버퍼(120)는 발진 회로(110)에 의해 생성되는 사인파 신호를 구형파 신호로 변환할 수 있고, 클록 구동기(130)는 상기 변환된 구형파 신호를 수신하고 클록 신호(CLK_R)를 출력할 수 있다. 일 구현 예에 따라, 클록 구동기(130)는 다수 개(예컨대, n 개)의 구동기들을 포함할 수 있으며, 상기 n 개의 구동기들로부터 n 개의 클록 신호들(CLK_R[1:n])이 출력될 수 있다. 클록 구동기(130)로부터의 클록 신호들(CLK_R[1:n])은 다수의 외부의 장치들로 제공될 수 있다.

또한, 예시적인 실시예들에 따라, 가변 저항 제어기(140)는 전술한 제1 구간을 검출하고 이에 응답하여 피드백 저항 회로(R)의 저항 값을 조절하기 위한 저항 제어신호(Ctrl_R)를 생성할 수 있다. 일 구현 예로서, 가변 저항 제어기(140)는 AC 버퍼(120) 내의 적어도 일 노드에 연결되어 사인파 신호의 레벨을 검출할 수 있고, 상기한 사인(sine) 신호의 레벨을 소정의 기준 레벨과 비교함으로써 제1 구간을 판단할 수 있으며, 상기 제1 구간에서 활성화되는 펄스를 갖는 신호를 저항 제어신호(Ctrl_R)로서 생성할 수 있다. 예컨대, 사인(sine) 신호의 위상이 0 도 및 180 도 부근의 일부 구간이 상기 제1 구간으로 판단될 수 있으며, 또는 사인(sine) 신호의 레벨이 소정의 기준 전압 레벨 이내에 해당하는 구간이 상기 제1 구간으로 판단될 수 있다. 이에 따라, 크리스탈 발진기(100)가 특정한 주파수를 갖는 클록 신호를 생성함에 있어서 피드백 저항 회로(R)의 저항 값은 가변적으로 조절될 수 있고, 일 예로서 클록 신호의 어느 하나의 주기에서 피드백 저항 회로(R)의 저항 값은 가변적으로 조절될 수 있다.

상기와 같은 본 발명의 예시적인 실시예에 따르면, 부하 커패시터(C1, C2)의 커패시턴스 값의 증가하는 경우 다음의 수학식 1에 따라 크리스탈 발진 조건에 필요한 트랜스 컨덕턴스 회로(111)의 Gm 값이 감소되어 사인(sine) 신호의 진폭 크기가 감소하더라도, 위상 잡음 성능에 열화를 유발할 수 있는 피드백 저항의 저항 값을 감소시킴으로써 전체 위상 잡음 성능의 저하 정도를 감소시킬 수 있다. 예컨대, 크리스탈 발진기(100)에서 생성되는 사인파 신호의 큰 진폭과 트랜스 컨덕턴스 회로(111)의 이득 손실을 방지하기 위해 피드백 저항은 수 메가 옴(MOhm) 단위의 큰 저항을 이용할 필요가 있고 이는 저항의 자체적인 큰 잡음을 유발할 수 있으나, 본 발명의 예시적인 실시예에 따르면 큰 피드백 저항이 필요로 되지 않는 구간을 검출하고 이를 기반으로 피드백 저항의 저항 값을 가변적으로 감소시킴으로써 전체 위상 잡음 성능을 향상시킬 수 있다. 한편, 하기의 수학식 1에서, gm은 트랜스 컨덕턴스 값을 나타내고, Wx-o는 공진 주파수를 나타낼 수 있으며, CL은 부하 커패시터를 나타내고, Gm은 트랜스 컨덕턴스 회로(111)의 전체 임피던스 값을 나타낼 수 있다.

한편, 상기한 실시예에서 클록 신호(CLK_R)의 어느 하나의 주기에서 제1 구간과 그 이외의 구간(예컨대, 제2 구간)을 검출함에 있어서 AC 버퍼(120) 내의 노드를 통해 사인파 신호의 레벨을 검출하는 것으로 설명되었으나 본 발명의 실시예들은 이에 국한될 필요가 없다. 예컨대, 가변 저항 제어기(140)는 크리스탈 발진기(100) 내에서 클록 신호(CLK_R)를 생성하기 위해 구현되는 각종 회로들의 하나 이상의 노드들에 인가되는 신호를 기초로, 상대적으로 큰 피드백 저항을 필요로 하지 않는 구간을 제1 구간으로서 검출할 수도 있을 것이다.

도 2는 가변 저항 제어기(140)의 일 구현 예를 나타내는 블록도이다.

도 1 및 도 2를 참조하면, 가변 저항 제어기(140)는 레벨 검출기(141), 비교기(142) 및 제어 펄스 생성기(143)를 포함할 수 있다. 레벨 검출기(141)는 발진 회로(110) 및 AC 버퍼(120) 중 적어도 하나의 노드(A)에 연결되며, 상기 노드(A)에 인가되는 신호를 통해 사인파 신호의 레벨을 검출할 수 있다. 이하의 실시예들에서는 레벨 검출기(141)가 AC 버퍼(120) 내의 신호를 기초로 사인파 신호의 레벨을 검출하는 것으로 설명될 것이다.

비교기(142)는 레벨 검출기(141)의 출력 전압을 소정의 기준 전압 레벨과 비교함에 의하여 전술한 제1 구간을 나타내는 정보를 생성할 수 있으며, 일 예로서 비교기(142)는 검출된 사인파 신호의 레벨을 제1 기준 레벨(Vh)와 제2 기준 레벨(Vl)과 각각 비교할 수 있다. 제1 기준 레벨(Vh)는 사인파 신호의 최대 값보다 소정 비율만큼 작은 레벨을 나타낼 수 있고, 또한 제2 기준 레벨(Vl)은 사인파 신호의 최소 값보다 소정 비율만큼 큰 레벨을 나타낼 수 있다. 또는, 사인파 신호의 공통 전압 레벨보다 일정 레벨만큼 큰 전압이 상기 제1 기준 레벨(Vh)에 상응하고, 공통 전압 레벨보다 일정 레벨만큼 작은 전압이 상기 제2 기준 레벨(Vl)에 상응할 수 있다.

제어 펄스 생성기(143)는 제1 구간 동안 활성화되는 펄스를 갖는 펄스 신호를 상기한 저항 제어신호(Ctrl_R)로서 출력할 수 있다. 일 예로서, 사인파 신호의 레벨이 제1 기준 레벨(Vh)와 제2 기준 레벨(Vl) 사이의 값을 갖는 구간이 상기한 제1 구간에 상응할 수 있고, 제어 펄스 생성기(143)는 비교기(142)로부터의 비교 결과에 기반하여 상기 제1 구간 동안 펄스를 활성화시킬 수 있다. 일 예로서, 피드백 저항 회로(R)는 트랜스 컨덕턴스 회로(111)에 저항 성분을 제공하는 다수 개의 저항들을 포함할 수 있고, 상기 다수 개의 저항들은 스위치들(미도시)을 통해 트랜스 컨덕턴스 회로(111)에 전기적으로 연결될 수 있다. 일 구현 예에 따라, 저항 제어신호(Ctrl_R)에 응답하여 다수 개의 저항들에 대응하는 스위치들(미도시)이 제어될 수 있고, 트랜스 컨덕턴스 회로(111)에 전기적으로 연결되는 저항들을 변동함으로써 피드백 저항으로서 이용되는 피드백 저항 회로(R)의 저항 값이 가변될 수 있다.

도 3은 본 발명의 예시적인 실시예에 따른 크리스탈 발진기를 제어하는 일 예를 나타내는 블록도이다. 도 3에서는 크리스탈 발진기(100)와 함께, 크리스탈 발진기(100)에 대한 제어 동작을 수행할 수 있는 장치의 일 예로서 어플리케이션 프로세서(Application Processor(AP), 101)가 더 도시된다. 도 3에서는 어플리케이션 프로세서(101)가 부하 커패시터(C1, C2)를 제어하는 예가 도시되었으나, 다른 다양한 종류의 장치들에 의해 부하 커패시터(C1, C2)가 제어될 수도 있을 것이다. 또한, 어플리케이션 프로세서(101)가 모뎀 기능을 수행하는 구성 요소를 포함하는 경우, 어플리케이션 프로세서(101)는 ModAP으로 지칭될 수 있다.

도 1 내지 도 3을 참조하면, 크리스탈(XTAL)의 자체적인 산포와 온도 변화 등 다양한 원인들로 인해 주파수 오차가 발생될 수 있고, 이에 대한 보상을 위해 부하 커패시터(C1, C2)의 커패시턴스 값이 조절될 수 있다. 일 동작 예로서, 어플리케이션 프로세서(101)는 크리스탈 발진기(100)로부터 클록 신호(CLK_R)을 수신할 수 있고, 클록 신호(CLK_R)의 주파수를 검출함으로써 주파수 오차를 판단할 수 있다. 그리고, 어플리케이션 프로세서(101)는 주파수 트리밍을 위해 커패시터 제어 신호(Ctrl_C1, Ctrl_C2)를 생성하여 크리스탈 발진기(100)로 제공할 수 있다. 일 예로서, 클록 신호(CLK_R)가 통신 칩으로 제공되는 레퍼런스 클록에 해당하는 경우, 어플리케이션 프로세서(101)는 통신 주파수에 관련된 정보를 포함할 수 있으며, 이를 기초로 주파수 트리밍을 위한 커패시터 제어 신호(Ctrl_C1, Ctrl_C2)를 제공할 수 있다.

부하 커패시터(C1, C2)의 커패시턴스 값이 변동됨에 따라 크리스탈 발진기(100)에서 생성되는 사인파 신호의 진폭 크기가 변동될 수 있고, 이에 의하여 크리스탈 발진기(100)의 위상 잡음 성능이 변동될 수 있다. 전술한 실시예들에 따라, 크리스탈 발진기(100)는 사인파 신호 또는 이에 기반하는 구형파 신호에 대한 신호 처리를 통해 큰 피드백 저항이 필요로 되지 않는 제1 구간을 검출할 수 있고, 그 검출 결과에 기반하여 가변 저항 제어기(140)는 저항 제어신호(Ctrl_R)를 생성하여 피드백 저항 회로(R)로 제공할 수 있다.

어플리케이션 프로세서(101) 또는 ModAP은 통신망을 통해 외부의 기지국과 통신할 수 있다. 일 동작 예로서, 온도 변화에 따른 보상과 관련하여, 크리스탈 발진기(100) 내부 또는 외부에 크리스탈(XTAL)의 온도 변화를 감지하는 온도 검출 회로(150)가 배치될 수 있으며, 도 3에서는 온도 검출 회로(150)가 크리스탈 발진기(100) 내에 구비되는 예가 도시된다. 온도 검출 회로(150)로부터의 온도 정보(Info_T)는 어플리케이션 프로세서(101)로 제공될 수 있다. 어플리케이션 프로세서(101)는 수신된 온도 정보(Info_T)를 기초로 기지국과 발생하는 오차(예컨대, 통신에 이용되는 주파수와의 오차)를 부하 커패시터(C1, C2)를 조절하는 방식으로 보상할 수 있다. 또한, 일 동작 예로서, 어플리케이션 프로세서(101)는 크리스탈(XTAL)의 산포에 관련된 정보를 포함할 수 있으며, 어플리케이션 프로세서(101)가 포함되는 시스템의 부팅 시에 팩토리 캘리브레이션(factory calibration)을 통해 보상 동작이 수행될 수도 있다.

도 4a,b는 피드백 저항 회로(R)의 일 구현 예 및 저항 제어신호(Ctrl_R)의 파형 예를 나타내는 도면이다.

도 1 내지 도 4a를 참조하면, 피드백 저항 회로(R)는 상대적으로 큰 저항 값을 갖는 제1 저항(Rf)와 상대적으로 작은 저항 값을 갖는 제2 저항(Rs)을 포함할 수 있다. 또한, 피드백 저항 회로(R)는 제2 저항(Rs)과 전술한 트랜스 컨덕턴스 회로와의 전기적인 연결을 제어하기 위한 스위치들로서 제1 스위치(SW1) 및 제2 스위치(SW2)를 더 포함할 수 있다. 한편, 저항 제어신호(Ctrl_R)는 제1 버퍼(Buf1) 및 제2 버퍼(Buf2)를 통해 제1 스위치(SW1) 및 제2 스위치(SW2)로 각각 제공될 수 있으며, 일 구현 예로서 제1 버퍼(Buf1) 및 제2 버퍼(Buf2)는 가변 저항 제어기(140) 내에 포함되는 구성이거나, 또는 가변 저항 제어기(140) 외부에 배치되는 구성일 수도 있을 것이다.

제1 저항(Rf)은 메인 저항에 해당하고, 트랜스 컨덕턴스 회로(111)에 대해 바이어스 생성을 위한 실질적인 피드백 저항을 제공할 수 있다. 한편, 제2 저항(Rs)은 본 발명의 실시예들에 따라 위상 잡음 성능을 보상하기 위해 제공될 수 있으므로 보상 저항으로 지칭될 수 있다. 설명의 편의상, 이하의 실시예에서는 피드백 저항 회로(R)에 구비되는 제1 저항(Rf) 및 제2 저항(Rs)에 의한 등가 저항이 트랜스 컨덕턴스 회로(111)로 제공되는 피드백 저항으로 지칭될 것이다.

일 구현 예에 따라, 제1 저항(Rf)의 저항 값은 설정 신호(Set_R)에 응답하여 변동될 수 있다. 크리스탈 발진기(100)는 다양한 종류의 크리스탈의 주파수 범위에 적합하도록 피드백 저항의 저항 값을 조절할 수 있으며, 일 예로서 클록 신호(CLK_R)의 주파수에 따라 피드백 저항의 저항 값이 증가되거나 감소될 수 있다. 예컨대, 크리스탈 발진기(100)가 연결되는 크리스탈의 고유 주파수에 대응하여 제1 저항(Rf)에 대한 설정이 수행될 수 있다. 또한, 클록 신호(CLK_R)의 큰 진폭과 트랜스 컨덕턴스 회로(111)의 이득 손실을 방지하기 위해 제1 저항(Rf)은 충분히 큰 저항 값을 가질 필요가 있으며, 일 예로서 52Mhz의 크리스탈에서는 1.5 MOhm 정도의 저항으로 설정되거나 26Mhz의 크리스탈에서는 3.2 MOhm 정도의 저항으로 설정되는 등 수 메가 옴의 저항으로 구현될 수 있다.

일 구현 예에 따라, 제2 저항(Rs)은 제1 저항(Rf)에 비해 상대적으로 작은 저항 값을 가질 수 있고, 일 예로서 수백 옴 또는 수백 킬로 옴 정도의 저항으로 구현될 수 있다. 제2 저항(Rs)은 전술한 실시예에 따라 제1 구간에서 선택적으로 트랜스 컨덕턴스 회로(111)에 전기적으로 연결되고, 상대적으로 작은 저항 값을 갖는 제2 저항(Rs)이 제1 저항(Rf)에 병렬하게 연결됨에 따라 피드백 저항 회로(R)의 저항 값은 감소될 수 있다. 제2 저항(Rs)이 제1 저항(Rf)에 비해 매우 작은 경우, 제1 구간에서 제2 저항(Rs)이 제1 저항(Rf)과 병렬하게 연결됨에 따라 피드백 저항 회로(R)의 저항 값은 실질적으로 제2 저항(Rs)과 동일 또는 유사한 값을 가질 수 있을 것이다. 또한, 예시적인 실시예에서, 제1 저항(Rf)과 제2 저항(Rs)의 저항 값의 비율이 소정의 값을 갖도록 설정 동작이 수행될 수 있고, 이에 따라 크리스탈의 고유 주파수에 대응하여 제1 저항(Rf)의 저항 값이 설정되는 경우, 상기 제1 저항(Rf)의 저항 값의 변동에 따라 제2 저항(Rs)의 저항 값 또한 변동되도록 저항 설정 동작이 수행될 수 있을 것이다.

한편, 도 4b를 참조하면, 크리스탈 발진기(100)가 출력하는 클록 신호(CLK_R)의 어느 하나의 주기에서 저항 제어신호(Ctrl_R)의 파형 및 피드백 저항 회로(R)의 저항 값이 예시된다.

사인파 신호의 레벨에 따라 제1 구간(P1)과 제2 구간(P2)이 검출될 수 있으며, 사인파 신호의 레벨이 점차 증가하여 제2 기준 레벨(Vl)과 제1 기준 레벨(Vh) 사이의 레벨을 갖는 구간이 제1 구간(P1)에 포함될 수 있고, 또한 사인파 신호의 레벨이 점차 감소하여 제1 기준 레벨(Vh)과 제2 기준 레벨(Vl) 사이의 레벨을 갖는 구간이 제1 구간(P1)에 포함될 수 있다. 또한, 클록 신호(CLK_R)의 어느 하나의 주기에서 제1 구간(P1)을 제외한 나머지 구간이 제2 구간(P2)에 해당할 수 있다. 저항 제어신호(Ctrl_R)는 제1 구간(P1) 동안 활성화되는 펄스를 포함할 수 있으나, 본 발명의 실시예는 이에 국한될 필요가 없이 저항 제어신호(Ctrl_R)는 제1 구간(P1)과 제2 구간(P2)을 구분할 수 있는 다양한 형태의 파형을 가져도 무방할 것이다.

예시적인 실시예에 따라, 크리스탈(XTAL)의 산포를 보상하기 위해 설정되는 부하 커패시터(C1, C2)의 커패시턴스 값이 변동될 수 있고, 커패시턴스 값에 의하여 사인파 신호의 레벨이 변동될 수 있다. 예컨대, 부하 커패시터(C1, C2)의 커패시턴스 값이 작게 설정됨에 따라 사인파 신호의 피크(peak) 레벨이 큰 경우에는, 사인파 신호의 레벨이 급격히 변동함에 따라 클록 신호(CLK_R)의 하나의 주기에서 제1 구간(P1)이 상대적으로 짧을 수 있다. 반면에, 부하 커패시터(C1, C2)의 커패시턴스 값이 크게 설정됨에 따라 사인파 신호의 피크 레벨이 작은 경우에는, 클록 신호(CLK_R)의 하나의 주기에서 제1 구간(P1)이 상대적으로 길 수 있다. 즉, 클록 신호(CLK_R)의 어느 하나의 주기에서 제1 구간(P1)과 제2 구간(P2)의 길이는 부하 커패시터(C1, C2)의 커패시턴스 값에 따라 변동될 수 있다.

한편, 전술한 실시예들에 따라 제1 구간(P1)과 제2 구간(P2)에서 피드백 저항 회로(R)의 저항 값이 다르게 설정될 수 있으며, 도 4a에서의 구현 예에 따른 피드백 저항 회로(R)가 적용됨에 따라 제2 구간(P2)에서 피드백 저항 회로(R)의 저항 값은 제1 저항(Rf)에 상응하는 반면에, 제1 구간(P1)에서 피드백 저항 회로(R)의 저항 값은 제2 저항(Rs)에 상응할 수 있다. 즉, 본 발명의 예시적인 실시예에 따르면, 클록 신호(CLK_R)의 어느 하나의 주기에서 피드백 저항 회로(R)의 저항 값이 가변적으로 조절될 수 있다.

한편, 본 발명의 예시적인 실시예에 따라, 제1 구간(P1)에서 피드백 저항 회로(R)의 저항 값이 감소되기 때문에, 클록 신호(CLK_R)의 어느 하나의 주기에서 피드백 저항 회로(R)의 평균 저항 값은 다음의 수학식 2로 산출될 수 있다.

즉, 제1 저항(Rf)이 고정되게 피드백 저항으로 이용되는 경우에 비하여, 본 발명의 예시적인 실시예에 따르면 어느 하나의 주기에서 피드백 저항 회로(R)의 평균 저항 값이 감소될 수 있고, 이를 통해 전체 위상 잡음 성능을 개선할 수 있다. 이 때, 상기한 수식에서 k 값은 클록 신호(CLK_R)의 하나의 주기 대비 제1 구간(P1)의 비율을 나타낼 수 있고, 사인파 신호의 피크 레벨이 작은 경우에는 제1 구간(P1)이 상대적으로 길기 때문에 상기 수식에서의 k 값 또한 상대적으로 클 수 있다. 즉, 본 발명의 예시적인 실시예에 따르면 위상 잡음 성능이 열악한 상황에서 피드백 저항 회로(R)의 평균 저항 값(R'f)을 감소시킴으로써 위상 잡음 성능에 적응적으로 대응할 수 있다.

도 5는 본 발명의 예시적인 실시예에 따른 크리스탈 발진기의 동작방법을 나타내는 플로우차트이다.

도 5를 참조하면, 본 발명의 예시적인 실시예에 따른 크리스탈 발진기는 반도체 칩으로 구현될 수 있고, 상기 반도체 칩 외부 또는 내부의 크리스탈의 고유 주파수에 대응되는 주파수를 갖는 발진 신호를 생성하는 발진 회로를 포함할 수 있으며, 크리스탈 발진을 통한 클록 신호를 생성할 수 있다(S11). 발진 회로 내에 구비되는 각종 회로들에 의한 설정을 통해 클록 신호의 주파수가 변동될 수 있고, 일 예로서 주파수 설정에 대응되게 발진 회로 내의 트랜스 컨덕턴스 회로에 제공되는 피드백 저항의 저항 값이 설정될 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 발진 회로는 상기한 피드백 저항을 제공하는 피드백 저항 회로를 포함하고, 상기 피드백 저항 회로에 대해 위상 잡음을 감소 또는 제거하기 위한 제어 동작이 수행될 수 있다.

상기와 같은 설정에 기초하여 클록 신호가 출력되고, 본 발명의 예시적인 실시예에 따라 클록 신호의 어느 하나의 주기 내에서 피드백 저항 회로의 저항 값이 변동될 수 있다. 일 예로서, 전술한 실시예들에 따라 클록 신호의 어느 하나의 주기 내에서 큰 값의 피드백 저항을 필요로 하지 않는 제1 구간에 해당하는 지 여부가 판단되고(S12), 제1 구간에 해당하지 않는 구간에서는 상기 설정된 저항 값을 갖는 피드백 저항이 트랜스 컨덕턴스 회로로 제공될 수 있다(S13).

반면에, 제1 구간에 해당하는 것으로 판단된 경우에는, 큰 값의 피드백 저항에 의해 야기될 수 있는 위상 잡음을 감소시키기 위해, 피드백 저항 회로의 저항 값이 감소되고, 감소된 피드백 저항이 트랜스 컨덕턴스 회로로 제공되도록 제어 동작이 수행될 수 있다(S14). 전술한 실시예들에 따라, 상기 설정된 피드백 저항을 제공하는 메인 저항과 함께, 이보다 작은 저항 값을 갖는 추가의 저항(예컨대, 보상 저항)이 피드백 저항 회로에 더 구비되고, 상기 보상 저항이 트랜스 컨덕턴스 회로에 선택적으로 연결됨으로써 저항 값이 감소될 수 있다.

도 6a,b는 커패시턴스 변화에 따른 저항 제어신호의 파형의 변화 예를 나타내는 도면이다. 도 6a에서는 크리스탈 발진기 내의 트랜스 컨덕턴스 회로에 연결된 부하 커패시터의 커패시턴스 값이 최소인 경우를 나타내고, 도 6b에서는 트랜스 컨덕턴스 회로에 연결된 부하 커패시터의 커패시턴스 값이 최대인 경우를 나타낼 수 있다.

도 6a를 참조하면, 부하 커패시터(CL)의 커패시턴스 값이 최소임에 따라 발진 회로에 의해 생성되는 사인파 신호의 진폭 크기(V1)가 상대적으로 클 수 있고, 사인파 신호의 레벨이 제1 기준 레벨(Vh)과 제2 기준 레벨(Vl) 사이의 값을 갖는 구간이 전술한 제1 구간으로 정의될 수 있다. 도 6a에 도시된 그래프에서 전압 Vcm은 공통 전압 레벨에 해당할 수 있다. 또한, 공통 전압 레벨(Vcm)로부터 임계 전압(Vth)만큼 큰 레벨이 상기한 제1 기준 레벨(Vh)에 상응할 수 있고, 공통 전압 레벨(Vcm)로부터 임계 전압(Vth)만큼 작은 레벨이 상기한 제2 기준 레벨(Vl)에 상응할 수 있다.

사인파 신호의 하나의 주기(Tx-o)에서 사인파 신호의 레벨이 급격히 변동하는 파형을 가짐에 따라 제1 구간의 시간이 상대적으로 짧을 수 있고, 이에 따라 주기(Tx-o) 대비 제1 구간의 비율을 나타내는 k1 값은 도 6b의 경우에 상대적으로 작을 수 있다. 또한, 피드백 저항 회로가 도 4a에 도시된 바와 같이 구현되는 경우를 가정하면, 피드백 저항 회로에 의해 사인파 신호의 하나의 주기(Tx-o)에서 제공되는 피드백 저항의 평균 저항 값(R'f)은 도 6a에 도시된 바와 같이 수식에 따른 값을 가질 수 있다.

한편, 도 6b의 경우에서 사인파 신호의 진폭 크기(V2)는 부하 커패시터가 증가함에 따라 도 6a의 경우에 비해 작아지게 되고, 사인파 신호의 레벨이 완만하게 변동하는 파형을 가짐에 따라 제1 구간의 시간이 상대적으로 길 수 있으며, 이에 따라 주기(Tx-o) 대비 제1 구간의 비율을 나타내는 k2 값은 도 6a의 경우에 비해 상대적으로 클 수 있다. 즉, 부하 커패시터(CL)의 커패시턴스 값의 증가함에 따라 사인파 신호의 진폭 크기가 작아지는 경우에는 주기(Tx-o) 대비 제1 구간의 비율을 나타내는 k2 값이 도 6a의 k1 값에 비해 클 수 있으며, 상대적으로 작은 피드백 저항을 가지는 구간이 길어짐에 따라 피드백 저항의 평균 저항 값(R'f)이 도 6a에서의 평균 저항 값(R'f)에 비해 작아질 수 있다.

상기와 같은 예시적인 실시예에 따라, 부하 커패시터(CL)가 큰 조건에서 피드백 저항의 잡음 영향에 더 취약하더라도, 피드백 저항을 감소시키기 위한 펄스의 폭을 가변적으로 조절하여 피드백 저항의 평균 크기를 감소시킬 수 있으므로, 위상 잡음 성능 저하를 최소화할 수 있다. 일 예로서, 부팅 초기에 부하 커패시터(CL)가 설정된 이후, 온도 변화에 따라 부하 커패시터(CL)가 지속적으로 조절됨으로써 온도 변화에 의해 발생되는 오차가 보상될 수 있으며, 상기와 같은 보상 과정에서 피드백 저항의 평균 크기를 조절함으로써 부하 커패시터(CL)의 변동에 따른 위상 잡음을 적응적으로 감소시킬 수 있다.

한편, 도 6a,b에 도시된 실시예에서, 제1 기준 레벨(Vh)과 제2 기준 레벨(Vl)은 다른 다양한 방식을 통해 설정될 수도 있을 것이다. 일 예로서, 사인파 신호의 레벨이 클수록 피드백 저항 회로의 양 단에 인가되는 전압 레벨 차이가 커지며, 이에 따라 피드백 저항을 통해 흐르는 전류 레벨이 증가될 수 있다. 상기한 피드백 저항을 통해 흐르는 전류 레벨을 고려하여 제1 구간이 설정될 수 있으며, 일 예로서 피드백 저항을 통해 흐르는 전류 레벨이 최대 전류에 비해 특정 비율 이내(예컨대, 5% 이내)에 해당하는 구간이 상기한 제1 구간으로 설정될 수도 있을 것이다.

도 7은 도 6a,b에 따른 크리스탈 발진기의 동작방법의 일 예를 나타내는 플로우차트이다.

도 7을 참조하면, 크리스탈 발진기는 전술한 실시예들에 따라 크리스탈 발진을 통한 클록 신호를 생성할 수 있으며(S21), 크리스탈 발진기에서 출력되는 클록 신호의 주파수 오차를 보상하기 위하여 주기적 또는 비주기적으로 크리스탈 발진기에 구비되는 부하 커패시터의 커패시턴스 값이 변동될 수 있다. 일 예로서, 부하 커패시터의 커패시턴스 값을 증가시킴으로써(S22), 클록 신호의 주파수가 감소될 수 있고, 커패시턴스 값의 증가에 따라 사인파 신호의 진폭 크기가 감소하고 피드백 저항에 의한 위상 잡음 성능이 저하될 수 있다. 본 발명의 예시적인 실시예에 따라, 커패시턴스 값의 증가에 대응하여 크리스탈 발진기는 하나의 클록 주기에서 피드백 저항 회로의 평균 저항 값이 감소되도록 저항 제어 동작을 수행할 수 있다(S23).

한편, 부하 커패시터의 커패시턴스 값을 감소시킴으로써 크리스탈 발진기에서 출력되는 클록 신호의 주파수가 증가될 수 있고(S24), 커패시턴스 값이 큰 경우에 비하여 상대적으로 사인파 신호의 진폭 크기가 증가할 수 있다. 이 경우, 커패시턴스 값이 큰 경우에 비하여 위상 잡음 성능의 저하 정도가 작을 수 있으며, 크리스탈 발진기는 하나의 클록 주기에서 피드백 저항 회로의 평균 저항 값이 증가되도록 저항 제어 동작을 수행할 수 있다(S25).

도 8은 본 발명의 다른 예시적인 실시예에 따른 크리스탈 발진기의 동작방법을 나타내는 플로우차트이다.

전술한 실시예들에 따라, 주파수 오차를 보상하기 위한 부하 커패시터의 커패시턴스 값을 조절함에 따라 크리스탈 발진기의 위상 잡음 성능이 달라질 수 있으며, 부하 커패시터의 커패시턴스 값이 큼에 따라 사인파 신호의 진폭 크기가 감소하는 경우 큰 피드백 저항에 의한 위상 잡음 성능의 저하가 크게 발생될 수 있다. 예컨대, 부하 커패시터의 커패시턴스 값이 일정 수준 이하로 작게 유지되는 경우에는 위상 잡음 성능이 크리스탈 발진기에서 요구로 되는 수준을 만족할 수 있으며, 본 발명의 실시예들에 따른 피드백 저항 회로의 적응적인 조절 동작은 선택적으로 수행될 수 있을 것이다.

도 8을 참조하면, 크리스탈 발진기는 전술한 실시예들에 따라 크리스탈 발진을 통한 클록 신호를 생성할 수 있으며(S31), 클록 신호는 부하 커패시터의 커패시턴스 값에 따른 주파수 특성을 가질 수 있다. 또한, 크리스탈 회로의 발진에 의해 생성되는 사인파 신호의 진폭 크기가 부하 커패시터의 커패시턴스 값에 의해 변동될 수 있으며, 사인파 신호의 진폭 크기가 감소되는 경우 큰 피드백 저항에 기인하는 위상 잡음 성능이 저하 정도가 증가할 수 있다.

본 발명의 예시적인 실시예에 따라, 사인파 신호의 진폭 크기가 일정 수준 이상 낮아지는 경우에 선택적으로 피드백 저항 회로의 적응적인 조절을 수행할 수 있다. 일 예로서 사인파 신호의 진폭 크기가 소정의 설정되는 임계값 이상인지가 판단될 수 있다(S32). 판단 결과, 사인파 신호의 진폭 크기가 임계값 이상인 경우에는 전술한 실시예들에 따른 구간 검출 동작이 디스에이블될 수 있으며(S33), 이에 따라 피드백 저항 회로의 적응적인 조절이 수행되지 않고 클록 신호의 하나의 주기 동안 피드백 저항 값이 일정하게 설정될 수 있다(S34).

반면에, 사인파 신호의 진폭 크기가 임계값 미만인 경우에는 전술한 실시예들에 따른 구간 검출 동작이 인에이블될 수 있으며(S35), 피드백 저항 회로의 적응적인 조절이 수행됨에 따라 클록 신호의 하나의 주기 동안 피드백 저항 값이 구간에 따라 다르게 설정될 수 있다(S36). 일 예로서 큰 피드백 저항을 필요로 하지 않는 구간(예컨대, 제1 구간)에서는 피드백 저항 값이 상대적으로 작게 설정되는 반면에, 그 이외의 구간(예컨대, 제2 구간)에서는 피드백 저항 값이 상대적으로 크게 설정될 수 있다.

도 9는 본 발명의 예시적인 실시예에 따른 크리스탈 발진기의 구체적인 구현 예를 나타내는 블록도이다. 도 9에서는 크리스탈 발진기(200)가 AC 버퍼(210)와 가변 저항 제어기(220)를 포함하는 예가 도시되며, 설명의 편의 상 다른 구성 요소들에 대해서는 구체적인 도시가 생략된다. 또한, 도 9에서는 크리스탈 발진기(200)에 구비되는 하나 이상의 버퍼, 인버터 들의 회로들이 도시되며, 이와 같은 일반적인 회로에 대해서는 구체적인 동작 설명이 생략된다. 또한, 도 9에서는 각종 신호의 전달에 있어서 인버터 또는 버퍼를 통한 전달이 예시되나, 본 발명의 실시예는 도 9에 도시된 회로 구성에 국한될 필요가 없이 인버터와 버퍼의 배치는 다른 다양한 방식으로 구현되어도 무방할 것이다.

AC 버퍼(210)는 전술한 발진 회로(미도시)로부터 사인파 신호를 구형파 신호로 변환할 수 있고, 하나 이상의 전압 생성기들(211, 212) 및 인버터들(213, 214)를 포함할 수 있다. 사인파 신호는 인버터들(213, 214)을 통해 구형파 신호(CKout)로 변환되어 출력될 수 있다. 일 예로서, PMOS 트랜지스터(P1)의 게이트와 NMOS 트랜지스터(N1)의 게이트에 연결되는 하나 이상의 AC 커플링 커패시터들(C11, C12)과 DC 바이어스 저항들(R11, R12)에 의해 Vp 및 Vn의 DC 전압들을 갖는 사인파 신호가 생성되어 인버터(213)로 제공될 수 있고, 인버터들(213, 214)을 통해 구형파 신호(CKout)로 변환될 수 있다.

또한, 전압 생성기들(211, 212) 각각은 저항 기반의 DAC(Digital-Analog converter)를 포함할 수 있고, 각각의 DAC는 디지털 신호에 대응하여 소정의 레벨을 갖는 전압을 출력할 수 있다. 일 예로서, 도 9에 도시된 예에서는 전압 생성기(211)가 Vp 레벨을 갖는 DC 전압을 생성하고 전압 생성기(212)가 Vn 레벨을 갖는 DC 전압을 생성하는 예가 도시되며, 사인파 신호의 반주기(일 예로, 0 ~ 180의 위상)에서는 Vp 레벨을 공통 전압 레벨로서 포함하는 사인파 신호를 이용하여 레벨을 검출하고, 다른 반주기(일 예로, 180 ~ 360의 위상)에서는 Vn 레벨을 공통 전압 레벨로서 포함하는 사인파 신호를 이용하여 레벨을 검출하는 예가 도시된다. 그러나, 본 발명의 실시예는 이에 국한될 필요가 없으며, 서로 동일한 레벨을 공통 전압 레벨로서 포함하는 사인파 신호가 이용될 수도 있을 것이다.

한편, 가변 저항 제어기(220)는 사인파 신호의 레벨을 검출하고 저항 제어신호(Ctrl_R)를 생성하기 위한 다양한 회로들을 포함할 수 있다. 일 구현 예로서, 가변 저항 제어기(220)는 사인파 신호의 레벨을 제1 기준 전압(Vp+Vth)과 비교하는 제1 비교 회로(221)와 사인파 신호의 레벨을 제2 기준 전압(Vn-Vth)과 비교하는 제2 비교 회로(222)를 포함할 수 있고, 제1 및 제2 비교 회로들(221, 222) 각각은 비교기와 함께 샘플/홀드 회로를 포함할 수 있으며, 또한 더미 샘플/홀드(Dummy SH) 회로를 더 포함할 수도 있다. 이와 함께, 가변 저항 제어기(220)는 인버터(213) 및 지연 회로(Td)를 통해 수신된 신호를 지연하는 제1 디지털 제어 지연 라인(231)을 포함할 수 있고, 제1 디지털 제어 지연 라인(231)을 제어하는 제어 코드(8b)를 생성하는 제1 적분기(241)를 더 포함할 수 있다. 제1 비교 회로(221)는 제1 디지털 제어 지연 라인(231)의 출력에 응답하여 샘플/홀드 동작을 수행함으로써 비교 동작을 수행할 수 있다.

또한, 가변 저항 제어기(220)는 제1 디지털 제어 지연 라인(231)으로부터의 출력을 지연하는 제2 디지털 제어 지연 라인(232)을 포함할 수 있고, 제2 디지털 제어 지연 라인(232)을 제어하는 제어 코드(8b)를 생성하는 제2 적분기(242)를 더 포함할 수 있다. 제2 비교 회로(222)는 제2 디지털 제어 지연 라인(232)의 출력에 응답하여 샘플/홀드 동작을 수행함으로써 비교 동작을 수행할 수 있다. 이와 함께, 가변 저항 제어기(220)는 제1 디지털 제어 지연 라인(231)과 제2 디지털 제어 지연 라인(232)의 출력을 연산하여 저항 제어신호(Ctrl_R)를 출력하는 연산기(250)를 더 포함할 수 있으며, 예시적인 실시예에 따라 연산기(250)는 XOR 연산기를 포함할 수 있다.

도 9에 도시된 크리스탈 발진기(200)의 일 동작 예를 설명하면 다음과 같다.

제1 비교 회로(221)는 PMOS 트랜지스터(P1)의 게이트를 통해 사인파 신호를 샘플링하고 이를 제1 기준 전압(Vp+Vth)과 비교한 결과를 출력할 수 있다. 제1 적분기(241)는 비교 결과에 기반하여 제1 디지털 제어 지연 라인(231)의 지연 량을 조절하는 제어 코드(8b)를 출력할 수 있고, 제1 디지털 제어 지연 라인(231)은 인버터(213)로부터의 출력을 지연하여 출력할 수 있다. 또한, 상기한 비교 동작 및 지연 동작은 샘플링된 사인파 신호의 레벨이 상기한 제1 기준 전압(Vp+Vth)에 도달할 때까지 진행될 수 있다.

샘플링된 사인파 신호의 레벨이 상기한 제1 기준 전압(Vp+Vth)에 도달함에 따라 비교 결과가 변경되고, 비교 결과가 변경되는 타이밍에 제1 디지털 제어 지연 라인(231)의 지연 동작이 락킹(locking)될 수 있다. 락킹 상태에서의 제1 디지털 제어 지연 라인(231)의 출력은 제2 디지털 제어 지연 라인(232)으로 제공될 수 있고, 제2 디지털 제어 지연 라인(232)은 제2 적분기(242)로부터의 제어 코드(8b)에 응답하여 그 지연 량이 조절될 수 있다. 제2 비교 회로(222)는 NMOS 트랜지스터(N1)의 게이트를 통해 사인파 신호를 샘플링하고 이를 제2 기준 전압(Vn-Vth)과 비교한 결과를 출력할 수 있다. 전술한 동작에서와 유사하게, 제2 기준 전압(Vn-Vth)을 이용한 비교 동작 및 지연 동작은 샘플링된 사인파 신호의 레벨이 상기한 제2 기준 전압(Vn-Vth)에 도달할 때까지 진행될 수 있다. 또한, 제2 비교 회로(222)로부터의 비교 결과가 변경되는 타이밍에 제2 디지털 제어 지연 라인(232)의 지연 동작이 락킹(locking)될 수 있다.

상기와 같은 동작에 기반하여, 사인파 신호의 레벨이 제1 기준 전압(Vp+Vth)과 제2 기준 전압(Vn-Vth)에 해당하는 타이밍이 검출될 수 있고, 연산기(250)는 제1 디지털 제어 지연 라인(231)의 출력과 제2 디지털 제어 지연 라인(232)의 출력을 연산하여 저항 제어신호(Ctrl_R)를 출력할 수 있다.

한편, 도 9에 도시된 실시예에서, 더미 샘플/홀드 회로는 제1 비교 회로(221)에 인가되는 로딩과 제2 비교 회로(222)에 인가되는 로딩이 동일하도록 하기 위해 배치되는 구성으로서, 샘플/홀드 회로와 더미 샘플/홀드 회로는 선택적으로 동작할 수 있다. 또한, 도 9에 도시된 실시예에서 제1 디지털 제어 지연 라인(231)과 제2 디지털 제어 지연 라인(232)이 각각 8 비트 디지털 신호에 의해 제어되는 것으로 예시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없이 다양한 형태로 구현이 가능할 것이다.

도 10은 도 9의 크리스탈 발진기의 일 동작 예를 나타내는 파형도이다.

도 10에서는 도 9에 도시된 제1 디지털 제어 지연 라인(DCDL1, 231)의 출력과 제2 디지털 제어 지연 라인(DCDL2, 232)의 락킹 시점이 예시되며, 제1 디지털 제어 지연 라인(DCDL1, 231)에 의해 사인파 신호의 레벨이 전압(Vp) 보다 임계 전압(Vth) 만큼 큰 타이밍이 검출될 수 있고, 또한 제2 디지털 제어 지연 라인(DCDL2, 232)에 의해 사인파 신호의 레벨이 전압(Vn) 보다 임계 전압(Vth) 만큼 작은 타이밍이 검출될 수 있으며, 제1 및 제2 디지털 제어 지연 라인들(231, 232)로부터의 신호를 통해 저항 제어신호(Ctrl_R)가 생성될 수 있다.

상기와 같은 예시적인 실시예에 따르면, 크리스탈 발진기(200)의 한 주기 내에서 구형 파의 상승 에지와 하강 에지를 모두 사용하여 두 번의 펄스를 생성함으로써 저항 제어신호(Ctrl_R)가 생성되므로, 상기한 디지털 제어 지연 라인들(231, 232)이 이용하는 구형파 신호의 듀티 사이클이 50%에 가까울수록 오차가 작을 수 있다. 본 발명의 실시예에 따르면, 바이어스 전압들에 해당하는 전압들(Vp, Vn)의 레벨을 전압 생성기들(211, 212)을 이용하여 조절할 수 있으므로 상기 듀티 사이클 특성을 향상할 수 있고, 이를 통해 저항 제어신호(Ctrl_R)의 펄스 특성을 향상할 수 있다. 또한, 바이어스 전압들에 해당하는 전압들(Vp, Vn)의 레벨이 변경되더라도 상기한 제1 및 제2 기준 전압들(Vp+Vth, Vn-Vth)의 레벨 또한 함께 변경될 수 있으므로, 저항 제어신호(Ctrl_R)의 펄스 폭이 동일하게 유지될 수 있고, 이에 따라 저항 제어신호(Ctrl_R)의 펄스 특성이 저하되지 않는다.

도 11은 본 발명의 예시적인 실시예에서의 크리스탈 발진기의 특성 예를 나타내는 파형도이다. 도 11에서는 사인파 신호의 진폭 크기가 상대적으로 작은 경우(일 예로, 0.6V의 사인파 신호)의 위상 잡음 특성을 나타낸다.

도 11에 도시된 바와 같이, 본 발명의 실시예들이 적용된 경우 전체 주파수 범위에서 위상 잡음 특성이 향상될 수 있다. 일 예로서, 도 11에 도시된 그래프에서 가로 축은 주파수 오프셋을 나타내고, 세로 축은 헤르츠(Hz) 당 위상 잡음을 나타내며, 전체 주파수 대역에 걸쳐 위상 잡음의 크기가 감소됨이 확인될 수 있다. 일 예로서 10kHz와 100kHz의 주파수 오프셋에서 최대 부하 조건에서의 위상 잡음 성능이 -7.7dBc/Hz와 -3.8dBc/Hz 이상 개선될 수 있다.

도 12는 본 발명의 다른 예시적인 실시예에 따른 크리스탈 발진기를 제어하는 일 예를 나타내는 블록도이다. 도 12에서는 크리스탈 발진기(310)에 구비되는 피드백 저항 회로에 대한 다양한 제어 예가 도시된다.

도 12를 참조하면, 크리스탈 발진기(310)를 포함하는 시스템(300)은 크리스탈 발진기(310)를 제어하는 하나 이상의 장치들을 포함할 수 있고, 도 12에서는 상기 장치로서 어플리케이션 프로세서(Application Processor(AP), 301)가 예시된다. 전술한 실시예들에 따라, 크리스탈 발진기(310)는 발진 회로(311), AC 버퍼(312), 클록 구동기(313) 및 가변 저항 제어기(314)를 포함할 수 있으며, 발진 회로(311)는 트랜스 컨덕턴스 회로를 포함하는 Gm 셀을 포함할 수 있다. 또한, 도 12에는 도시되지 않았으나 부하 커패시터 및 피드백 저항 회로가 발진 회로(311)에 더 포함될 수 있다.

어플리케이션 프로세서(301)는 발진 회로(311) 내에 구비되는 부하 커패시터의 커패시턴스 값을 조절하는 커패시터 제어 신호(Ctrl_C)를 크리스탈 발진기(310)로 제공할 수 있다. 일 예로서, 어플리케이션 프로세서(301)는 클록 신호(CLK_R)를 수신할 수 있고, 주파수 오차를 보상하기 위해 커패시터 제어 신호(Ctrl_C)를 제공할 수 있다. 예시적인 실시예에 따라, 어플리케이션 프로세서(301)는 주기적 또는 비주기적으로 클록 신호(CLK_R)의 주파수 오차를 검출하고 이에 대응하는 커패시터 제어 신호(Ctrl_C)를 제공할 수 있다. 일 예로서, 전술한 실시예들에 따라, 시스템(300)은 크리스탈(XTAL)의 온도를 검출하는 온도 검출 회로(미도시)를 포함하고, 어플리케이션 프로세서(301)는 온도 검출 결과를 수신하고 이를 이용하여 기지국과의 주파수 오차를 계산하여 커패시터 제어 신호(Ctrl_C)를 생성할 수 있다.

전술한 실시예에 따라, 발진 회로(311) 내에 구비되는 부하 커패시터의 커패시턴스 값이 증가함에 따라 사인파 신호의 진폭 크기가 감소될 수 있고, 사인파 신호의 진폭 크기가 특정 레벨보다 작아지는 경우에 크리스탈 발진기(310)의 위상 오차가 허용할 수 있는 범위를 벗어날 수 있다. 어플리케이션 프로세서(301)는 커패시터 제어 신호(Ctrl_C)를 생성 및 제공함으로써 크리스탈 발진기(310) 내에서의 사인파 신호의 진폭 크기의 감소 및 증가를 판단할 수 있으며, 부하 커패시터의 커패시턴스 값이 소정 값 이상으로 커지는 경우에 크리스탈 발진기(310)가 전술한 실시예들에 따른 사인파 신호의 레벨 검출 및 가변 저항 조절 동작이 선택적으로 수행되도록 제어할 수 있다.

예시적인 실시예에 따라, 어플리케이션 프로세서(301)는 가변 저항 모드 설정기(301_1)를 포함할 수 있고, 크리스탈 발진기(310)로 제공되는 커패시터 제어 신호(Ctrl_C)에 따라 가변 저항 모드를 설정하기 위한 정보(Info_R)를 제공할 수 있다. 상기 정보(Info_R)에 따라 가변 저항 제어기(314) 내에 가변 저항 모드를 나타내는 설정 정보(Set)가 제공될 수 있고, 가변 저항 제어기(314)는 설정 정보(Set)에 기반하여 피드백 저항을 변동하는 동작을 선택적으로 수행할 수 있을 것이다. 즉, 본 발명의 예시적인 실시예에 따라, 크리스탈 발진기(310) 내에서 클록 신호(CLK_R)의 제1 구간 및 제2 구간을 검출하고, 이에 기반하여 가변 저항을 조절하는 동작은 어플리케이션 프로세서(301)에 의해 제어될 수 있을 것이다.

도 13a,b는 본 발명의 또 다른 예시적인 실시예에 따른 크리스탈 발진기의 구현 예를 나타내는 회로도이다. 도 13a,b에서는 피드백 저항 회로의 저항 값이 다수의 단계들로 조절되는 예가 도시된다. 도 13a,b에는 설명의 편의상 피드백 저항 회로가 도시되며, 크리스탈 발진기에 구비되는 다른 구성 요소들에 대한 자세한 도시는 생략된다.

도 13a를 참조하면, 크리스탈 발진기(400A)는 가변 저항 제어기(410)와 피드백 저항 회로(420A)를 포함할 수 있고, 이와 함께 피드백 저항 회로(420A)는 상대적으로 큰 저항 값을 갖는 메인 저항(또는, 메인 피드백 저항(Rf))과, 상기 메인 피드백 저항(Rf)에 병렬하게 연결되는 다수 개의 보상 저항들(Rs 1 ~ Rs A)을 포함할 수 있다. 또한, 다수 개의 보상 저항들(Rs 1 ~ Rs A)에 대응하여 스위치들이 배치되고, 상기 스위치들은 가변 저항 제어기(410)로부터의 저항 제어신호(Ctrl_R[1:A])에 응답하여 스위칭될 수 있다.

가변 저항 제어기(410)는 각종 정보 및/또는 검출 동작에 기반하여 저항 제어신호(Ctrl_R[1:A])를 생성할 수 있다. 예시적인 실시예에 따라, 가변 저항 제어기(410)는 적어도 하나의 클록 정보(Info_C)를 더 이용하여 저항 제어신호(Ctrl_R[1:A])를 생성할 수도 있으며, 상기한 각종 정보 및/또는 검출 동작에 기반하여 피드백 저항 회로(420A)의 저항 값을 다수 단계로 조절할 수 있다. 예컨대, 저항 제어신호(Ctrl_R[1:A])에 응답하여 다수 개의 보상 저항들(Rs 1 ~ Rs A) 중 적어도 하나가 메인 피드백 저항(Rf)에 병렬하게 연결됨으로써 저항 값이 조절될 수 있을 것이다.

전술한 실시예들에 따라, 가변 저항 제어기(410)는 사인파 신호의 레벨을 감지한 결과를 기초로 제1 구간과 제2 구간을 판단하고, 제1 구간에서 다수 개의 보상 저항들(Rs 1 ~ Rs A) 중 적어도 하나가 상기 메인 피드백 저항(Rf)에 병렬하게 연결될 수 있을 것이다. 한편, 적어도 하나의 클록 정보(Info_C)는 크리스탈 발진기(400A)의 클록 생성과 관련된 다양한 정보들을 포함할 수 있고, 이를 기초로 다수 개의 보상 저항들(Rs 1 ~ Rs A) 중 메인 피드백 저항(Rf)에 병렬하게 연결될 하나 이상의 보상 저항이 선택될 수 있을 것이다. 예컨대, 클록 신호의 주파수에 따라 메인 피드백 저항(Rf)의 저항 값이 다르게 설정될 수 있고, 메인 피드백 저항(Rf)의 설정된 저항 값을 기초로 저항 제어신호(Ctrl_R[1:A])가 생성될 수 있을 것이다. 또는, 부하 커패시터의 커패시턴스 값이나 사인파 신호의 진폭 크기를 기초로 피드백 저항의 저항 값이 다수 단계로 다양하게 조절될 수 있고, 또는 크리스탈 발진기(400A)에서 허용 가능한 위상 잡음의 범위에 따라 피드백 저항의 저항 값이 다수 단계로 다양하게 조절될 수 있을 것이다.

도 13b는 피드백 저항 회로(420B)의 구현을 변형한 예를 나타내며, 일 예로서 도 13b에 도시된 바와 같이 피드백 저항 회로(420B)는 메인 피드백 저항(Rf)과 함께, 다수 개의 직렬 연결된 보상 저항들(Rs 1 ~ Rs A)을 더 포함할 수 있다. 또한, 다수 개의 직렬 연결된 보상 저항들(Rs 1 ~ Rs A)은 메인 피드백 저항(Rf)에 병렬하게 연결될 수 있고, 보상 저항들(Rs 1 ~ Rs A)은 저항 제어신호(Ctrl_R[1:A])에 응답하여 스위칭될 수 있다.

전술한 실시예들에 따라 제1 구간에서 상대적으로 작은 저항 값을 갖는 저항이 메인 피드백 저항(Rf)에 병렬하게 연결될 수 있고, 저항 제어신호(Ctrl_R[1:A])에 의해 보상 저항들(Rs 1 ~ Rs A) 중 메인 피드백 저항(Rf)에 병렬하게 연결될 적어도 하나의 보상 저항이 선택될 수 있다. 보상 저항들(Rs 1 ~ Rs A)은 서로 다른 저항 값을 가질 수 있고, 저항 제어신호(Ctrl_R[1:A])에 의해 서로 다른 개수의 보상 저항들이 선택될 수 있으므로, 피드백 저항 회로(420B)의 피드백 저항은 다수의 단계들로 조절될 수 있을 것이다.

도 14는 본 발명의 실시예들에 따른 발진기를 포함하는 전자 시스템을 나타내는 블록도이다.

도 14를 참조하면, 전자 시스템(500)은 도 1 내지 도 13의 실시예들에 따른 발진기(또는, 크리스탈 발진기(510))를 포함할 수 있고, 크리스탈 발진기(510)는 발진 회로를 포함할 수 있으며, 발진 회로 내에 구비되는 피드백 저항 회로에는 전술한 실시예들에 따른 피드백 저항 조절이 적용될 수 있다. 크리스탈 발진기(510)는 하나 이상의 전원들을 수신하고, 일 예로서 마스터 PMIC(Power Management IC, 521)와 슬레이브 PMIC(522)에 연결될 수 있다.

한편, 전자 시스템(500)은 다수의 외부 장치들(또는, 외부의 칩들)에 클록 신호들(CLK_R1 ~ CLK_R5)을 제공할 수 있다. 전술한 실시예들에 따라 크리스탈 발진기(510)는 다수의 클록 구동기들(미도시)을 포함할 수 있고, 각각의 클록 구동기는 대응하는 외부의 장치로 클록 신호를 제공할 수 있다.

전자 시스템(500)는 다양한 종류들의 장치들을 포함할 수 있고, 일 예로서 어플리케이션 프로세서(또는 시스템 온 칩(SOC), 531)를 포함할 수 있다. 어플리케이션 프로세서(531)는 전술한 실시예들에 따라 크리스탈 발진기(510)로부터 클록 신호(CLK_R1)를 수신하고, 이를 기초로 크리스탈 발진기(510)의 부하 커패시터를 조절하기 위한 제어 신호(미도시)를 출력할 수 있다.

한편, 전자 시스템(500)는 다른 다양한 장치들을 포함할 수 있고, 본 발명의 실시예들은 특정한 장치들에 한정될 필요가 없다. 도 14에서는 상기 다양한 장치들의 예로서, RFIC(Radio Frequency IC, 532), 5G 통신 용 밀리미터파(mmwave) 칩(533), GNSS/Wifi 칩(534), NFC(Near Field Communication) 제어 칩(535) 등이 예시된다. 크리스탈 발진기(510)는 다양한 주파수들을 갖는 클록 신호를 출력할 수 있고, 일 예로서 클록 신호들(CLK_R1 ~ CLK_R5) 중 적어도 일부는 그 주파수가 서로 상이할 수 있을 것이다.

한편, 일 구현 예에 따라 도 14에 도시된 전자 시스템(500)의 구성 요소들은 동일한 보드에 장착될 수 있고, 일 예로서 크리스탈 발진기(510)와 크리스탈(XTAL)은 보드에 별개로 장착되고, 크리스탈 발진기(510)는 하나 이상의 패드와 보드 상의 배선을 통해 크리스탈(XTAL)에 연결될 수 있을 것이다.

도 15는 본 개시의 예시적 실시예에 따른 크리스탈 발진기가 채용되는 무선 통신 장치를 나타내는 블록도이다.

무선 통신 장치(600)는 디지털 신호 프로세서(610), DAC(Digital to Analog Converter, 620), ADC(Analog to Digital Converter, 630), RFIC(Radio Frequency Integrated Circuit, 640) 및 프론트 엔드 모듈(Front End Module, 650) 및 안테나(660)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따른 크리스탈 발진기(670)가 더 채용될 수 있으며, 크리스탈 발진기(670)가 디지털 제어 크리스탈 발진기(DCXO)인 경우 크리스탈 발진기(670) 내에는 디지털 적으로 제어되는 부하 커패시터가 포함될 수 있다. 또한, 전술한 실시예들에 따라 크리스탈 발진기(670)는 피드백 저항 조절에 기반하여 위상 잡음을 감소시킨 클록 신호(CLK_R)를 생성할 수 있다.

디지털 신호 프로세서(610)는 송신하고자 하는 정보 또는 수신 정보를 포함하는 신호를 설정된 통신 방식에 따라 처리할 수 있다. 일 예로, 디지털 신호 프로세서(610)는 OFDM(Orthogonal Frequency Division Multiplexing), OFDMA(Orthogonal Frequency Division Multiple access), WCDMA(Wideband Code Multiple Access), HSPA+(High Speed Packet Access+) 등의 통신 방식에 따라 신호를 처리할 수 있다.

DAC(620)는 송신하고자 하는 정보를 포함하는 디지털 신호를 아날로그 신호로 변환할 수 있으며, 변환된 송신 신호를 RFIC(640)에 제공할 수 있다. ADC(630)는 RFIC(640)로부터 수신되는 아날로그 신호를 디지털 신호로 변환하고, 변환된 디지털 신호를 디지털 신호 프로세서(610)에 제공할 수 있다.

RFIC(640)는 제1 믹서(mixer, 641), 제2 믹서(642) 및 PLL 회로(643)를 포함할 수 있다. RFIC(640)는 제1 믹서(641) 및 PLL 회로(643)를 이용하여 DAC(620)로부터 수신된 기저대역의 송신 신호의 주파수를 상향 변환하여 RF(Radio Frequency) 신호를 생성할 수 있다. RFIC(640)는 제2 믹서(642) 및 PLL 회로(643)를 이용하여 프론트 엔드 모듈(650)로부터 수신된 RF 대역의 수신 신호의 주파수를 하향 변환하여 기저대역 신호를 생성할 수 있다. 한편, PLL 회로(643)는 도 1 내지 도 14에서 설명된 실시예들에 따른 크리스탈 발진기(670)로부터 위상 잡음이 개선된 클록 신호(CLK_R)를 수신하며, 이에 따라 RFIC(640)로부터 생성되는 RF 신호 및 기저대역 신호의 품질이 향상될 수 있다.

한편, 프런트 엔드 모듈(650)은 증폭기, 듀플렉서 등을 포함할 수 있다. 프런트 엔드 모듈(650)은 RFIC(640)로부터 제공되는 RF 송신 신호를 증폭하고, 증폭된 신호를 안테나(660)를 통해 송신할 수 있다. 일부 실시 예들에 있어서, 무선 통신 장치(600)는 복수의 안테나(660)를 포함할 수 있으며, 프런트 엔드 모듈(650)은 RF 송신 신호를 주파수 대역별로 분리하여 대응하는 안테나(660)로 제공할 수 있다.

도 16은 본 개시의 일 실시 예에 따른 크리스탈 발진기가 적용되는 통신 기기들을 나타내는 도면이다.

도 16을 참조하면, 가정용 기기(710), 가전(730), 엔터테인먼트 기기(740) 및 AP(Access Point, 710)는 클록의 위상 고정 동작을 수행하는 클록 발생 장치를 각각 포함할 수 있으며, 상기한 클록 발생 장치는 전술한 본 발명의 실시예들에 따른 크리스탈 발진기로부터 레퍼런스 클록을 수신하고 이를 이용한 위상 고정 동작을 수행할 수 있다. 일부 실시예들에서, 가정용 기기(710), 가전(720), 엔터테인먼트 기기(740) 및 AP(720)는 IoT(Internet of Things) 네트워크 시스템을 구성할 수 있다. 도 16에 도시된 통신 기기들은 예시일 뿐이며, 도 16에 도시되지 아니한 다른 통신 기기들에도 본 개시의 예시적 실시예에 따른 발진기가 포함될 수 있는 점은 이해될 것이다.

한편, 전술한 실시예들에서는 본 발명의 실시예들에 따른 저항 조절 동작이 크리스탈 발진기에 적용되는 것으로 설명되었으나, 전술한 실시예들은 다른 다양한 장치들에 적용이 가능할 것이다. 일 예로서, 피드백 저항을 포함하는 Gm 셀을 구비하고 Gm 셀로부터 생성되는 신호를 이용하는 다양한 종류의 장치들에 본 발명의 실시예들이 적용될 수도 있을 것이다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

1. 클록 신호를 출력하는 크리스탈 발진기에 있어서,
   크리스탈에 전기적으로 연결되는 트랜스 컨덕턴스 회로;
   상기 트랜스 컨덕턴스 회로에 연결되고 하나 이상의 커패시터들을 포함하는 부하 커패시터;
   상기 트랜스 컨덕턴스 회로의 입력단 및 출력단 사이에 연결되어 피드백 저항을 제공하는 피드백 저항 회로; 및
   상기 피드백 저항의 저항 값을 조절하는 저항 제어신호를 생성하는 가변 저항 제어기를 구비하고,
   상기 클록 신호의 하나의 주기 중 일부에 해당하는 제1 구간에서의 상기 피드백 저항의 저항 값은, 상기 하나의 주기 중 다른 일부에 해당하는 제2 구간에서의 상기 피드백 저항의 저항 값보다 작은 것을 특징으로 하는 크리스탈 발진기.
2. 제1항에 있어서,
   상기 피드백 저항 회로는, 서로 병렬하게 연결되고 상대적으로 큰 제1 저항 값을 갖는 제1 저항과 상기 제1 저항 값보다 작은 제2 저항 값을 갖는 제2 저항을 포함하고,
   상기 제1 구간에서 상기 제2 저항이 상기 트랜스 컨덕턴스 회로에 선택적으로 연결되는 것을 특징으로 하는 크리스탈 발진기.
3. 제2항에 있어서,
   상기 제2 구간에서 상기 제2 저항이 상기 트랜스 컨덕턴스 회로에 연결되는 것이 차단됨에 따라, 상기 제2 구간에서 상대적으로 큰 피드백 저항이 상기 트랜스 컨덕턴스 회로로 제공되는 것을 특징으로 하는 크리스탈 발진기.
4. 제1항에 있어서,
   상기 트랜스 컨덕턴스 회로는 상기 크리스탈의 발진에 따른 사인(sine)파 신호를 생성하고,
   상기 제1 구간은, 상기 사인파 신호의 레벨이 제1 기준 레벨과 제2 기준 레벨 사이의 값을 갖는 구간에 해당하는 것을 특징으로 하는 크리스탈 발진기.
5. 제4항에 있어서,
   상기 가변 저항 제어기는, 상기 사인파 신호의 레벨을 검출하여 상기 제1 구간 동안 활성화되는 제어 펄스를 상기 저항 제어신호로서 생성하는 것을 특징으로 하는 크리스탈 발진기.
6. 제1항에 있어서,
   상기 크리스탈의 발진에 따른 사인파 신호를 구형파 신호로 변환하는 버퍼를 더 구비하고,
   상기 가변 저항 제어기는, 상기 버퍼 내의 적어도 일 노드에 인가되는 신호를 기초로 상기 제1 구간을 검출함으로써 상기 저항 제어신호를 생성하는 것을 특징으로 하는 크리스탈 발진기.
7. 제6항에 있어서, 상기 가변 저항 제어기는,
   상기 크리스탈의 발진에 따른 사인파 신호로부터 변환된 구형파 신호를 지연하여 출력하는 제1 디지털 제어 지연 라인;
   상기 사인파 신호를 상기 제1 디지털 제어 지연 라인으로부터의 출력에 응답하여 제1 샘플링하고, 제1 샘플링된 사인파 신호를 제1 기준 전압과 비교한 결과를 출력하는 제1 비교 회로; 및
   상기 제1 비교 회로로부터의 출력에 응답하여 상기 제1 디지털 제어 지연 라인의 지연 동작을 제어하는 제1 적분기를 포함하고,
   상기 제1 샘플링된 사인파 신호의 레벨이 상기 제1 기준 전압과 동일한 타이밍에서 상기 제1 디지털 제어 지연 라인이 락킹됨에 따라, 상기 사인파 신호의 레벨이 상기 제1 기준 전압에 상응하는 타이밍이 검출되는 것을 특징으로 하는 크리스탈 발진기.
8. 제7항에 있어서, 상기 가변 저항 제어기는,
   상기 제1 디지털 제어 지연 라인으로부터의 출력을 수신하고 이를 지연하여 출력하는 제2 디지털 제어 지연 라인;
   상기 사인파 신호를 상기 제2 디지털 제어 지연 라인으로부터의 출력에 응답하여 제2 샘플링하고, 제2 샘플링된 사인파 신호를 제2 기준 전압과 비교한 결과를 출력하는 제2 비교 회로; 및
   상기 제2 비교 회로로부터의 출력에 응답하여 상기 제2 디지털 제어 지연 라인의 지연 동작을 제어하는 제2 적분기를 더 포함하고,
   상기 제2 샘플링된 사인파 신호의 레벨이 상기 제2 기준 전압과 동일한 타이밍에서 상기 제2 디지털 제어 지연 라인이 락킹됨에 따라, 상기 사인파 신호의 레벨이 상기 제2 기준 전압에 상응하는 타이밍이 검출되는 것을 특징으로 하는 크리스탈 발진기.
9. 제8항에 있어서, 상기 가변 저항 제어기는,
   상기 제1 디지털 제어 지연 라인의 출력과 상기 제2 디지털 제어 지연 라인의 출력을 연산하여 상기 저항 제어신호를 생성하는 연산기를 더 포함하는 것을 특징으로 하는 크리스탈 발진기.
10. 제1항에 있어서,
    상기 부하 커패시터는 외부의 장치로부터의 커패시터 제어신호에 응답하여 커패시턴스 값이 가변하고,
    상기 부하 커패시터의 커패시턴스 값이 증가할수록 상기 클록 신호의 하나의 주기에서 상기 제1 구간은 증가하는 것을 특징으로 하는 크리스탈 발진기.
11. 제10항에 있어서,
    상기 부하 커패시터가 상대적으로 큰 제1 커패시턴스 값을 가질 때의 상기 클록 신호의 하나의 주기 동안 상기 피드백 저항 회로의 평균 저항 값은, 상기 부하 커패시터가 상기 제1 커패시턴스 값보다 작은 제2 커패시턴스 값을 가질 때의 상기 피드백 저항 회로의 평균 저항 값보다 작은 것을 특징으로 하는 크리스탈 발진기.
12. 제1항에 있어서,
    상기 크리스탈 발진기는 반도체 칩으로 구현되고, 상기 크리스탈은 상기 반도체 칩의 외부에 배치되며,
    상기 트랜스 컨덕턴스 회로는 상기 반도체 칩의 적어도 하나의 패드를 통해 상기 크리스탈에 연결되는 것을 특징으로 하는 크리스탈 발진기.
13. 클록 신호를 출력하는 크리스탈 발진기에 있어서,
    크리스탈에 전기적으로 연결되고, 트랜스 컨덕턴스 회로에 연결된 부하 커패시터와 피드백 저항 회로를 포함하며, 상기 크리스탈을 발진시켜 사인파 신호를 생성하는 발진 회로;
    상기 발진 회로에서 생성된 상기 사인파 신호를 구형파 신호로 변환하여 출력하는 버퍼; 및
    상기 부하 커패시터의 커패시턴스 값에 대응하여 상기 피드백 저항 회로의 저항 값을 조절하는 저항 제어신호를 생성하는 가변 저항 제어기를 구비하고,
    상기 부하 커패시터가 상대적으로 큰 제1 커패시턴스 값을 가질 때의 상기 피드백 저항 회로의 평균 저항 값은, 상기 부하 커패시터가 상대적으로 작은 제2 커패시턴스 값을 가질 때의 상기 피드백 저항 회로의 평균 저항 값보다 작은 것을 특징으로 하는 크리스탈 발진기.
14. 제13항에 있어서,
    상기 클록 신호의 하나의 주기에서, 상기 주기 중 일부에 해당하는 제1 구간에서의 상기 피드백 저항 회로의 저항 값은, 상기 주기 중 다른 일부에 해당하는 제2 구간에서의 상기 피드백 저항 회로의 저항 값보다 작은 것을 특징으로 하는 크리스탈 발진기.
15. 제13항에 있어서,
    상기 클록 신호가 동일한 주파수를 갖는 동안 상기 피드백 저항 회로의 저항 값이 변동되는 것을 특징으로 하는 크리스탈 발진기.
16. 고유 주파수를 갖는 크리스탈;
    상기 크리스탈에 연결되고, 상기 고유 주파수에 대응하는 주파수를 갖는 클록 신호를 생성하는 크리스탈 발진기; 및
    상기 크리스탈 발진기를 제어하는 어플리케이션 프로세서를 구비하고,
    상기 크리스탈 발진기는,
    트랜스 컨덕턴스 회로와, 상기 트랜스 컨덕턴스 회로에 연결된 부하 커패시터, 및 상기 트랜스 컨덕턴스 회로로 피드백 저항을 제공하는 피드백 저항 회로를 포함하는 발진 회로; 및
    상기 클록 신호의 하나의 주기 중 일부에 해당하는 제1 구간에서 상기 피드백 저항의 저항 값을 감소시키고, 상기 하나의 주기 중 다른 일부에 해당하는 제2 구간에서 상기 피드백 저항의 저항 값을 증가시키는 저항 제어신호를 생성하는 가변 저항 제어기를 구비하고,
    상기 어플리케이션 프로세서는 상기 부하 커패시터의 커패시턴스 값을 조절하는 커패시터 제어신호를 출력하며,
    상기 커패시터 제어신호에 응답하여 상기 부하 커패시터의 커패시턴스 값이 변동됨에 따라, 상기 클록 신호의 하나의 주기에서 상기 제1 구간의 길이가 변동되는 것을 특징으로 하는 전자 시스템.
17. 제16항에 있어서,
    상기 발진 회로는 상기 크리스탈을 발진시켜 사인파 신호를 출력하고,
    상기 크리스탈 발진기는,
    상기 사인파 신호를 구형파 신호로 변환하여 출력하는 버퍼; 및
    상기 버퍼로부터 제공된 구형파 신호를 수신하고, 적어도 하나의 외부의 장치로 클록 신호를 제공하는 클록 구동기를 더 구비하는 것을 특징으로 하는 전자 시스템.
18. 제17항에 있어서,
    상기 피드백 저항 회로는, 서로 병렬하게 연결되고 상대적으로 큰 제1 저항 값을 갖는 제1 저항과 상기 제1 저항 값보다 작은 제2 저항 값을 갖는 제2 저항을 포함하고,
    상기 제1 구간에서 상기 제2 저항이 상기 트랜스 컨덕턴스 회로에 선택적으로 연결되는 것을 특징으로 하는 전자 시스템.
19. 제17항에 있어서,
    상기 제1 구간은, 상기 사인파 신호의 레벨이 공통 전압 레벨보다 큰 제1 기준 레벨과 상기 공통 전압 레벨보다 작은 제2 기준 레벨 사이의 값을 갖는 구간에 해당하는 것을 특징으로 하는 전자 시스템.
20. 제16항에 있어서,
    상기 크리스탈의 온도를 검출하는 온도 검출 회로를 더 구비하고,
    상기 어플리케이션 프로세서는, 상기 온도 검출 회로로부터의 온도 정보를 기초로 상기 커패시터 제어신호를 출력하는 것을 특징으로 하는 전자 시스템.
    

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