TW202019094A - 用於測量受測試裝置的相位雜訊的設備 - Google Patents

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Abstract

本揭露揭露一種用於測量受測試裝置（DUT）的相位雜訊的設備。在一些實施例中，揭露一種用於形成多級雜訊整形（MASH）式高階ΔƩ時間-數位轉換器（TDC）的設備。在一些實施例中，設備包括形成於積體電路（IC）晶片中的多個一階ΔƩ時間-數位轉換器，其中一階ΔƩ時間-數位轉換器中的每一個以多級雜訊整形式配置彼此連接以提供多級雜訊整形式高階ΔƩ時間-數位轉換器，其中多級雜訊整形式高階ΔƩ時間-數位元轉換器經配置以測量受測試裝置（DUT）的相位雜訊。

Description

用於測量受測試裝置的相位雜訊的設備
本揭露涉及一種用於測量的設備，尤其是涉及一種用於測量受測試裝置（DUT）的相位雜訊的設備。
測量相位雜訊的當前方法是昂貴且複雜的。舉例來說，用於鎖相回路（phase-locked loop, PLL）抖動測量的高速度探針是昂貴的，且探針在高溫下遭受接觸問題。另一方面，相位雜訊內建自測試（phase noise built-in self test, BIST）電路可能夠檢測晶片上PLL抖動性能資訊且將其轉換成低頻數位信號。
測量鎖相回路（PLL）內相位雜訊的當前方法利用2階∆Ʃ（delta sigma）時間-數位轉換器（time-to-digital converter, TDC）。ΔƩ轉換器或調變器的一個特徵在於其可將量化雜訊塑形到反射低頻輸入雜訊的較高頻率。當前TDC結構利用級聯式連續時間2階ΔƩ調變器。然而，高階連續時間ΔƩ調變器遭受穩定性問題。為了避免穩定性問題，當前TDC結構將時脈速率增加達到340兆赫茲（MHz），例如，對於PLL和內建自測試（BIST）。然而，高頻輸入時脈並不適用於一般PLL應用。因此，用於測量PLL帶內相位雜訊的當前方法並不完全符合要求。
揭露於此背景技術部分中的資訊期望僅提供下文所述的用於本揭露的各種實施例的內容，且因此此背景技術部分可包括不必為現有技術資訊的資訊（即，本領域的普通技術人員已經知曉的資訊）。因此，當前提出的發明人的工作在此背景技術部分中描述的程度上以及在提交時並未具有作為現有技術的資格的描述的方面既不明確地也不隱含地被認為針對本揭露的現有技術。
本揭露的用於測量受測試裝置（DUT）的相位雜訊的設備包括第一相位檢測器、第一電荷泵、第一電容器、第一電壓控制延遲線（VCDL）以及第一1位元時間-數位轉換器（TDC）。第一相位檢測器經配置以從受測試裝置接收第一信號且從時序產生器接收第一時脈信號。第一相位檢測器進一步經配置以測量第一信號與第一時脈信號之間的相位誤差且輸出第一相位誤差信號。第一電荷泵經配置以接收第一相位誤差信號且產生第一電流。第一電容器經配置以接收第一電流且提供第一電壓。第一電壓控制延遲線經配置以接收第二時脈信號和第一電壓，且輸出指示與第一電壓成比例的延遲的第一延遲信號。第一1位元時間-數位元轉換器經配置以接收第三時脈信號和第一延遲信號，以及如果第一延遲信號領先於第三時脈信號時輸出第一邏輯值且如果第一延遲信號落後於第三時脈信號時輸出第二邏輯值。
本揭露的多級雜訊整形（MASH）式高階∆Ʃ（delta sigma）時間-數位轉換器（TDC）包括第一一階ΔƩ時間-數位轉換器以及第二一階ΔƩ時間-數位轉換器。第一一階ΔƩ時間-數位轉換器，經配置以接收來自受測試裝置（DUT）的第一信號以及第一時脈信號。第一一階ΔƩ時間-數位元轉換器經配置以測量第一信號與第一時脈信號之間的相位差且將相位差轉換成第一數位值。第二一階ΔƩ時間-數位轉換器，經配置以接收來自第一一階ΔƩ時間-數位轉換器的第一殘餘信號以及第一時脈信號。第二一階ΔƩ時間-數位元轉換器經配置以測量第一殘餘信號與第一時脈信號之間的相位差且將相位差轉換成第二數位值。
本揭露的將雜訊轉換為數位信號的方法包括：將第一參考信號提供到受測試裝置以及第一∆Ʃ時間-數位轉換器（TDC）的第一節點；將來自受測試裝置的第一回饋信號提供到第一∆Ʃ時間-數位轉換器的第二節點；將第二參考信號提供到第一∆Ʃ時間-數位轉換器（TDC）的第三節點；分別將第三參考信號以及第四參考信號提供到第一∆Ʃ時間-數位轉換器的第四節點以及第五節點；將作為第二回饋信號的第一∆Ʃ時間-數位轉換器的第一輸出提供到第一∆Ʃ時間-數位轉換器的第六節點，其中第二回饋信號選擇第三參考信號或第四參考信號以提供到第一∆Ʃ時間-數位轉換器（TDC）的第七節點；以及將第一∆Ʃ時間-數位轉換器的數位輸出儲存在記憶體中。
下文參考附圖描述本揭露內容的各種示例性實施例以使本領域的普通技術人員能夠製造且使用本揭露內容。如本領域的普通技術人員將顯而易見，在讀取本揭露內容之後，對本文所描述的實例的各種改變或修改可在不脫離本揭露的範圍的情況下進行。因此，本揭露內容不限於本文中所描述且示出的示例性實施例和應用。此外，本文中揭露的方法中的特定排序和/或步驟的層次僅為示例性方法。基於設計偏好，所揭露的方法或工藝的步驟的特定排序或層次可以重新佈置，同時保持在本揭露的範圍內。因此，本領域的普通技術人員將理解，本文中所揭露的方法和技術以示例排序呈現各種步驟或動作，且除非明確陳述，否則本揭露內容不限於所呈現的特定排序或層次。
圖1示出根據一些實施例的一階時域ΔƩ TDC 100的框圖，所述一階時域ΔƩ TDC 100檢測時域中的輸入相位差且將所述相位差轉換成數位信號（例如，邏輯0或1）。ΔƩ TDC 100包括時序產生器102、相位檢測器104、電荷泵106、濾波器（電容器）108、電壓控制延遲線（voltage-controlled delay line, VCDL）110、一位TDC 112以及多工器114。ΔƩ TDC 100測量PLL 116的相位雜訊，所述PLL 116為圖1中示出的實例中的受測試裝置（DUT）。
時序產生器102提供參考頻率信號（Fref）和從Fref的各種精度偏移（Δθ），在本文中還被稱作相位偏斜（phase skews）。在一些實施例中，時序產生器102將Fref提供到1位元TDC 112的第一輸入，將第一相位偏移信號Fref-Δθ提供到多工器（MUX）114的第一輸入，將第二相位偏移信號Fref+Δθ提供到MUX 114的第二輸入，且第三相位偏移信號Fref-K×Δθ輸入到VCDL 110。在一些實施例中，K為大於或等於2的整數且為可程式設計的。在一些實施例中，時序產生器102是如2019年6月10日申請的標題為“Method and Apparatus for Precision Phase Skew Generation”的同在申請中的美國申請第16/436,761號（代理人案號P20181945US00/N1085-01986）中所描述的精確相位偏斜發生器，所述美國申請的全部內容以引用的方式併入本文中。
相位檢測器104檢測來自PLL 116的回饋信號（Fbk）與MUX 114的輸出之間的輸入相位誤差（Δθ'）。當PLL 116處於鎖定狀態下時，Fref和Fbk的相位相同。MUX 114的輸出可以是Fref+Δθ或Fref-Δθ，其中Δθ為通過時序產生器102產生的相位偏斜。應注意，Δθ'=Δθ+相位抖動。如果Fbk為理想的且不存在相位抖動，那麼Δθ'=Δθ。隨後將Fbk與MUX 114的輸出之間的相位誤差（Δθ'）提供到電荷泵106，這基於相位誤差產生電流（Icp）且隨後將Icp提供到電容器108。電荷泵106和電容器108執行集成功能以將Δθ'轉換成與相位誤差成比例的電壓（Vtune），所述電壓隨後提供到VCDL 110的第一輸入。在一些實施例中，Vtune=(Δθ' × Icp)/C，其中C是電容器108的電容。VCDL 110的第二輸入接收從時序產生器102提供的信號Fref-K×Δθ。本文中，K基於VCDL 110輸入相位領先於Fref的相位的程度而被確定，且還反映VCDL 110的輸入階段的數目。在一些實施例中，K被確定以確保VCDL 110輸入（Fref-K×Δθ）領先於Fref，從而為VCDL 110延遲（ΔT）保留足夠的時序裕度。在一些實施例中，K×Δθ接近於ΔƩ TDC 100中的VCDL 110延遲的值（即，ΔT）。基於Vtune和Fref-K×Δθ作為輸入，VCDL將電壓變化轉換成由輸出信號Fd表示的延遲時間（ΔT）。由於Fref-K×Δθ始終領先於Fref，其中K為大於1的整數，所以可以確保用於VCDL 110延遲時間（ΔT）的充足時序裕度。在各種實施例中，取決於VCDL的結構，ΔT可與Vtune的幅值成比例或成反比。在一些實施例中，Δθ被設定成確保其大於PLL抖動。舉例來說，如果PLL抖動為約10皮秒（picosecond, ps），那麼Δθ被設定成30皮秒到50皮秒。
在一些實施例中，ΔT=Vtune×KVCDL ，其中KVCDL 為VCDL 110的增益。因此，KVCDL =ΔT/ΔVtune （ps/V）。由於Vtune與VCDL電流成比例，較大VCDL電流意味著存在較短延遲。此外，由於Vtune為類比信號，其調整VCDL總延遲時間ΔT，其中ΔT為從VCDL輸入（Fref-K×Δθ）到VCDL輸出（Fd）的總延遲時間。因此，Vtune的不同值使VCDL 110具有不同延遲時間ΔT。如果ΔT>K×Δθ，那麼Fd領先於Fref，且TDC 112輸出將變高（“1”）。另一方面，如果ΔT>K×Δθ，那麼Fd落後於Fref，且TDC 112輸出將變低（“0”）。在一些實施例中，實施以下步驟以限定每一參數：（步驟1）限定Δθ以使得其大於PLL抖動；（步驟2）限定電荷泵電流（Icp）和電容器106電容值（C）；（步驟3）根據回路增益方程KVCDL =C/Icp計算KVCDL ；以及（步驟4）當Vtune=0.5VDD時通過檢查VCDL延遲時間（ΔT）設計VCDL 110電路以符合KVCDL 設計規格，其中Vtune在0.0伏到VDD範圍內。根據一些實施例，Icp的值在1 µA到200 µA範圍內，且C的值在0.1 pF到10 pF範圍內。
VCDL 110的輸出（Fd）被提供以作為到1位元TDC 112的第一輸入。來自時序產生器102的Fref被提供以作為到1位元TDC 112的第二輸入。在時域中，1位元TDC類似於比較器起作用以比較Fd與Fref之間的時序差異。在一些實施例中，1位元TDC包括D型正反器，其中Fd信號被輸入到正反器的D輸入，且Fref信號輸入到正反器的時脈輸入，以提供1位元（TDC）量化器。因此，1位元TDC 112檢測參考時脈（Fref）與VCDL輸出（Fd）之間的早期/晚期資訊。在一些實施例中，舉例來說，當Fd領先於Fref時，1位元TDC 112的輸出為邏輯1，且當Fd落後於Fref時，輸出為邏輯0。由於Fd將歸因於PLL 116抖動領先或落後於Fref，所以1位元TDC的數字輸出表示PLL 116抖動（即，相位雜訊）。在一些實施例中，1位元TDC 112在輸入參考時脈Fref的每一週期處輸出數位值。在一些實施例中，PLL 116、VCDL 110以及1位元TDC 112的時脈速率與輸入參考時脈Fref相同。
如圖1中所示，1位元TDC 112的輸出作為控制信號以被提供到MUX 114。基於輸出值（0或1），MUX 114應將其第一輸入信號（Fref+Δθ）或其第二輸入信號（Fref-Δθ）作為其輸出以被提供到相位檢測器104。其後，重複上文描述的過程。因此，如上文所論述，1位元TDC 112在Fref的頻率下產生一系列1和0以提供表示相位雜訊資訊的數位資料。在一些實施例中，Fref和Fbk都等於PLL 116的輸出頻率（Fvco）除以N，其中N為大於1的正整數。舉例來說，根據一些實施例，如果Fvco=10千兆赫且N=100，那麼Fref和Fbk=100兆赫茲（MHz）。在一些實施例中，Fvco雜訊=Fbk雜訊+20log N。因此，Fvco雜訊可通過以低得多的頻率測量Fbk雜訊而測量或估計，這樣測量更容易。
圖2示出根據本揭露的其它實施例的多級雜訊整形（Multi-stAge noise Shaping，MASH）式1-1-1式三階ΔƩ TDC 200的框圖。如圖2中所示出，MASH式三階ΔƩ TDC 200包括以級聯方式彼此連接的三個一階ΔƩ TDC 100（圖1）以執行三階MASH 1-1-1ΔƩ TDC轉換。一階ΔƩ TDC 100中的每一個包括相應相位檢測器204a、相位檢測器204b以及相位檢測器204c、相應電荷泵206a、電荷泵206b以及電荷泵206c、相應電容器208a、電容器208b以及電容器208c、相應VCDL 210a、VCDL 210b以及VCDL 210c，以及相應1位元TDC 212a、1位元TDC 212b以及1位元TDC 212c。這些相應電路或模組的功能和操作實質上類似于上文關於圖1所描述的其對應部分。因此，本文中並不重複對其相應功能的論述。
類似於圖1的一階ΔƩ TDC 100，時序產生器202輸出四個信號：Fref、Fref-K×Δθ、Fref+Δθ以及Fref-Δθ。Fref作為輸入以被提供到PLL 216（DUT）且作為第一輸入以被提供到1位元TDC 212a。Fref-K×Δθ作為第一輸入以被提供到VCDL 210a、VCDL 210b以及VCDL 210c中的每一個。Fref+Δθ和Fref-Δθ各自被提供到多工器（MUX）214a、MUX 214b以及MUX 214c中的每一個的相應第一輸入及第二輸入。MUX 214a、MUX 214b以及MUX 214c中的每一個的輸出作為第一輸入以被分別提供到每一相位檢測器204a、相位檢測器204b以及相位檢測器204c。來自PLL 216的回饋信號（Fbk）作為第二輸入以被提供到第一相位檢測器204a。第一VCDL 210a的輸出（Fd），在本文中也被稱作第一一階ΔƩ TDC的殘餘值，作為第二輸入以被提供到第一1位元TDC 212a且作為第二輸入以被提供到第二相位檢測器204b。第二VCDL 210b的輸出（Fd2）在本文中也被稱作第二一階ΔƩ TDC的殘餘值，作為第二輸入以被提供到第二1位元TDC 212b且作為第二輸入以被提供到第三相位檢測器204c。第三VCDL 210c的輸出（Fd3），在本文中也被稱作第三一階ΔƩ TDC的殘餘值，作為第二輸入以被提供到第三1位元TDC 212c。
1位元TDC 212a、1位元TDC 212b以及1位元TDC 212c中的每一個輸出相應數位信號DO1、數位信號DO1以及數位信號DO2。數位信號DO1、數位信號DO1以及數位信號DO2作為回饋到相應MUX 214a、MUX 214b以及MUX 214c的控制信號以控制提供到相應相位檢測器204a、相位檢測器204b以及相位檢測器204c的每一MUX的輸出。相應相位檢測器204a、相位檢測器204b以及相位檢測器204c、相應充電泵206a、充電泵206b以及充電泵206c、相應電容器208a、電容器208b以及電容器208c以及相應VCDL 210a、VCDL 210b以及VCDL 210c之間的剩餘連接與上文關於圖1所描述的相同，且因此，本文中並不重複其描述。
此外，每一1位元TDC 212a、1位元TDC 212b以及1位元TDC 212c在參考時脈（Fref）的每一週期處輸出相應數位輸出DO1、數位輸出DO2以及數位輸出DO3。由於VCDL時脈速率和參考時脈（Fref）相同，所以有可能記錄前一階段1位元ΔƩ TDC的量化誤差（殘餘）且將其遞送到下一階段1位元ΔƩ TDC。這一架構的一個優點在於其提供高階MASH式ΔƩ調變器而無穩定性問題。高階架構還可通過以類似方式級聯另一一階1位元ΔƩ TDC而提供，從而提供四階ΔƩ TDC，等等。相反地，二階MASH式ΔƩ TDC可通過僅級聯兩個一階1位元ΔƩ TDC而非如圖2中所示的三個一階1位元ΔƩ TDC而被提供。此外，由於每一階段的1位元ΔƩ TDC的電路結構都相同，晶片上BIST高階MASH式ΔƩ TDC的設計/佈局可以有效地實施。
圖3A示出信號Fref 302、信號Fref-K×Δθ 304、信號Fref+Δθ 306以及信號Fref-Δθ 308（其由時序產生器202輸出），以及由PLL 216輸出的信號Fbk 310和由VCDL 210輸出的信號Fd 312的時序圖。如圖3A中所示，Fbk 310包括PLL相位雜訊或抖動314，這隨後導致由VCDL 210輸出的Fd 312中的相位雜訊或抖動316。如圖3B中所示，當Fd 312在相位中領先於Fref 302時，1位元TDC的輸出D0轉到邏輯電平高（即，1）。相反地，如圖3B中所示，當Fd 312在相位中落後於Fref 302時，輸出D0轉到邏輯電平低（即，0）。以此方式，可產生表示PLL 216的相位雜訊的資料值（1和0）的較大設定（例如，216 ）。
如本文中所提到的，術語“高階”和“較高階”意味著二階或更高。參考圖4A，在一些實施例中，高階MASH式ΔƩ TDC的輸出（例如，DO1、DO2、DO3等等）可提供到控制器400。在一些實施例中，控制器300合併或對數位輸出DO1、數位輸出DO2以及數位輸出DO3求和以提供組合式輸出DO[2:0]，例如，其為比每一單獨輸出更準確的PLL相位雜訊的表示。在一些實施例中，控制器400可進一步對數位輸出執行快速傅立葉轉換（FFT）。
參考圖4B，在一些實施例中，控制器400包括利用一或多個加法器的高階∆Ʃ（delta sigma）調變器400，如本領域中已知的。在一些實施例中，高階ΔƩ調變器400為三階ΔƩ調變器400，其具有第一加法器402、第二加法器404、第一Z-1 功能模組406以及第二Z-1 功能模組408。在一些實施例中，Z-1 功能模組提供單位延遲且可由簡單正反器實施。DO1、DO2以及DO3各自為數位信號，且資料速率與來自ΔƩ TDC 100的Fref相同。在一些實施例中，簡單正反器和Fref用作採樣時脈以實現Z-1 功能模組406和Z-1 功能模組408的單位延遲功能。
如圖3B中所示，第一數位輸出DO1作為輸入提供到第一加法器402。第二數位輸出DO2作為輸入以被提供到第二加法器404，且第三數位輸出DO3作為輸入以被提供到第二加法器404和第二Z-1 功能模組408。第二Z-1 功能模組408的負輸出也作為輸入以被提供到第二加法器404。換句話說，第二Z-1 功能模組408的輸出減去第二加法器404。第二加法器404的輸出也作為輸入提供到第一加法器402和第一Z-1 功能模組406。第一Z-1 功能模組406的負輸出也作為輸入提供到第一加法器402，其提供表示PLL 216相位雜訊的控制器400的組合式數位輸出DO[2:0]。在一些實施例中，控制器400包括用於對輸出DO[2:0]執行FFT功能的其它電路，或替代地，將數位輸出提供到另一電路或模組以用於對資料執行FFT功能及/或其它所需處理。
圖5為根據一些實施例的在積體電路（IC）晶片上形成高階ΔƩ TDC BIST電路並操作其的方法500的流程圖。在步驟502處，多個一階ΔƩ TDC形成於積體電路（IC）晶片上。接著，在步驟504處，一階ΔƩ TDC中的每一個以MASH式配置彼此連接以提供高階MASH式ΔƩ TDC。在步驟506處，回饋信號（例如，Fbk）從DUT（例如，PLL）提供到多個ΔƩ TDC中的第一個。在步驟508處，多個參考時脈信號提供到ΔƩ TDC中的每一個且提供到DUT。在步驟510處，多個ΔƩ TDC中的每一個的輸出提供到控制器以用於處理（例如，求和、求平均值等等）。
關於圖5的方法500，在一些實施例中，舉例來說，ΔƩ TDC中的每一個包括如圖1中所繪示和配置的電路或模組104、電路或模組106、電路或模組108、電路或模組110、電路或模組112以及電路或模組114。在一些實施例中，舉例來說，多個ΔƩ TDC如圖2中所繪示和配置的彼此連接。在一些實施例中，舉例來說，多個參考時脈信號由時序產生器202提供，如圖2中所繪示和配置，且多個參考時脈信號包括Fref、Fref-K×Δθ、Fref+Δθ以及Fref-Δθ，如圖2中所繪示和應用。在一些實施例中，DUT為PLL，且回饋信號具有頻率Fbk，其等於PLL的輸出頻率Fvco除以N，其中N為大於1的整數。
圖6示出根據一些實施例的使用高階ΔƩ TDC檢測PLL抖動性能資訊的方法的流程圖。在步驟602處，第一參考信號（Fref）被提供到受測試裝置（DUT）且被提供到第一ΔƩ TDC。在一些實施例中，第一ΔƩ TDC包括PD 204a、CP 206a、電容器208a、VCDL 210a、1位元TDC 212a以及多工器214a，如圖2中所示。在步驟604處，回饋信號（Fbk）從DUT被提供到第一ΔƩ TDC。在步驟606處，第二參考信號被提供到第一ΔƩ TDC。在一些實施例中，第二參考信號具有與第一參考信號相同的頻率但相位偏移從而以預定偏斜值（Δθ）乘以K領先於第一參考信號，其中K為大於1的正整數。在一些實施例中，第二參考信號被提供到第一ΔƩ TDC的VCDL 210a。在步驟608處，第三參考信號和第四參考信號被提供到第一ΔƩ TDC和第二ΔƩ TDC。在一些實施例中，第二ΔƩ TDC包括PD 204b、CP 206b、電容器208b、VCDL 210b、1位元TDC 212b以及多工器214b，如圖2中所示。
在一些實施例中，第三參考信號具有與第一參考信號相同的頻率但以預定偏斜值（Δθ）領先於第一參考信號，且第四參考信號具有與第一參考信號相同的頻率但以預定偏斜值（Δθ）落後於第一參考信號。在一些實施例中，第三參考信號和第四參考信號被提供到具有耦接到PD 204a的輸入的輸出的第一多工器214a，且還被提供到具有耦接到PD 204b的輸入的輸出的第二多工器214b。
在步驟610處，第一ΔƩ TDC的輸出被提供到第二ΔƩ TDC的輸入。在一些實施例中，第一VCDL 210a的輸出Fd被提供到第二ΔƩ TDC的第二PD 204b的輸入。在步驟612處，第一ΔƩ TDC的輸出用作回饋信號以控制對第三參考信號或第四參考信號的選擇，從而作為輸入以被提供到第一ΔƩ TDC。類似地，在步驟614處，第二ΔƩ TDC的輸出用作回饋信號以控制對第三參考信號或第四參考信號的選擇，從而作為輸入以被提供到第二ΔƩ TDC。在一些實施例中，第一ΔƩ TDC的輸出作為控制信號以被提供到第一多工器214a，以控制第三參考信號或第四參考信號中的其中之一作為輸入以被提供到第一PD 204a。類似地，在一些實施例中，第二ΔƩ TDC的輸出作為控制信號以被提供到第二多工器214b，以控制第三參考信號或第四參考信號中的哪一個作為輸入以被提供到第二PD 204b。
在步驟616處，第一ΔƩ TDC及第二ΔƩ TDC的數字輸出在記憶體中被儲存為表示DUT的相位雜訊或抖動的資料。在一些實施例中，第一1位元TDC 212a及第二1位元TDC 212b的數位輸出在記憶體中分別被儲存為資料。資料接著可用於類比DUT的雜訊性能。
根據本揭露的實施例，對一階ΔƩ TDC、二階ΔƩ TDC以及三階ΔƩ TDC執行Matlab電腦類比顯示BIST結果與噪音源帶內底噪實質上相同，且當與低階ΔƩ TDC相比較時，高階ΔƩ TDC在較高頻率和較寬可檢測頻寬下具有優良的雜訊整形能力。圖7A示出作為噪音源702的頻率、2階ΔƩ TDC的輸出704以及3階ΔƩ TDC的輸出706的函數的以分貝（decibel, dB）為單位元的功率譜密度（power spectral density, PSD）。如圖7B中所示，3階ΔƩ TDC的輸出706在較高頻率下具有比2階ΔƩ TDC的輸出704的斜率708更陡的斜率710。此外，與2階ΔƩ TDC的輸出704的底角712相比，3階ΔƩ TDC的輸出706的底角714向右移位。這些特性顯示3階ΔƩ TDC具有比2階ΔƩ TDC更好的雜訊整形能力和更寬的可檢測頻寬。
因此，本揭露提供用於通過提供高階ΔƩ TDC測量DUT（例如，PLL）的相位雜訊的新穎和改進方法及裝置。由於高階ΔƩ TDC並不要求用於PLL BIST測量的高頻參考時脈，所以其適用於一般PLL應用。另外，MASH式高階ΔƩ TDC避免了常規相位測量技術和裝置的穩定性問題，且可易於實施於IC晶片上，這是因為每一級聯的一階ΔƩ TDC具有相同的架構/元件且易於以MASH式配置彼此連接。因此，MASH式ΔƩ TDC作為IC晶片上的BIST電路的佈局和設計可為相對簡單且有效的。
在一些實施例中，一種用於測量受測試裝置（DUT）的相位雜訊的設備包括：第一相位檢測器，經配置以從DUT接收第一信號且從時序產生器接收第一時脈信號，其中第一相位檢測器進一步經配置以測量第一信號與第一時脈信號之間的相位誤差且輸出第一相位誤差信號；第一電荷泵，經配置以接收第一相位誤差信號且產生第一電流；第一電容器，經配置以接收第一電流且提供第一電壓；第一電壓控制延遲線（VCDL），經配置以接收第二時脈信號和第一電壓，且輸出指示與第一電壓成比例的延遲的第一延遲信號；以及第一1位元時間-數位轉換器（TDC），經配置以接收第三時脈信號和第一延遲信號，以及在第一延遲信號領先於第三時脈信號時輸出第一邏輯值且在第一延遲信號落後於第三時脈信號時輸出第二邏輯值。
在一些實施例中，用於測量受測試裝置的相位雜訊的設備更包括第二相位檢測器、第二電荷泵、第二電容器、第二電壓控制延遲線以及第二1位元時間-數位轉換器（TDC）。第二相位檢測器經配置以從第一電壓控制延遲線接收第一延遲信號且從時序產生器接收第一時脈信號。第二相位檢測器進一步經配置以測量第一延遲信號與第一時脈信號之間的第二相位誤差且輸出第二相位誤差信號。第二電荷泵經配置以接收第二相位誤差信號且產生第二電流。第二電容器經配置以接收第二電流且提供第二電壓。第二電壓控制延遲線經配置以接收第二時脈信號和第二電壓，且輸出指示與第二電壓成比例的第二延遲的第二延遲信號。第二1位元時間-數位元轉換器經配置以接收第三時脈信號和第二延遲信號，以及如果第二延遲信號領先於第三時脈信號時輸出第一邏輯值且如果第二延遲信號落後於第三時脈信號時輸出第二邏輯值。
在一些實施例中，用於測量受測試裝置的相位雜訊的設備更包括第三相位檢測器、第三電荷泵、第三電容器、第三電壓控制延遲線以及第三1位元時間-數位轉換器。第三相位檢測器經配置以從第二電壓控制延遲線接收第二延遲信號且從時序產生器接收第一時脈信號。第三相位檢測器進一步經配置以測量第二延遲信號與第一時脈信號之間的第三相位誤差且輸出第三相位誤差信號。第三電荷泵經配置以接收第三相位誤差信號且產生第三電流。第三電容器經配置以接收第三電流且提供第三電壓。第三電壓控制延遲線經配置以接收第二時脈信號和第三電壓，且輸出指示與第三電壓成比例的第三延遲的第三延遲信號。第三1位元時間-數位轉換器（TDC）經配置以接收第三時脈信號和第三延遲信號，以及如果第三延遲信號領先於第三時脈信號時輸出第一邏輯值且如果第三延遲信號落後於第三時脈信號時輸出第二邏輯值。
在其它實施例中，第三時脈信號包括參考時脈信號（Fref）；第二時脈信號包括Fref-（K×Δθ），其中K為大於一的預定整數且Δθ為預定相位偏斜；且第一時脈信號包括Fref+Δθ或Fref-Δθ中的一個。
在一些實施例中，用於測量受測試裝置的相位雜訊的設備更包括第一多工器、第二多工器以及第三多工器。第一多工器具有經配置以接收Fref+Δθ的第一輸入、經配置以接收Fref-Δθ的第二輸入以及經配置以在控制輸入處接收第一1位元時間-數位轉換器的第一數位輸出的第一控制輸入。第一數位輸出的值選擇Fref+Δθ或Fref-Δθ以由第一多工器輸出且提供到第一相位檢測器。第二多工器具有經配置以接收Fref+Δθ的第三輸入、經配置以接收Fref-Δθ的第四輸入以及經配置以接收第二1位元時間-數位轉換器的第二數位輸出的第二控制輸入。第二數位輸出的值選擇Fref+Δθ或Fref-Δθ以由第二多工器輸出且提供到第二相位檢測器。第三多工器具有經配置以接收Fref+Δθ的第五輸入、經配置以接收Fref-Δθ的第六輸入以及經配置以接收第三1位元時間-數位轉換器的第三數位輸出的第三控制輸入。第三數位輸出的值選擇Fref+Δθ或Fref-Δθ以由第三多工器輸出且提供到第三相位檢測器。
在一些實施例中，用於測量受測試裝置的相位雜訊的設備更包括經配置以產生第一時脈信號、第二時脈信號以及第三時脈信號的時序產生器。
在一些實施例中，受測試裝置包括鎖相回路（PLL）。第一信號包括具有等於PLL的輸出頻率除以N的頻率的PLL的回饋信號。N為大於1的預定整數。
在一些實施例中，第三時脈信號包括參考時脈信號（Fref）；第二時脈信號包括Fref-（K×Δθ），其中K為大於一的預定整數且Δθ為預定相位偏斜；且第一時脈信號包括Fref+Δθ或Fref-Δθ中的一個。
在一些實施例中，用於測量受測試裝置的相位雜訊的設備更包括第一多工器。第一多工器具有經配置以接收Fref+Δθ的第一輸入、經配置以接收Fref-Δθ的第二輸入以及經配置以在控制輸入處接收第一1位元時間-數位轉換器的第一數位輸出的第一控制輸入。第一數位輸出的值選擇Fref+Δθ或Fref-Δθ以由第一多工器輸出且提供到第一相位檢測器。
在一些實施例中，用於測量受測試裝置的相位雜訊的設備更包括經配置以產生第一時脈信號、第二時脈信號以及第三時脈信號的時序產生器。
在一些實施例中，多級雜訊整形（MASH）式高階∆Ʃ（delta sigma）時間-數位轉換器（TDC）包括：第一一階ΔƩ TDC，經配置以接收來自受測試裝置（DUT）的第一信號以及第一時脈信號，其中第一一階ΔƩ TDC經配置以測量第一信號與第一時脈信號之間的相位差且將相位差轉換成第一數位值；以及第二一階ΔƩ TDC，經配置以接收來自第一一階ΔƩ TDC的第一殘餘信號以及第一時脈信號，其中第二一階ΔƩ TDC經配置以測量第一殘餘信號與第一時脈信號之間的相位差且將相位差轉換成第二數位值。
在一些實施例中，第一一階ΔƩ TDC包括：第一相位檢測器，經配置以從DUT接收第一信號且從時序產生器接收第一時脈信號，其中第一相位檢測器進一步經配置以測量第一信號與第一時脈信號之間的相位誤差且輸出第一相位誤差信號；第一電荷泵，經配置以接收第一相位誤差信號且產生第一電流；第一電容器，經配置以接收第一電流且提供第一電壓；第一電壓控制延遲線（VCDL），經配置以接收第二時脈信號和第一電壓，且輸出指示與第一電壓成比例的延遲的第一延遲信號；以及第一1位元時間-數位轉換器（TDC），經配置以接收第三時脈信號和第一延遲信號，以及在第一延遲信號領先於第三時脈信號時輸出第一邏輯值且在第一延遲信號落後於第三時脈信號時輸出第二邏輯值。第二一階ΔƩ TDC包括：第二相位檢測器，經配置以從第一VCDL接收第一延遲信號且從時序產生器接收第一時脈信號，其中第二相位檢測器進一步經配置以測量第一延遲信號與第一時脈信號之間的第二相位誤差且輸出第二相位誤差信號；第二電荷泵，經配置以接收第二相位誤差信號且產生第二電流；第二電容器，經配置以接收第二電流且提供第二電壓；第二VCDL，經配置以接收第二時脈信號和第二電壓，且輸出指示與第二電壓成比例的第二延遲的第二延遲信號；以及第二1位元TDC，經配置以接收第三時脈信號和第二延遲信號，以及在第二延遲信號領先於第三時脈信號時輸出第一邏輯值且在第二延遲信號落後於第三時脈信號時輸出第二邏輯值。
在一些實施例中，第三時脈信號包括參考時脈信號（Fref）；第二時脈信號包括Fref-（K×Δθ），其中K為大於一的預定整數且Δθ為預定相位偏斜；且第一時脈信號包括Fref+Δθ或Fref-Δθ中的一個。在其它實施例中，MASH式高階ΔƩ TDC更包括：第一多工器，具有經配置以接收Fref+Δθ的第一輸入、經配置以接收Fref-Δθ的第二輸入以及經配置以在控制輸入處接收第一1位元TDC的第一數位輸出的第一控制輸入，其中第一數位輸出的值選擇Fref+Δθ或Fref-Δθ以供由第一多工器輸出且提供到第一相位檢測器；以及第二多工器，具有經配置以接收Fref+Δθ的第三輸入、經配置以接收Fref-Δθ的第四輸入以及經配置以接收第二1位元TDC的第二數位輸出的第二控制輸入，其中第二數位輸出的值選擇Fref+Δθ或Fref-Δθ以供由第二多工器輸出且提供到第二相位檢測器。
在一些實施例中，多級雜訊整形（MASH）式高階∆Ʃ（delta sigma）時間-數位轉換器（TDC）更包括經配置以產生第一時脈信號、第二時脈信號以及第三時脈信號的時序產生器。
在一些實施例中，受測試裝置包括鎖相回路（PLL），且第一信號包括具有等於PLL的輸出頻率除以N的頻率的PLL的回饋信號。N為大於1的預定整數。
在其它實施例中，一種將雜訊轉換為數位信號的方法包括：將第一參考信號提供到受測試裝置以及第一∆Ʃ時間-數位轉換器（TDC）的第一節點；將來自受測試裝置的第一回饋信號提供到第一∆Ʃ時間-數位轉換器的第二節點；將第二參考信號提供到第一∆Ʃ時間-數位轉換器（TDC）的第三節點；分別將第三參考信號以及第四參考信號提供到第一∆Ʃ時間-數位轉換器的第四節點以及第五節點；將作為第二回饋信號的第一∆Ʃ時間-數位轉換器的第一輸出提供到第一∆Ʃ時間-數位轉換器的第六節點，其中第二回饋信號選擇第三參考信號或第四參考信號以提供到第一∆Ʃ時間-數位轉換器（TDC）的第七節點；以及將第一∆Ʃ時間-數位轉換器的數位輸出儲存在記憶體中。
在一些實施例中，將雜訊轉換為數位信號的方法進一步包括：將第一參考信號提供到第二∆Ʃ時間-數位轉換器（TDC）的第一節點；將第二參考信號提供到第二∆Ʃ時間-數位轉換器（TDC）的第二節點；將第一∆Ʃ時間-數位轉換器的第二輸出提供到第二∆Ʃ時間-數位轉換器的第五節點；將作為第三回饋信號的第二∆Ʃ時間-數位轉換器的第一輸出提供到第二∆Ʃ時間-數位轉換器的第六節點，其中第三回饋信號選擇第三參考信號或第四參考信號以提供到第二∆Ʃ時間-數位轉換器（TDC）的第七節點；以及將第二∆Ʃ時間-數位轉換器的數位輸出儲存在記憶體中。
在一些實施例中，第一∆Ʃ時間-數位轉換器以及第二∆Ʃ時間-數位轉換器中的每一個經配置以將數位元輸出信號提供到控制器以用於處理。數位輸出信號表示受測試裝置的相位雜訊。
儘管上文已經描述了本揭露的各種實施例，但是應理解，它們已僅通過實例且非限制來提出。同樣地，各種圖可描繪實例架構或配置，提供實例架構或配置以使得本領域的普通技術人員能夠瞭解本揭露的示例性特徵和功能。此類人員將理解，然而，本揭露內容並不限於所示出的示例架構或配置，而可以使用多種替代架構和配置實施。另外，如本領域的普通技術人員將理解，一個實施例的一個或多個特徵可與本文中所描述的另一實施例的一個或多個特徵組合。因此，本揭露內容的寬度和範圍不應由上述示例性實施例中的任一個限制。
還應理解，對本文中使用例如“第一”、“第二”等等編號的元件的任何參考通常不限制那些元件的數量或次序。實際上，本文使用這些名稱作為區別兩個或多於兩個元件或元件的例子的方便部件。因此，對第一元件和第二元件的參考不意味著僅可使用兩個元件，或第一元件必須以某一方式先於第二元件。
另外，本領域的普通技術人員將瞭解，可使用多種不同技術及技藝中的任一種來表示資訊和信號。舉例來說，可通過電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示例如在上文描述中可能參考的資料、指令、命令、資訊、信號、位元以及符號。
本領域的普通技術人員將進一步理解，可由電子硬體（例如數位實現、類比實現或所述兩個的組合）、韌體、併入有指令的各種形式的程式或設計代碼（為方便起見，在本文中可稱為“軟體”或“軟體模組”）或這些技術的任何組合實施結合本文中所揭露的各方面描述的各種說明性邏輯塊、模組、處理器、部件、電路、方法以及功能中的任一個。
為清楚地示出硬體、韌體以及軟體的這一可互換性，上文已大體就其功能性描述了各種說明性元件、塊、模組、電路以及步驟。這類功能性是實施為硬體、韌體還是軟體或這些技術的組合取決於強加於整個系統的特定應用和設計約束。本領域技術人員可針對每一特定應用以各種方式來實施所描述的功能性，但這類實施方案決策並不導致脫離本揭露的範圍。根據各種實施例處理器、裝置、元件、電路、結構、機器、模組等可經配置以執行本文中所描述的功能中的一個或多個。如本文上所使用的術語“經配置以”或“經配置以用於”相對於指定操作或功能是指以物理方式構建、程式設計、佈置和/或格式化的處理器、裝置、元件、電路、結構、機器、模組、信號等來執行指定的操作或功能。
此外，本領域的普通技術人員將理解，本文中所描述的各種說明性邏輯塊、模組、裝置、元件以及電路可實施在積體電路（integrated circuit；IC）內或由積體電路執行，所述積體電路可包括數位訊號處理器（digital signal processor；DSP）、專用積體電路（application specific integrated circuit；ASIC）、現場可程式設計閘陣列（field programmable gate array；FPGA）或其它可程式設計邏輯器件或其任何組合。邏輯塊、模組以及電路可更包括天線和/或收發器以與網路內或裝置內的各種元件通信。經程式設計來執行此處功能的處理器將變為經特別程式設計的或特殊目的處理器，且可經實施為計算裝置的組合，例如，DSP和微處理器的組合、多個微處理器、一或多個與DSP核結合的微處理器或任何其他合適的配置來執行本文所述的功能。
如果以軟體來實施，那麼可將所述功能作為一或多個指令或代碼儲存在電腦可讀媒體上。因此，本文中所揭露的方法或演算法的步驟可實施為儲存在電腦可讀媒體上的軟體。電腦可讀媒體包括電腦儲存媒體及包括使得電腦程式或代碼能夠從一處傳送到另一處的任何媒體的通信媒體兩個。儲存媒體可以是可由電腦接入的任何可用媒體。借助於實例而非限制，這類電腦可讀儲存媒體可包括RAM、ROM、EEPROM、CD-ROM或其它光碟儲存裝置、磁片儲存裝置或其它磁性儲存裝置，或可用於儲存呈指令或資料結構的形式的所要程式碼且可由電腦存取的任何其它媒體。
在此檔中，如本文中所使用，術語“模組”是指用於執行本文中所描述的相關聯功能的軟體、韌體、硬體以及這些元件的任何組合。另外，出於論述的目的，將各種模組描述為離散模組；然而，如將對本領域的技術人員顯而易見，可將兩個或多於兩個模組進行組合以形成執行根據本揭露內容的實施例的相關聯功能的單個模組。
對於本領域的技術人員來說，本揭露中所描述的實施方案的各種修改將是顯而易見的，並且在不脫離本揭露的範圍的情況下，本文中所定義的一般原理可適用於其它實施方案。因此，本揭露並不既定限於本文中所示出的實施方案，而應被賦予與本文所揭露的新穎特徵和原理相一致的最廣泛範圍，如下文權利要求中所述。
100:一階時域ΔƩ TDC 102:時序產生器 104、204a、204b、204c:相位檢測器 106、206a、206b、206c:電荷泵 108、208a、2048、208c:電容器 110、210a、210b、210c:電壓控制延遲線 112、212a、212b、212c:一位TDC 114、214a、214b、214c、MUX:多工器 116、216:鎖相回路 302、304、306、308、310、312:信號 314:相位雜訊或抖動 400:控制器 402:第一加法器 404:第二加法器 406:第一Z-1功能模組 408:第二Z-1功能模組 500:方法 502、504、506、508、510、602、604、606、608、610、612、614、616:步驟 702:噪音源 704、706:輸出 708、710:斜率 712、714:底角 D0:輸出 DO[2:0]:組合式輸出 DO1、DO2、DO3:數位信號、數位輸出 Fbk:回饋信號 Fd:輸出信號 Fd2、Fd3:輸出 Fref:參考頻率信號 Fref+Δθ:第二相位偏移信號 Fref-K×Δθ:第三相位偏移信號 Fref-Δθ:第一相位偏移信號 Fvco:輸出頻率 Icp:電流 Vtune:電壓 ΔT:延遲 Δθ:相位偏斜 Δθ':輸入相位誤差
下文參考以下圖式詳細描述本揭露內容的各種示例性實施例。僅出於說明的目的提供圖式且僅描繪本揭露內容的示例性實施例以輔助讀者對本揭露內容的理解。因此，圖式不應被視為限制於本揭露內容的廣度、範圍或可應用性。應注意，為了說明的清楚性和簡易性起見，這些附圖未必按比例繪製。 圖1示出根據本揭露的一些實施例的用於晶片上PLL相位雜訊BIST的一階ΔƩ TDC的框圖。 圖2示出根據本揭露的一些實施例的用於晶片上PLL相位雜訊BIST的三階ΔƩ TDC的框圖。 圖3A示出由圖2的時序產生器202輸出的信號和圖2的VCDL 210a的輸出Fd以及圖2的PLL 216的回饋信號Fbk的時序圖。 圖3B示出時序圖，其繪示當Fd領先於Fref時1位元TDC 212a的輸出變高。 圖3C示出時序圖，其繪示當Fd落後於Fref時1位元TDC 212a的輸出變低。 圖4A示出根據一些實施例的用於接收和處理圖2的三階ΔƩ TDC的數位輸出的控制器的框圖。 圖4B示出根據一些實施例的圖4A的控制器的示意圖。 圖5示出根據一些實施例的在積體電路上形成高階ΔƩ TDC並操作其的方法的流程圖。 圖6示出根據一些實施例的檢測PLL抖動性能資訊且將其轉換成低頻數位信號的方法的流程圖。 圖7A到圖7B示出根據一些實施例的繪示2階ΔƩ TDC和3階ΔƩ TDC的雜訊整形性能的曲線圖。
100:一階時域ΔΣ TDC
102:時序產生器
104:相位檢測器
106:電荷泵
108:電容器
110:電壓控制延遲線
112:一位TDC
114、MUX:多工器
116:鎖相回路
D0:輸出
Fbk:回饋信號
Fd:輸出信號
Fref:參考頻率信號
Fref+Δθ:第二相位偏移信號
Fref-K×Δθ:第三相位偏移信號
Fref-Δθ:第一相位偏移信號
Fvco:輸出頻率
Vtune:電壓

Claims (1)

  1. 一種用於測量受測試裝置的相位雜訊的設備，包括： 第一相位檢測器，經配置以從所述受測試裝置接收第一信號且從時序產生器接收第一時脈信號，其中所述第一相位檢測器進一步經配置以測量所述第一信號與所述第一時脈信號之間的相位誤差且輸出第一相位誤差信號； 第一電荷泵，經配置以接收所述第一相位誤差信號且產生第一電流； 第一電容器，經配置以接收所述第一電流且提供第一電壓； 第一電壓控制延遲線，經配置以接收第二時脈信號和所述第一電壓，且輸出指示與所述第一電壓成比例的延遲的第一延遲信號；以及 第一1位元時間-數位轉換器，經配置以接收第三時脈信號和所述第一延遲信號，以及如果所述第一延遲信號領先於所述第三時脈信號時輸出第一邏輯值且如果所述第一延遲信號落後於所述第三時脈信號時輸出第二邏輯值。
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