KR100905841B1 - 주파수 분주기 및 그를 이용하는 주파수 합성기 - Google Patents

주파수 분주기 및 그를 이용하는 주파수 합성기 Download PDF

Info

Publication number
KR100905841B1
KR100905841B1 KR1020070063655A KR20070063655A KR100905841B1 KR 100905841 B1 KR100905841 B1 KR 100905841B1 KR 1020070063655 A KR1020070063655 A KR 1020070063655A KR 20070063655 A KR20070063655 A KR 20070063655A KR 100905841 B1 KR100905841 B1 KR 100905841B1
Authority
KR
South Korea
Prior art keywords
transistors
signal
frequency
control signal
drain
Prior art date
Application number
KR1020070063655A
Other languages
English (en)
Other versions
KR20080114272A (ko
Inventor
김규석
백원진
김유환
문요섭
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020070063655A priority Critical patent/KR100905841B1/ko
Publication of KR20080114272A publication Critical patent/KR20080114272A/ko
Application granted granted Critical
Publication of KR100905841B1 publication Critical patent/KR100905841B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 분주기 및 그를 이용하는 주파수 합성기에 관한 것으로, 입력 민감도를 동적으로 가변할 수 있도록 하기 위하여, 링형태로 결합하고, 제어 신호에 따라 입력 민감도를 가변한 후, 클럭 신호에 따라 전단의 출력 신호를 샘플링 및 래치하여 분주 신호를 생성하는 다수의 플립플롭; 및 상기 다수의 플립플롭 각각의 입력 민감도를 상기 클럭 신호의 주파수 대역 및 신호 세기에 적합하도록 설정하는 상기 제어 신호를 생성하여 제공하는 발진 주파수 조정부를 포함하여 구성되며, 이에 의하여 광대역 시스템에서 요구하는 넓은 주파수 대역의 신호를 안정적으로 분주할 수 있도록 한다.
주파수 분주, 입력 민감도, 주파수 대역

Description

주파수 분주기 및 그를 이용하는 주파수 합성기{Frequency divider and frequency Synthesizer using it}
도1은 일반적인 주파수 합성기의 구성도,
도2는 종래의 기술에 따른 주파수 분주기의 회로도,
도3은 종래의 기술에 따른 주파수 분주기의 입력 민감도를 도시한 도면,
도4는 본 발명의 일실시예에 따른 주파수 분주기의 구성도,
도5는 도4의 플립플롭의 상세 회로도,
도5는 도4의 플립플롭에 대한 소신호 등가 회로, 그리고
도7은 본 발명의 일실시예에 따른 주파수 분주기에 따른 입력 민감도를 도시한 도면이다.
본 발명은 주파수 분주기에 관한 것으로, 특히 주파수 합성기에서 사용되는 주파수 분주기에 관한 것이다.
일반적으로 무선 통신 시스템은 주파수원(source)을 전압 제어 발진기(Voltage Controlled Oscillator, VCO)를 통해 생성하는데, 이때의 전압 제어 발 진기는 주변 회로 및 주변 환경에 많이 영향을 받기 때문에 원하는 주파수를 정확하고 일정하게 출력하기가 어렵다.
이에 도1과 같이 구성되는 주파수 합성기(Frequency Synthesizer)라는 시스템을 사용하여 전압 제어 발진기의 출력 안정도를 높일 수 있도록 위상을 고정하여 준다.
도1을 참조하면, 전압 제어 발진기(14)의 발진 신호(Fout)는 주파수 합성기(10)에 입력되는 기준 신호(Fref)보다 상당히 높은 주파수를 가지기 때문에, 위상/주파수 검출기(11)가 발진 신호(Fout)와 기준 신호(Fref)를 직접 비교할 수가 없다.
이에 위상/주파수 검출기(11)가 기준 신호(Fref)와 비교 가능하도록 발진 신호(Fout)의 주파수를 낮추어 주기 위해 주파수 분주기(15)가 필요하다.
이러한 주파수 분주기(15)는 전압 제어 발진기(14)에서 사용하고자 하는 출력주파수 대역과 출력 전력에서 정확하게 분주할 수 있어야 하고, 주파수 합성기(10)에서 차지하는 전력 소비량 또한 적어야 한다.
한편, 무선 통신 시스템이 점차로 광대역화되어 감에 따라 전압 제어 발진기는 보다 넓은 대역의 주파수원을 생성할 수 있기를 요구받고 있으며, 그에 따라 전압 제어 발진기의 발진 신호를 분주하는 주파수 분주기도 보다 넓은 대역의 주파수원을 분주할 수 있어야 한다.
그러나 종래의 주파수 분주기는 입력 민감도(즉, 분주 가능한 주파수 대역 및 신호 세기)가 고정되어 있어, 상기의 요구 사항을 충족시키기가 매우 어려운 문 제가 있다.
도2는 종래의 기술에 따른 주파수 분주기의 회로도이다.
도2를 참조하면, 종래의 주파수 분주기는 링형태로 결합된 다수의 플립플롭(21,22)을 구비하고, 각 플립플롭(21,22)은 VCO 신호쌍(CK,CKB)에 따라 스위칭되는 제1 및 제2 트랜지스터(M1, M2), 제1 및 제2 트랜지스터(M1, M2)의 동작 결과에 따라 앞단 또는 마지막단의 플립플롭(22,21)의 출력 신호쌍(Q,QB)을 샘플링하는 제3 및 제4 트랜지스터(M3, M4), 제1 및 제2 트랜지스터(M1, M2)의 동작 결과에 따라 샘플링된 출력 신호(Q,QB)를 래치하는 제5 및 제6 트랜지스터(M5, M6), 그리고 해당 플립플롭의 동작 전류를 제공하는 전류원(I)을 구비한다.
이에 각 플립플롭(21,22)은 전압 제어 발진기(14)의 출력 신호(Fout)를 자신의 클럭 신호쌍(CK, CKB)으로 입력받고, 이를 응답하여 샘플링과 래치를 반복 수행함으로써 출력 신호(Fout)를 분주한다.
도3은 종래의 기술에 따른 주파수 분주기의 입력 민감도를 도시한 도면이다.
도3에서, x축은 입력 신호의 주파수를, y축은 입력 신호의 신호 세기를, 그리고 Plo는 입력 민감도를 각각 나타낸다.
계속하여 도3을 참조하면, 주파수 분주기는 입력 민감도, 즉 분주가능한 주파수 대역과 최소한의 신호 세기가 일정하게 고정되어 있음을 알 수 있다.
즉, 3GHz의 주파수를 가지는 신호가 입력될 때에는 반드시 해당 신호가 -10dBm 이상의 세기를 가져야 분주 가능하고, 4GHz의 주파수를 가지는 입력신호가 입력될 경우에는 -25dBm 이상의 세기를 가져야 분주 가능하다.
이에 종래의 주파수 분주기가 상기에서와 같이 광대역 시스템에 적용되어, 상기의 분주 가능 영역을 벗어나는 신호가 입력되는 경우에는 분주 동작을 수행할 수 없게 된다.
뿐만 아니라 광대역 시스템에 적용되는 전압 제어 발진기의 경우, 공진점에서 멀어지는 주파수 대역의 끝부분에서 신호 세기가 급격히 줄어드는 문제가 있어, 전압 제어 발진기의 후단에 버퍼나 증폭기와 같은 추가 블록을 삽입시켜 출력 신호의 신호 세기가 상기의 분주 가능 영역에 포함되도록 조절해주어야 한다.
결국, 종래의 주파수 분주기를 이용하는 주파수 합성기를 광대역 시스템에 적용하기 위해서는 생산 비용 및 크기가 불가피하게 증대되는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 입력 민감도를 동적으로 가변하여 보다 넓은 주파수 대역과 신호 세기를 가지는 신호를 분주할 수 있도록 함과 동시에, 전압 제어 발진기가 신호 세기를 조절하기 위한 별도의 블록을 구비하지 않아도 되도록 하는 주파수 분배기를 제공하는 것이다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 주파수 분주기는 링형태로 결합하고, 제어 신호에 따라 입력 민감도를 가변한 후, 클럭 신호에 따라 전단의 출력 신호를 샘플링 및 래치하여 분주 신호를 생성하는 다수의 플립플롭; 및 상기 다수의 플립플롭 각각의 입력 민감도를 상기 클럭 신호의 주파수 대역 및 신호 세기에 적합하도록 설정하는 상기 제어 신호를 생성하여 제공하는 발진 주파 수 조정부를 포함한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 주파수 합성기는 기준 신호와 분주 신호간의 위상 및 주파수차를 검출하는 위상/주파수 비교기; 상기 검출된 위상 및 주파수차를 전압 값으로 변환하는 차지 펌프; 상기 변환된 전압 값에 따라 주파수 가변 동작하여 소정 주파수의 발진 신호를 발생하는 전압 제어 발진기; 및 입력 민감도를 동적으로 가변하면서, 상기 발진 신호를 분주하고 상기 분주 신호를 상기 위상/주파수 비교기에 제공하는 주파수 분주기를 포함한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도4는 본 발명의 일실시예에 따른 주파수 분주기의 구성도를 도시한 도면이다.
도4를 참조하면, 본 발명의 주파수 분주기는 전단의 출력은 후단의 입력에 연결되고 최종단의 출력은 초단의 입력으로 연결되는 링형태로 결합하는 다수의 플립플롭(31,32)과, 발진 주파수 조정부(33)를 구비한다.
각 플립플롭(31,32)은 발진 주파수 조정부(33)로부터 출력되는 제1 및 제2 제어 신호(ctrl1,ctrl2)를 수신하여 샘플링 트랜스컨덕턴스 및 래치 트랜스컨덕턴스를 가변하여 발진 주파수를 가변한 후, 이에 따라 입력 신호(CK,CKB)를 입력받아 분주한다. 이때, 입력 신호(CK,CKB)는 전압 제어 발진기의 출력 신호이다.
발진 주파수 조정부(33)는 발진 주파수를 가변하기 위한 제1 및 제2 제어 신호(ctrl1,ctrl2)를 생성하여 다수의 플립플롭(31,32) 각각에 제공한다.
바람직하게 제1 제어 신호(ctrl1)와 제2 제어 신호(ctrl2)는 샘플링 트랜스컨덕턴스 및 래치 트랜스컨덕턴스가 상보적으로 증감되도록 하는 값을 가지도록 한다.
도5는 도4의 플립플롭의 상세 회로도를 도시한 도면이다.
도5를 참조하면, 본 발명의 플립플롭(31,32)은 접지에 연결된 바이어스 전류원(I), 바이어스 전류원(I)에 소스가 공통 연결되며, 게이트로 인가되는 클럭신호쌍(CK,CKB) 각각에 응답하여 온/오프되는 제1 및 제2 트랜지스터(M1,M2), 제1 트랜지스터(M1)의 드레인에 소스가 공통 연결되고 출력단(Q,QB) 각각에 드레인이 연결되어, 게이트로 인가되는 전단 또는 최종단의 출력 신호쌍(Q,QB) 각각에 응답하여 온/오프되는 제3 및 제4 트랜지스터(M3,M4), 제2 트랜지스터(M2)의 드레인에 소스가 공통 연결되고, 출력단(Q,QB) 각각에 드레인이 연결되고, 드레인과 게이트가 상호 교차되어 연결되는 제5 및 제6 트랜지스터(M5,M6), 구동 전압(VDD)과 제3 및 제4 트랜지스터(M3,M4) 각각의 드레인 사이에 연결되는 저항들(R), 구동 전압(VDD)과 제3 및 제4 트랜지스터(M3,M4)의 공통 소스 사이에 연결되어, 제1 제어 신호(ctrl1)에 따라 제3 및 제4 트랜지스터(M3,M4)의 공통 소스에 인가되는 전류량을 가변하는 제1 가변 전류원(I1), 그리고 구동 전압(VDD)과 제5 및 제6 트랜지스터(M5,M6)의 공통 소스 사이에 연결되어, 제2 제어 신호(ctrl2)에 응답하여 제5 및 제6 트랜지스터(M5,M6)의 공통 소스에 인가되는 전류량을 가변하는 제2 가변 전류원(I2)을 구비한다.
이때, 제1 가변 전류원(I1)과 제2 가변 전류원(I2)의 전류량은 서로 상보적으로 증감되는 값을 가지는 제1 및 제2 제어 신호(ctrl1,ctrl2)에 의해 서로 상보되도록 증감된다.
이와 같이 구성되는 도5의 플립플롭은 도6과 같은 소신호 등가 회로로 해석될 수 있다.
도6을 참조하면, 입력단(in)에 연결된 제1 저항(R1), 입력단(in)와 접지(GND)의 사이에 연결된 제1 캐패시터(C1), 입력단(in)와 출력단(out)의 사이에 연결된 제2 캐패시터(C2), 출력단(out)와 접지(GND)의 사이에 병렬 연결된 입력 전류(gmsVin), 제3 캐패시터(C3), 제2 저항(R2), 및 출력 전류(gm1Vout)로 표현된다.
도6에서, 제1 저항(R1)과 제1 캐패시터(C1)는 입력단(in)에서 보이는 저항 성분과 캐패시턴스 성분을, 제2 저항(R2)과 제3 캐패시터(C3)는 다음단의 입력 임피던스를 포함하여 출력단(out)에서 보이는 전체 저항 성분과 커패시턴스 성분을, gms는 샘플링 트랜지스터쌍(M3, M4)의 트랜스컨덕턴스(이하, 샘플링 트랜스컨덕턴스)를, gml는 래치 트랜지스터쌍(M5, M6)의 트랜스컨덕턴스(이하, 래치 트랜스컨덕턴스)를 각각 의미한다.
이와 같이 해석되는 도4의 플립플롭의 발진 주파수(wo)는 수학식1에 따라 계 산된다.
Figure 112007046851308-pat00001
wo= ,
gms
Figure 112007046851308-pat00002
,
gm1
Figure 112007046851308-pat00003
.
이에 앞서 설명한 바와 같이 주파수 분주기내 제1 및 제2 가변 전류원(I1, I2)을 상보적으로 증감되도록 가변하면, 샘플링 트랜스컨덕턴스(gms)와 래치 트랜스컨덕턴스(gml)는
Figure 112007046851308-pat00004
및
Figure 112007046851308-pat00005
의 식에 따라 가변되고, 그 결과 발진 주파수(wo)도
Figure 112007046851308-pat00006
의 식에 따라 가변된다.
즉, 주파수 분주기내 제1 및 제2 가변 전류원(I1, I2)을 상보적으로 증감되도록 가변함에 따라 플립플롭의 발진 주파수(wo)를 동적으로 가변할 수 있다.
예를 들어, 제1 가변 전류원(I1)이 최대가 되고 제2 가변 전류원(I2)이 최소가 되면, 샘플링 트랜스컨덕턴스(gms)도 최대가 되고 래치 트랜스컨덕턴스(gml)도 최소가 되어 발진 주파수(wo)가 최대치가 된다.
반면 제1 가변 전류원(I1)이 점차로 감소되고 가변 전류원(I2)이 점차로 증가하면, 샘플링 트랜스컨덕턴스(gms)도 점차로 감소되고 래치 트랜스컨덕턴스(gml)도 점차로 증가되어 발진 주파수(wo)도 점차로 낮아지게 된다.
그러다 제1 가변 전류원(I1)이 최소값이 되고 가변 전류원(I2)이 최대값이 되면, 샘플링 트랜스컨덕턴스(gms)는 최소가 되고 래치 트랜스컨덕턴스(gml)는 최대가 되어 발진 주파수(wo)가 최소치가 된다.
도7은 본 발명의 일실시예에 따른 주파수 분주기에 따른 입력 민감도를 도시한 도면이다.
도7에서, x축은 입력 신호(CK, CKB)의 주파수를, y축은 입력 신호(CK, CKB)의 신호 세기를, 그리고 다수의 Plo (Plo1~Plo7) 각각은 제1 및 제2 가변 전류원(I1,I2)의 비 각각에 따른 입력 민감도를 나타낸다.
계속하여 도7를 참조하면, 본 발명의 주파수 분주기는 앞서 설명한 바와 같이 제1 및 제2 가변 전류원(I1,I2)의 비를 가변함으로써 발진 주파수(wo)와 이에 따른 분주 가능 영역, 즉 입력 민감도가 가변됨을 알 수 있다.
이와 같이 본 발명의 주파수 분주기는 전압 제어 발진기로부터 입력되는 신호의 주파수 대역 및 신호세기에 따라 입력 민감도를 동적으로 변경함으로써 넓은 주파수 대역의 신호를 보다 안정적으로 입력받아 분주할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
이와 같이 본 발명의 주파수 분주기는 입력되는 신호의 주파수 및 신호 세기 에 따라 입력 민감도를 동적으로 가변할 수 있어, 광대역 시스템에서 요구하는 넓은 주파수 대역의 신호를 안정적으로 분주할 수 있도록 한다.
또한 입력되는 신호의 주파수 및 신호 세기에 따라 분주 가능한 주파수 및 신호 세기를 동적으로 가변할 수 있음에 따라 전압 제어 발진기도 출력 신호의 세기를 인위적으로 증가시키기 위한 별도의 추가 블록을 구비하지 않아도 된다. 이에 본 발명의 주파수 분주기를 포함하는 주파수 합성기는 생산 비용과 크기를 감소할 수 있게 된다.

Claims (11)

  1. 링형태로 결합하고, 제어 신호에 따라 입력 민감도를 가변한 후, 클럭 신호에 따라 전단의 출력 신호를 샘플링 및 래치하여 분주 신호를 생성하는 다수의 플립플롭; 및
    상기 다수의 플립플롭 각각의 입력 민감도를 상기 클럭 신호의 주파수 대역 및 신호 세기에 적합하도록 설정하는 상기 제어 신호를 생성하여 제공하는 발진 주파수 조정부를 포함하는 주파수 분주기.
  2. 제1항에 있어서, 상기 다수의 플립플롭 각각은
    접지에 연결된 바이어스 전류원;
    상기 바이어스 전류원에 소스가 공통 연결되며, 게이트로 인가되는 상기 클럭 신호쌍 각각에 응답하여 온/오프되는 제1 및 제2 트랜지스터;
    상기 제1 트랜지스터의 드레인에 소스가 공통 연결되고 출력단 각각에 드레인이 연결되어, 게이트로 인가되는 전단 또는 최종단의 출력 신호쌍 각각에 응답하여 온/오프되는 제3 및 제4 트랜지스터;
    상기 제2 트랜지스터의 드레인에 소스가 공통 연결되고, 상기 출력단 각각에 드레인이 연결되고, 드레인과 게이트가 상호 교차되어 연결되는 제5 및 제6 트랜지스터;
    구동 전압과 상기 제3 및 제4 트랜지스터 각각의 드레인 사이에 연결되는 저 항들;
    상기 구동 전압과 상기 제3 및 제4 트랜지스터의 소스 사이에 연결되어, 제1 제어 신호에 따라 상기 제3 및 제4 트랜지스터에 인가되는 제1 전류량을 가변하는 상기 제1 가변 전류원; 및
    상기 구동 전압과 상기 제5 및 제6 트랜지스터의 소스 사이에 연결되어, 제2 제어 신호에 응답하여 상기 제5 및 제6 트랜지스터에 인가되는 제2 전류량을 가변하는 제2 가변 전류원을 포함하는 것을 특징으로 하는 주파수 분주기.
  3. 제2항에 있어서,
    상기 제1 제어 신호와 상기 제2 제어 신호는 상기 제1 전류량과 상기 제2 전류량이 상보적으로 증감되도록 하는 값을 가지는 것을 특징으로 하는 주파수 분주기.
  4. 제3항에 있어서,
    상기 제1 전류량과 상기 제2 전류량은 상기 제3 및 제4 트랜지스터의 트랜스컨덕턴스와 상기 제5 및 제6 트랜지스터의 트랜스컨덕턴스가 상보적으로 증감되도록 하는 값을 가지는 것을 특징으로 하는 주파수 분주기.
  5. 제2항에 있어서, 상기 다수의 플립플롭 각각은
    하기의 수학식을 따른 발진 주파수(wo)를 가지는 상기 분주 신호를 생성하는 것을 특징으로 하는 주파수 분주기.
    wo=
    Figure 112007046851308-pat00007
    ,
    gms
    Figure 112007046851308-pat00008
    ,
    gm1
    Figure 112007046851308-pat00009
    .
    상기 R1 및 C1은 입력단에서 보이는 저항 성분 및 캐패시턴스 성분, 상기 Cgd는 입력단과 출력단 사이의 커패시턴스 성분, 상기 제3 및 제4 트랜지스터의 트랜스컨덕턴스, 상기 gml는 제5 및 제6 트랜지스터의 트랜스컨덕턴스, 상기 I1은 제1 전류량, 및 상기 I2는 제2 전류량임.
  6. 기준 신호와 분주 신호간의 위상 및 주파수차를 검출하는 위상/주파수 비교기;
    상기 검출된 위상 및 주파수차를 전압 값으로 변환하는 차지 펌프;
    상기 변환된 전압 값에 따라 주파수 가변 동작하여 소정 주파수의 발진 신호를 발생하는 전압 제어 발진기; 및
    입력 민감도를 동적으로 가변하면서, 상기 발진 신호를 분주하고 상기 분주 신호를 상기 위상/주파수 비교기에 제공하는 주파수 분주기를 포함하는 주파수 합성기.
  7. 제6항에 있어서, 상기 주파수 분주기는
    링형태로 결합하고, 제어 신호에 따라 입력 민감도를 가변한 후, 상기 발진 신호에 따라 전단 또는 최종단의 출력 신호를 샘플링 및 래치하여 분주 신호를 생성하는 다수의 플립플롭; 및
    상기 다수의 플립플롭 각각의 입력 민감도를 상기 발진 신호의 주파수 대역 및 신호 세기에 적합하도록 설정하는 상기 제어 신호를 생성하여 제공하는 발진 주파수 조정부를 포함하는 것을 특징으로 하는 주파수 합성기.
  8. 제7항에 있어서, 상기 다수의 플립플롭 각각은
    접지에 연결된 바이어스 전류원;
    상기 바이어스 전류원에 소스가 공통 연결되며, 게이트로 인가되는 상기 발진 신호쌍 각각에 응답하여 온/오프되는 제1 및 제2 트랜지스터;
    상기 제1 트랜지스터의 드레인에 소스가 공통 연결되고 출력단 각각에 드레인이 연결되어, 게이트로 인가되는 전단 또는 최종단의 출력 신호쌍 각각에 응답하여 온/오프되는 제3 및 제4 트랜지스터;
    상기 제2 트랜지스터의 드레인에 소스가 공통 연결되고, 상기 출력단 각각에 드레인이 연결되고, 드레인과 게이트가 상호 교차되어 연결되는 제5 및 제6 트랜지스터;
    구동 전압과 상기 제3 및 제4 트랜지스터 각각의 드레인 사이에 연결되는 저항들;
    상기 구동 전압과 상기 제3 및 제4 트랜지스터의 소스 사이에 연결되어, 제1 제어 신호에 따라 상기 제3 및 제4 트랜지스터에 인가되는 제1 전류량을 가변하는 상기 제1 가변 전류원; 및
    상기 구동 전압과 상기 제5 및 제6 트랜지스터의 소스 사이에 연결되어, 제2 제어 신호에 응답하여 상기 제5 및 제6 트랜지스터에 인가되는 제2 전류량을 가변하는 제2 가변 전류원을 포함하는 것을 특징으로 하는 주파수 합성기.
  9. 제8항에 있어서,
    상기 제1 제어 신호와 상기 제2 제어 신호는 상기 제1 전류량과 상기 제2 전류량이 상보적으로 증감되도록 하는 값을 가지는 것을 특징으로 하는 주파수 합성기.
  10. 제9항에 있어서,
    상기 제1 전류량과 상기 제2 전류량은 상기 제3 및 제4 트랜지스터의 트랜스컨덕턴스와 상기 제5 및 제6 트랜지스터의 트랜스컨덕턴스가 상보적으로 증감되도록 하는 값을 가지는 것을 특징으로 하는 주파수 합성기.
  11. 제8항에 있어서, 상기 다수의 플립플롭 각각은
    하기의 수학식을 따른 발진 주파수(wo)를 가지는 상기 분주 신호를 생성하는 것을 특징으로 하는 주파수 합성기.
    wo=
    Figure 112007046851308-pat00010
    ,
    gms
    Figure 112007046851308-pat00011
    ,
    gm1
    Figure 112007046851308-pat00012
    .
    상기 R1 및 C1은 입력단에서 보이는 저항 성분 및 캐패시턴스 성분, 상기 Cgd는 입력단과 출력단 사이의 커패시턴스 성분, 상기 gms는 상기 제3 및 제4 트랜지스터의 트랜스컨덕턴스, 상기 gml는 제5 및 제6 트랜지스터의 트랜스컨덕턴스, 상기 I1은 제1 전류량, 및 상기 I2는 제2 전류량임.
KR1020070063655A 2007-06-27 2007-06-27 주파수 분주기 및 그를 이용하는 주파수 합성기 KR100905841B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070063655A KR100905841B1 (ko) 2007-06-27 2007-06-27 주파수 분주기 및 그를 이용하는 주파수 합성기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070063655A KR100905841B1 (ko) 2007-06-27 2007-06-27 주파수 분주기 및 그를 이용하는 주파수 합성기

Publications (2)

Publication Number Publication Date
KR20080114272A KR20080114272A (ko) 2008-12-31
KR100905841B1 true KR100905841B1 (ko) 2009-07-02

Family

ID=40371399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070063655A KR100905841B1 (ko) 2007-06-27 2007-06-27 주파수 분주기 및 그를 이용하는 주파수 합성기

Country Status (1)

Country Link
KR (1) KR100905841B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010044897A (ko) * 1999-11-01 2001-06-05 김춘호 이중대역을 갖는 위상 잠금 주파수 합성 장치
KR20060007817A (ko) * 2004-07-22 2006-01-26 삼성전자주식회사 고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및분주 방법
KR20060026989A (ko) * 2004-09-22 2006-03-27 지씨티 세미컨덕터 인코포레이티드 광대역 주파수 발진 장치 및 그 방법
KR20070063260A (ko) * 2005-12-14 2007-06-19 주식회사 대우일렉트로닉스 클럭 발생 장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010044897A (ko) * 1999-11-01 2001-06-05 김춘호 이중대역을 갖는 위상 잠금 주파수 합성 장치
KR20060007817A (ko) * 2004-07-22 2006-01-26 삼성전자주식회사 고속 듀얼 모듈러스 프리스케일러를 구비한 분주기 및분주 방법
KR20060026989A (ko) * 2004-09-22 2006-03-27 지씨티 세미컨덕터 인코포레이티드 광대역 주파수 발진 장치 및 그 방법
KR20070063260A (ko) * 2005-12-14 2007-06-19 주식회사 대우일렉트로닉스 클럭 발생 장치 및 방법

Also Published As

Publication number Publication date
KR20080114272A (ko) 2008-12-31

Similar Documents

Publication Publication Date Title
EP2399339B1 (en) Symmetric load delay cell oscillator
US9024667B1 (en) Self-biased phase lock loop
JP4089938B2 (ja) 電圧制御発振器
US9762211B2 (en) System and method for adjusting duty cycle in clock signals
US7443254B2 (en) Relaxation oscillator with propagation delay compensation for improving the linearity and maximum frequency
JP2004320721A (ja) 発振回路及び発振回路制御方法
WO2007072551A1 (ja) 電圧制御リングオシレータ
CN110999087B (zh) 锁相环路电路
JP4754580B2 (ja) 位相同期回路
US6529084B1 (en) Interleaved feedforward VCO and PLL
CN109586714B (zh) 使用锁相环和锁频环对压控振荡器进行校准以修整其增益
US20100073040A1 (en) Frequency divider using latch structure
KR100905841B1 (ko) 주파수 분주기 및 그를 이용하는 주파수 합성기
JP2001320235A (ja) 電圧制御発振器
US9019029B2 (en) Systems and methods for impedance switching
JP2006033238A (ja) 電圧制御型発振器
CN112425077A (zh) 直接调制合成器的高级多增益校准
JP4510039B2 (ja) 位相同期回路
KR100830899B1 (ko) 전압 제어 발진기의 이득 측정 방법 및 이를 이용하는주파수 합성기
KR20140117938A (ko) 링형 전압 제어 발진기
KR100970916B1 (ko) 위상 동기 루프의 루프-필터의 튜닝
KR101796877B1 (ko) 전압 펌프 및 위상 동기 제어 장치
KR100742016B1 (ko) 튜닝가능 발진기 및 전파 지연 보상 방법
CN110138383B (zh) 频率产生电路
KR20230093709A (ko) 잡음이 개선된 밀리미터파 lc 발진기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130403

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee