JPH01186012A - ディジタル信号同期クロック発生回路 - Google Patents
ディジタル信号同期クロック発生回路Info
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- JPH01186012A JPH01186012A JP63009991A JP999188A JPH01186012A JP H01186012 A JPH01186012 A JP H01186012A JP 63009991 A JP63009991 A JP 63009991A JP 999188 A JP999188 A JP 999188A JP H01186012 A JPH01186012 A JP H01186012A
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- JP
- Japan
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- output
- digital signal
- clock
- circuit
- frequency
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- 230000000694 effects Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル信号に対する同期クロックを発生す
るディジタル信号同１９１クロツク発生回路に関する。
るディジタル信号同１９１クロツク発生回路に関する。
（従来の技術）
従来、入力ディジタル信号に同ＩＪ したクロックを１
ｑる方法として、第４図及び第５図に示す２つの方法が
ある。第６図は第４図の回路の各部の信号波形図（タイ
ミングチャート）である。
ｑる方法として、第４図及び第５図に示す２つの方法が
ある。第６図は第４図の回路の各部の信号波形図（タイ
ミングチャート）である。
第４図の方法は、入力ディジタル信号を、そのデータ周
１１ＪＩＴに比べて十分小さい遅延Ｍをもつ遅延回路１
に入力し、更に、この遅延回路１で遅延されたディジタ
ル信号と無処理のディジタル信号とをＥＸ−ＯＲゲート
回路２でＥＸ−ＯＲゲートすることにより、入力ディジ
タル信号の立上がり。
１１ＪＩＴに比べて十分小さい遅延Ｍをもつ遅延回路１
に入力し、更に、この遅延回路１で遅延されたディジタ
ル信号と無処理のディジタル信号とをＥＸ−ＯＲゲート
回路２でＥＸ−ＯＲゲートすることにより、入力ディジ
タル信号の立上がり。
立下がりエツジを検出し、これをデータ周期Ｔと同じ周
期特性をもつＬＣＪｔｌｆｉ器３に入力し、共振させる
。
期特性をもつＬＣＪｔｌｆｉ器３に入力し、共振させる
。
このＬＣ共撮器３の出力をコンパレータ４により波形整
形し、入力ディジタル信号に同期したクロックとして得
ることができる。
形し、入力ディジタル信号に同期したクロックとして得
ることができる。
なお、ＬＣ共振器３のり、Ｃの値については、ＬＣ共振
器３に信号が入力され、再び、次の信号が入力されない
場合、ＬＣ共振器３の出力は減衰していくが、例えばコ
ンパレータ４で設定するしきい値まで振幅が減衰する時
間が入力ディジタル信号において同一データが続く最大
時間より大きくなるようにり、Ｃの値を求めればよい。
器３に信号が入力され、再び、次の信号が入力されない
場合、ＬＣ共振器３の出力は減衰していくが、例えばコ
ンパレータ４で設定するしきい値まで振幅が減衰する時
間が入力ディジタル信号において同一データが続く最大
時間より大きくなるようにり、Ｃの値を求めればよい。
第４図の方法は、ＰＬＬ（フェーズ・ロックド・ループ
）と呼ばれ、ＶＣＯ（電圧制御発振器）５からの発揚出
力と入力ディジタル信号とを位相比較器６で位相比較し
、ループフィルタ７によりフィルタリングした制御信号
によりＶＣＯ５を制御覆る方法である。
）と呼ばれ、ＶＣＯ（電圧制御発振器）５からの発揚出
力と入力ディジタル信号とを位相比較器６で位相比較し
、ループフィルタ７によりフィルタリングした制御信号
によりＶＣＯ５を制御覆る方法である。
（発明が解決しようとする課題）
ところが、上記した第４図の方法は、入力信号に雑γ′
、がある場合、［ＥＸ−ＯＲゲート回路２から入力ディ
ジタル化５−３の立上がり、立下がりエツジとは無関係
にパルスが出力される可能性がある。
、がある場合、［ＥＸ−ＯＲゲート回路２から入力ディ
ジタル化５−３の立上がり、立下がりエツジとは無関係
にパルスが出力される可能性がある。
そして、このパルスがしＣ共振鼎の共振周期に同期して
いないと共振の振幅を弱める方向に動き、同一データが
続く最大０５間に対し、コンパレータで設定したしきい
値まで共振出力の振幅が速く減衰してしまう。
いないと共振の振幅を弱める方向に動き、同一データが
続く最大０５間に対し、コンパレータで設定したしきい
値まで共振出力の振幅が速く減衰してしまう。
また、上記した第５図の方法は、ループフィルタ７によ
りフィルタリングされた位相比較器６の出力によりＶＣ
Ｏ５を制御する方法であるため、（１） ループフィ
ルタ７により除去できない、またはループフィルタ７を
通過した後に外？’ｌ！ Ｚ 導等により発生した’Ｉ
ＩＮによりＶＣＯ５の正しい制御がでさない場合がある
。
りフィルタリングされた位相比較器６の出力によりＶＣ
Ｏ５を制御する方法であるため、（１） ループフィ
ルタ７により除去できない、またはループフィルタ７を
通過した後に外？’ｌ！ Ｚ 導等により発生した’Ｉ
ＩＮによりＶＣＯ５の正しい制御がでさない場合がある
。
■ 人力ディジタル信号が途切れた場合（例えば、記録
媒体のキズ等によるドロップアウトがある場合）、ＶＣ
Ｏ５は自走発揚状態となり、同期クロック出力の連続性
（入力ディジタル信号に対する）を保つことが困難であ
る。
媒体のキズ等によるドロップアウトがある場合）、ＶＣ
Ｏ５は自走発揚状態となり、同期クロック出力の連続性
（入力ディジタル信号に対する）を保つことが困難であ
る。
という問題点がある。
そこで、本発明は上記した従来の技術の問題点を解決し
て、入力ディジタル信号の雑音成分による同期位相変動
の減少及び記録媒体からの再生信号のドロップアウト等
による一時的な途切れに対して入力ディジタル信号が正
常に戻った時、クロックの連続性の保持を容易とするデ
ィジタル信号同期り０ツク発生回路を提供することを目
的とする。
て、入力ディジタル信号の雑音成分による同期位相変動
の減少及び記録媒体からの再生信号のドロップアウト等
による一時的な途切れに対して入力ディジタル信号が正
常に戻った時、クロックの連続性の保持を容易とするデ
ィジタル信号同期り０ツク発生回路を提供することを目
的とする。
（課題を解決するための手段）
本発明は上記の目的を速成するために、入力ディジタル
信号をこの入力ディジタル信号のデータ周期に対して１
／Ｎ（Ｎは３以上の整数）の周期をもつりＯツクで二重
ラッチする二重ラッチ回路と、この二重ラッチ回路の一
市目のラッチ信号と二重目のラッチ信号をＥＸ−ＮＯＲ
ゲートするＥＸ−ＮＯＲゲート回”ｌＢと、こ（７）Ｅ
Ｘ−ＮＯＲゲート回路の出力が入力され、前記クロック
で動作するＮ段のシフトレジスタと、前記シフトレジス
タの（Ｎ−１）段目の出力と、前記シフトレジスタの（
Ｎ−２）段目の出力、（Ｎ−１）段目の出力のＡＮＤゲ
ー１−出力及び前記シフトレジスタの（Ｎ−１）段目の
出力、Ｎ段目の出力のＡＮＤグー１〜出力のＮＯＲゲー
ト出力とをＮＡＮＤグー］・するＮΔＮＤゲート回路と
、このＮＡＮＤゲート回路の出力によりリセツ１〜され
、前記クロックを１／Ｎ分周する１／Ｎ分周器とを備え
、この１／Ｎ分周鼎の出力から前記入力ディジタル信号
と同期し、かつそのデータ周期と一致した周波数をもつ
同１１１１クロツクを得るようにしたことを特徴とする
Ｙイジタル信号１「１１期クロック発生回路を提供する
しのである。
信号をこの入力ディジタル信号のデータ周期に対して１
／Ｎ（Ｎは３以上の整数）の周期をもつりＯツクで二重
ラッチする二重ラッチ回路と、この二重ラッチ回路の一
市目のラッチ信号と二重目のラッチ信号をＥＸ−ＮＯＲ
ゲートするＥＸ−ＮＯＲゲート回”ｌＢと、こ（７）Ｅ
Ｘ−ＮＯＲゲート回路の出力が入力され、前記クロック
で動作するＮ段のシフトレジスタと、前記シフトレジス
タの（Ｎ−１）段目の出力と、前記シフトレジスタの（
Ｎ−２）段目の出力、（Ｎ−１）段目の出力のＡＮＤゲ
ー１−出力及び前記シフトレジスタの（Ｎ−１）段目の
出力、Ｎ段目の出力のＡＮＤグー１〜出力のＮＯＲゲー
ト出力とをＮＡＮＤグー］・するＮΔＮＤゲート回路と
、このＮＡＮＤゲート回路の出力によりリセツ１〜され
、前記クロックを１／Ｎ分周する１／Ｎ分周器とを備え
、この１／Ｎ分周鼎の出力から前記入力ディジタル信号
と同期し、かつそのデータ周期と一致した周波数をもつ
同１１１１クロツクを得るようにしたことを特徴とする
Ｙイジタル信号１「１１期クロック発生回路を提供する
しのである。
（実 浦 例）
本発明になるディジタル信号同期クロック発生回路の一
実施例について、以下に図面と共に説明する。
実施例について、以下に図面と共に説明する。
第１図は本発明になるディジタル信号同期クロック発生
回路の一実施例を示す図、第２図は第１図の回路の各部
の信号波形図である。
回路の一実施例を示す図、第２図は第１図の回路の各部
の信号波形図である。
同図において、外部入力ディジタル信号は、Ｄフリップ
フロップ１１の入力端子りに入力され、その出力はＤフ
リップフロップ１２の入力端子り及びＥＸ−ＯＲゲート
回路１３の一方の入力端子に入力される。更に、Ｄフリ
ップフロップ１２の出力ＱはＥＸ−ＯＲゲート回路１３
の他方の入力端子に入力され、ＥＸ−ＯＲゲート回路１
３の出力ｄ１はＮ段（Ｎは３以上の整数）シフトレジス
タ１４の入力端子りに供給される。なお、第２図はＮ＝
８の場合を示す。
フロップ１１の入力端子りに入力され、その出力はＤフ
リップフロップ１２の入力端子り及びＥＸ−ＯＲゲート
回路１３の一方の入力端子に入力される。更に、Ｄフリ
ップフロップ１２の出力ＱはＥＸ−ＯＲゲート回路１３
の他方の入力端子に入力され、ＥＸ−ＯＲゲート回路１
３の出力ｄ１はＮ段（Ｎは３以上の整数）シフトレジス
タ１４の入力端子りに供給される。なお、第２図はＮ＝
８の場合を示す。
１５は入力ディジタル信号の信号周波数ｆＤのＮイ８の
周波数をもつ内部クロックＮｆｏを出力するＮｆ’ｏ発
１２である。そして、Ｄフリップフロップ１１．１２及
びＮ段シフトレジスタ１４は、ＮｆＤ発（辰器１５より
の内部クロックＮｆＤで動作する。
周波数をもつ内部クロックＮｆｏを出力するＮｆ’ｏ発
１２である。そして、Ｄフリップフロップ１１．１２及
びＮ段シフトレジスタ１４は、ＮｆＤ発（辰器１５より
の内部クロックＮｆＤで動作する。
外部入力ディジタル信号は、Ｄフリップフロップ１１及
び１２において内部クロックＮｆＤで二重うツチされ、
史に、Ｄフリップフロップ１１の一重目のラッチ信号と
Ｄフリップ７０ツブ１２の二重目のラッチ信号とをＥＸ
−Ｏｒ＜ゲート回路１３でＥＸ−ＯＲゲー１−すること
により、その出力（“Ｈ′が１り【コック期間分の検出
信号）（ｊｌが入力ディジタル信号の立上がり、立下が
りエツジとして検出される（第３図ａ参照）。
び１２において内部クロックＮｆＤで二重うツチされ、
史に、Ｄフリップフロップ１１の一重目のラッチ信号と
Ｄフリップ７０ツブ１２の二重目のラッチ信号とをＥＸ
−Ｏｒ＜ゲート回路１３でＥＸ−ＯＲゲー１−すること
により、その出力（“Ｈ′が１り【コック期間分の検出
信号）（ｊｌが入力ディジタル信号の立上がり、立下が
りエツジとして検出される（第３図ａ参照）。
ここで、第３図ｂ−ｇのように人力ディジタル信号（デ
ータ）に雑音等がある場合には、データの０上がり、立
下がりエツジ以外の位置で、ＥＸ−ＯＲゲート回路１３
の出力（検出信号）ｄ＋が現われ、しかも、この検出信
号はＨ″が２クロック期間分のものとして現われる。但
し、第３図Ｑのように立上がり、立下がりエツジの直前
で雑品がラッチされる場合は、検出信号（雑音に対応し
たもの）は“Ｈ″が２クロック期間分のものとはならな
い。
ータ）に雑音等がある場合には、データの０上がり、立
下がりエツジ以外の位置で、ＥＸ−ＯＲゲート回路１３
の出力（検出信号）ｄ＋が現われ、しかも、この検出信
号はＨ″が２クロック期間分のものとして現われる。但
し、第３図Ｑのように立上がり、立下がりエツジの直前
で雑品がラッチされる場合は、検出信号（雑音に対応し
たもの）は“Ｈ″が２クロック期間分のものとはならな
い。
次に、Ｅ Ｘ −ＯＲグー５回路１３の出力（検出信号
＞ｄ＋は、Ｎ段シフトレジスタ１４に供給される。
＞ｄ＋は、Ｎ段シフトレジスタ１４に供給される。
そして、このＮ段シフトレジスタ１４の＜Ｎ−１）段目
の出力Ｑ （Ｎ−１）は、ＮＡＮＤゲート回路１６に供
給される。
の出力Ｑ （Ｎ−１）は、ＮＡＮＤゲート回路１６に供
給される。
また、Ｎ段シフトレジスタ１４の（Ｎ−２）段目の出力
Ｑ（Ｎ−２） 、 （Ｎ−１＞段目の出力Ｑ（Ｎ−１
１はＡＮＤゲート回路１７に供給され、同様にＮ段シフ
トレジスタ１４の（Ｎ−１＞段目の出力Ｑ（Ｎ−１）
。
Ｑ（Ｎ−２） 、 （Ｎ−１＞段目の出力Ｑ（Ｎ−１
１はＡＮＤゲート回路１７に供給され、同様にＮ段シフ
トレジスタ１４の（Ｎ−１＞段目の出力Ｑ（Ｎ−１）
。
Ｎ段目の出力ＱＮはＡＮＤゲート回路１８に供給され、
これらＡＮＤゲート回路１７．１８の各出力はＮＯＲゲ
ー１−回路１９に供給され、更に、このＮＯＲゲー１−
回路１９の出力ｄ２はＮＡＮＤゲート回路１６゜に供給
される。
これらＡＮＤゲート回路１７．１８の各出力はＮＯＲゲ
ー１−回路１９に供給され、更に、このＮＯＲゲー１−
回路１９の出力ｄ２はＮＡＮＤゲート回路１６゜に供給
される。
ここで、上記したように、Ｎ段シフトレジスタ１４の出
力Ｑ（Ｎ−２１、Ｑ（Ｎ−１１、ＱＮからＡＮＤゲート
回路１７．１８． ＮＯＲゲート回路１９を通して、Ｎ
ＯＲゲート回路１９の出力よりパルスｄｚを１！７るの
は、データの雑音等がラッチされた場合に発生するＨ”
が２クロック期間分の検出信＠（雑音に対応したもの）
とデータの立上がり、立下がりエツジの検出信号（正規
のもの）とを判別するためである。
力Ｑ（Ｎ−２１、Ｑ（Ｎ−１１、ＱＮからＡＮＤゲート
回路１７．１８． ＮＯＲゲート回路１９を通して、Ｎ
ＯＲゲート回路１９の出力よりパルスｄｚを１！７るの
は、データの雑音等がラッチされた場合に発生するＨ”
が２クロック期間分の検出信＠（雑音に対応したもの）
とデータの立上がり、立下がりエツジの検出信号（正規
のもの）とを判別するためである。
そして、ＮＡＮＤゲート回路１６の出力ωは、リレッＩ
−信号として、Ｎｆｏ発掘発掘器上５の内部クロックＮ
ｆｏを１／Ｎ分周する１／Ｎ分周器２０に供給され、こ
の１／Ｎ分周器２０の出力より、雑音による位相同期変
動なしに同期クロック「０を発生することができる。更
に、この同期クロックは、入力ディジタル信号と同期し
、かつ入力ディジタル信号のデータ周期（１／ ｆ ｏ
）と一致した周波数（ｆｏ）をもつものである。
−信号として、Ｎｆｏ発掘発掘器上５の内部クロックＮ
ｆｏを１／Ｎ分周する１／Ｎ分周器２０に供給され、こ
の１／Ｎ分周器２０の出力より、雑音による位相同期変
動なしに同期クロック「０を発生することができる。更
に、この同期クロックは、入力ディジタル信号と同期し
、かつ入力ディジタル信号のデータ周期（１／ ｆ ｏ
）と一致した周波数（ｆｏ）をもつものである。
なお、第３図ｑのようにデータの立上がり、立下がりエ
ツジの直前に雑Ｅｌ−がある場合には、雑音による；こ
った検出信号どして判別されないが、Ｎがある程度大き
ければ、実際の立上がり、立下がりエツジに対してクロ
ックＮｆｏの１り０ツク期間分だけ早まるだけであるの
で（第２図参照）、第３図りの場合は無視でさる。
ツジの直前に雑Ｅｌ−がある場合には、雑音による；こ
った検出信号どして判別されないが、Ｎがある程度大き
ければ、実際の立上がり、立下がりエツジに対してクロ
ックＮｆｏの１り０ツク期間分だけ早まるだけであるの
で（第２図参照）、第３図りの場合は無視でさる。
（発明の効果）
以上の如く、本発明のディジタル信号同期クロック発生
回路によれば、 （１） 入力ディジタル信号が途切れ（例えば、記録
媒体のキズ等によるドロップアウトがあり）、自走状態
になった場合でも、入力ディジタル信号のデータ周期（
１／ ｆ ｏ ）と同期クロックの周波数（ｆｏ）は一
致している。
回路によれば、 （１） 入力ディジタル信号が途切れ（例えば、記録
媒体のキズ等によるドロップアウトがあり）、自走状態
になった場合でも、入力ディジタル信号のデータ周期（
１／ ｆ ｏ ）と同期クロックの周波数（ｆｏ）は一
致している。
（２） 入力ディジタル信号の立上がり、立下がりエ
ツジの誤検出を判別でき、雑音等による誤動作が起きに
くく、起きた場合でも位相誤差はり０ツクＮｆｏの１ク
ロック期間分だけである。
ツジの誤検出を判別でき、雑音等による誤動作が起きに
くく、起きた場合でも位相誤差はり０ツクＮｆｏの１ク
ロック期間分だけである。
どいつだ特長を有する。
第１図は本発明になるディジタル信号同ＩＪクロック発
生回路の一実施例を示す図、第２図は第１図の回路の各
部の信号波形図、第３図は入力ディジタル信号（データ
）とその立上がり、立下がりエツジの検出信号を示す図
、第４図はＬＣ共Ｊ５器を用いた従来のディジタル信号
同期クロック発生回路の一例を示す図、第５図はＰＬＬ
を用いた従来のディジタル信号同期クロック発生回路の
一例を示す図、第６図は第４図の回路の各部の信号波形
図である。 １１、１２・・・Ｄフリップフロップ、１３・・・Ｅ
Ｘ −ＯＲゲート回路、１４・・・Ｎ段シフｌ−レジス
タ、１５・・・Ｎ ｆ ｏ発振器、１６・・・ＮＡＮＩ
）グー１−回路、 １７、１８・・・ＡＮＤゲート回路、 １９・・・ＮＯＲゲート回路、２０・・・１／Ｎ分周器
。 Ｎｆｐ」Ｌ巳土已−、−１０」土ＩＬ む ３ｒＢ
生回路の一実施例を示す図、第２図は第１図の回路の各
部の信号波形図、第３図は入力ディジタル信号（データ
）とその立上がり、立下がりエツジの検出信号を示す図
、第４図はＬＣ共Ｊ５器を用いた従来のディジタル信号
同期クロック発生回路の一例を示す図、第５図はＰＬＬ
を用いた従来のディジタル信号同期クロック発生回路の
一例を示す図、第６図は第４図の回路の各部の信号波形
図である。 １１、１２・・・Ｄフリップフロップ、１３・・・Ｅ
Ｘ −ＯＲゲート回路、１４・・・Ｎ段シフｌ−レジス
タ、１５・・・Ｎ ｆ ｏ発振器、１６・・・ＮＡＮＩ
）グー１−回路、 １７、１８・・・ＡＮＤゲート回路、 １９・・・ＮＯＲゲート回路、２０・・・１／Ｎ分周器
。 Ｎｆｐ」Ｌ巳土已−、−１０」土ＩＬ む ３ｒＢ
Claims (1)
- 【特許請求の範囲】 入力ディジタル信号をこの入力ディジタル信号のデータ
周期に対して１／Ｎ（Ｎは３以上の整数）の周期をもつ
クロックで二重ラッチする二重ラッチ回路と、 この二重ラッチ回路の一重目のラッチ信号と二重目のラ
ッチ信号をＥＸ−ＮＯＲゲートするＥＸ−ＮＯＲゲート
回路と、 このＥＸ−ＮＯＲゲート回路の出力が入力され、前記ク
ロックで動作するＮ段のシフトレジスタと、前記シフト
レジスタの（Ｎ−１）段目の出力と、前記シフトレジス
タの（Ｎ−２）段目の出力、（Ｎ−１）段目の出力のＡ
ＮＤゲート出力及び前記シフトレジスタの（Ｎ−１）段
目の出力、Ｎ段目の出力のＡＮＤゲート出力のＮＯＲゲ
ート出力とをＮＡＮＤゲートするＮＡＮＤゲート回路と
、このＮＡＮＤゲート回路の出力によりリセットされ、
前記クロックを１／Ｎ分周する１／Ｎ分周器とを備え、 この１／Ｎ分周器の出力から前記入力ディジタル信号と
同期し、かつそのデータ周期と一致した周波数をもつ同
期クロックを得るようにしたことを特徴とするディジタ
ル信号同期クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009991A JPH01186012A (ja) | 1988-01-20 | 1988-01-20 | ディジタル信号同期クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009991A JPH01186012A (ja) | 1988-01-20 | 1988-01-20 | ディジタル信号同期クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186012A true JPH01186012A (ja) | 1989-07-25 |
Family
ID=11735330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009991A Pending JPH01186012A (ja) | 1988-01-20 | 1988-01-20 | ディジタル信号同期クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7471604B2 (en) | 2002-04-11 | 2008-12-30 | Samsung Electronics Co., Ltd. | Apparatus for detecting and correcting wobble error and phase locked loop circuit using the same |
-
1988
- 1988-01-20 JP JP63009991A patent/JPH01186012A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7471604B2 (en) | 2002-04-11 | 2008-12-30 | Samsung Electronics Co., Ltd. | Apparatus for detecting and correcting wobble error and phase locked loop circuit using the same |
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