JP2012094954A - インタフェース回路およびそれを用いた電子機器、セレクタ - Google Patents

Abstract

【課題】複数のポートを有するインタフェース回路の、回路面積の削減にある。
【解決手段】複数のポートごとに設けられた同期信号発生器６０_Ａ〜６０_Ｄはそれぞれ、第１デコーダ１２ａ、第２デコーダ１２ｂから対応するポートの同期信号ＥＮＣ＿ＥＮを受けると、それ以降、そのポートの同期信号のレプリカＥＮＣ＿ＥＮ’を周期的に生成する。第１演算モジュール３０は、第１デコーダ１２ａまたは同期信号発生器６０からの同期信号ＥＮＣ＿ＥＮ、ＥＮＣ＿ＥＮ’がアサートされると、認証データＲ_ｉを演算する。第２演算モジュール３２は、アクティブポートの同期信号ＥＮＣ＿ＥＮがアサートされると、第１演算モジュール３０の演算により得られるデータを利用して、アクティブポートのデータストリームを解読するための解除コードＳ２を生成する。
【選択図】図１

Description

本発明は、暗号化されたデータを復号するインタフェース回路に関する。

テレビやＡＶアンプをはじめとするマルチメディア機器は、複数チャンネルの入力インタフェースおよびセレクタを備え、複数の機器が接続可能であるとともに、セレクタによって選択されたひとつのチャンネルに接続される機器からのデータストリームを処理可能となっている。

近年、こうしたマルチメディア機器のインタフェースとして、ＨＤＭＩ（High-Definition Multimedia Interface）規格やＤＶＩ（Digital Visual Interface）規格などが広く普及している。ＨＤＭＩ規格やＤＶＩ規格では、接続される機器同士が互いに認証し合った後に、映像、音声などのデータストリームを暗号化して伝送する。

国際公開第０９／１０８８１８号パンフレット 特開２００１−１２７７５４号公報 特開２００７−８９０１３号公報

特許文献１には、複数の外部機器（ソース機器）から、暗号化されたデータストリームを受け、そのひとつを選択して出力する回路構成が開示されている。この技術では、図２に示されるように、ソース機器ごとに、ＨＤＣＰ（High-bandwidth Digital Content Protection）エンジン（１０４、１０６、１０８、１０９）が設けられる。各ＨＤＣＰエンジンによって生成された復号用のコード（Cipher outputs）のうち、アクティブポートに対応するひとつがマルチプレクサ（１０２）によって選択される。暗号解除エンジン（De-cipher Engine ２５６）は、選択された復号用のデータを用いて、アクティブポートのビデオデータおよびパケットデータを復号（デクリプト）する。

特許文献１では、入力ポートごとに、ＨＤＣＰエンジンが必要となるため、ポート数が増えるにしたがい、ハードウェアの規模が大きくなってしまう。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、複数のポートを有するインタフェース回路の、回路面積の削減にある。

本発明のある態様は、複数のポートに複数の外部機器から暗号化されたデータストリームを受け、アクティブポートに入力されるデータストリームの暗号化を解除して出力するインタフェース回路に関する。インタフェース回路は、複数のポートと、第１セレクタと、第２セレクタと、第１デコーダと、第２デコーダと、それぞれが複数のポートごとに設けられた複数の同期信号発生器と、第１演算モジュールと、第２演算モジュールと、復号モジュールと、認証処理部と、を備える。
複数のポートにはそれぞれ外部機器が接続される。各ポートは、対応する外部機器からの暗号化されたデータストリームが入力される入力ポートと、対応する外部機器との間の認証に必要な信号が送受信される認証ポートと、を含む。第１セレクタは、複数の入力ポートのうちアクティブポートに入力されるデータストリームを選択する。第２セレクタは、複数の入力ポートに入力されるデータストリームを順にサイクリックに選択する。第１デコーダは、セレクタにより選択されたアクティブポートのデータストリームを受け、同期信号を抽出する。第２デコーダは、第２セレクタにより選択されたポートのデータストリームを受け、同期信号を抽出する。各同期信号発生器は、第１デコーダまたは第２デコーダから対応するポートの同期信号を受けると、それ以降、対応するポートの同期信号を周期的に生成する、第１演算モジュールは、第１デコーダにより抽出された同期信号がアサートされ、もしくは同期信号発生器により生成される同期信号がアサートされると、アサートされた同期信号に対応するポートに接続される外部機器との間でリンクを確立し、それを維持するための認証データを演算する。第２演算モジュールは、アクティブポートの同期信号がアサートされると、第１演算モジュールの演算により得られるデータを利用して、アクティブポートに入力されるデータストリームを解読するための解除コードを生成する。復号モジュールは、第１セレクタにより選択されたアクティブポートのデータストリームを、第２演算モジュールから出力される解除コードを用いて復号する。認証処理部は、第１演算モジュールによりポートごとに算出された認証データを用いて、各ポートに対応する外部機器との間でリンクを維持する。

この態様によれば、第２セレクタおよび第２デコーダによって、アクティブポートおよび非アクティブポートの区別無く、すべてのポートの同期信号がサイクリックに抽出され、各同期信号を、同期信号発生器によって内部生成することができる。したがって、第１演算モジュールは、すべてのポートとの間で、認証を確立し、それを維持することができるため、いずれのポートがアクティブポートに設定される場合でも、認証の再確立を省略することができる。またポート数が増えても、演算モジュールの数を増やす必要がないため、回路面積の増大を抑制できる。

外部機器からのデータは画像データまたは音声データを含み、第１演算モジュールは、フレームごとに演算処理を実行し、第２演算モジュールは、ピクセルごとに演算処理を実行してもよい。

本発明の別の態様は、電子機器である。この電子機器は、上述のインタフェース回路を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、複数のポートを有するインタフェース回路の回路面積を削減できる。

実施の形態に係るインタフェース回路を備える電子機器の構成を示すブロック図である。 図２（ａ）〜（ｆ）は、第１演算モジュールおよび第２演算モジュールの動作を示す図である。 図１のインタフェース回路のアクティブポートに関するタイムチャートである。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、実施の形態に係るインタフェース回路１００を備える電子機器１の構成を示すブロック図である。電子機器１としては、複数の入力ポートを備えるテレビ、ＰＣ用ディスプレイ、ＡＶアンプ、デジタルビデオレコーダをはじめとするマルチメディア機器が例示されるが、インタフェース回路１００の用途は特に限定されない。たとえば電子機器１はＨＤＭＩセレクタであってもよい。本実施の形態では、電子機器１がディスプレイ装置であるものとして説明する。

電子機器１は、外部機器（不図示）とマルチメディアインタフェースを介して接続され、外部機器からの映像データや音声データ（コンテンツデータと総称される）を受け、それらを表示、再生する。マルチメディアインタフェースとしては、ＨＤＭＩ規格、ＤＶＩ規格、ディスプレイポート規格、ＶＧＡ規格などが例示される。ただしインタフェースの規格はこれらには限定されず、データ送信に先立ち認証が要求される、公知の、あるいは将来提唱されるさまざまな規格であってよい。

以下では、理解の容易化を目的として、ＨＤＭＩ規格に準拠したインタフェース回路１００を想定して説明する。

電子機器１は、複数のコネクタＣＮ_Ａ〜ＣＮ_Ｄを備え、それぞれに外部機器が着脱可能に接続される。コネクタＣＮの個数は特に限定されるものではないが、３個以上において本発明は特に有意義である。電子機器１は、ユーザが選択したひとつのコネクタ（ポート）に接続される外部機器からの映像データ（画像データ）を表示する。本明細書において、電子機器１による処理の対象となるポートをアクティブポート、その他のポートを非アクティブポートと称する。アクティブポートは、電子機器１のユーザによって指定される。

電子機器１は、ディスプレイパネル２、パネル駆動部４、ＤＳＰ６およびインタフェース回路１００を備える。

インタフェース回路１００は、複数のコネクタＣＮ_Ａ〜ＣＮ_Ｄに入力される外部機器からのデータストリームを受け、そのアクティブポートに設定されたコネクタＣＮに接続される外部機器からのデータストリームを選択し、その暗号を解除して出力ポートＰ_ＯＵＴから出力する。

ＤＳＰ６は、インタフェース回路１００からの出力データＤ_ＯＵＴに対して所定の信号処理を施し、パネル駆動部４へと出力する。パネル駆動部４は出力データＤ_ＯＵＴにもとづきディスプレイパネル２を駆動する。

以上が電子機器１の全体の構成である。続いて実施の形態に係るインタフェース回路１００について詳細に説明する。

上述したマルチメディアインタフェースでは、データ伝送に先立って認証が必要とされる。インタフェース回路１００は、外部機器との間のデータの送受信を行うとともに、認証処理を行う。

ＨＤＭＩ規格では、ソース機器、シンク機器およびケーブルでシステムが構成される。本実施の形態において、電子機器１はシンク機器に、外部機器はソース機器に該当する。ソース機器からシンク機器へのビデオデータおよびオーディオデータは、ＴＭＤＳ（Transition Minimized Differential Signaling）方式で伝送される。ソース機器とシンク機器は、ＤＤＣ（Display. Data Channel）ラインを介して、ディスプレイの製造業者、型番、解像度などの情報（ディスプレイデータ）を送受信した後、認証処理を行う。

ＨＤＣＰ規格では、まず、「Authentication First Part（以下、第１認証という）」によって、ソース機器とシンク機器の認証が行われ、リンクが確立される。具体的にはソース機器からシンク機器に対して認証要求が発行され、シンク機器とソース機器との間で認証に必要なデータが送受信される。リンク確立に失敗すると、所定時間経過後に、ソース機器が再びリンク機器に対して認証要求を発行する。

ソース機器とシンク機器の間で一旦リンクが確立すると、「Authentication Third Part（以下、第３認証という）」によって、リンクが維持される。具体的には、ソース機器は、シンク機器に対してフレームと同期した同期信号（Encryption enable：暗号化フレームであることの通知）ＥＮＣ＿ＥＮを出力し、所定の周期１２８フレームごとに、シンク機器にリンクの確認を行う。具体的には、同期信号ＥＮＣ＿ＥＮもしくはＥＮＣ＿ＤＩＳは、垂直同期信号ＶＳＹＮＣの５２８ピクセルクロック後に配置される。シンク機器は、同期信号ＥＮＣ＿ＥＮをトリガーとして、ソース機器からのリンク確認に応答する。

インタフェース回路１００は、複数の入力ポートＰ１_Ａ〜Ｐ１_Ｄ、複数の認証ポートＰ２_Ａ〜Ｐ２_Ｄ、第１セレクタ１０ａ、第２セレクタ１０ｂ、第１デコーダ１２ａ、第２デコーダ１２ｂ、ＤＤＣインタフェース部（認証処理部）１４、暗号解除部２０、復号モジュール４０、出力インタフェース部４２、複数の同期信号発生器６０_Ａ〜６０_Ｄ、オシレータ７０を備える。

複数の入力ポートＰ１_Ａ〜Ｐ１_Ｄには、複数の外部機器それぞれからのデータストリームが入力される。データストリームは、ビデオデータやオーディオデータなどを含む。また複数の認証ポートＰ２_Ａ〜Ｐ２_Ｄそれぞれ、対応するＨＤＭＩケーブルのＤＤＣラインと接続される。外部機器（ソース機器）それぞれとの間で認証に必要な信号は、認証ポートＰ２を介して送受信される。ＤＤＣラインを介した伝送プロトコルは、Ｉ^２Ｃ（Inter IC）バスに準じたものとなっている。なおＨＤＭＩ規格では、ＤＤＣラインおよびＴＭＤＳラインに加えてＣＥＣ（Consumer Electronics Control）ラインが使用されるが、ここでは省略する。ひとつの入力ポートＰ１、それと対応する認証ポートＰ２およびそれと対応するＣＥＣポートの組が、ひとつのコネクタＣＮに接続され、ひとつのポートを形成している。

第１セレクタ１０ａは、複数の入力ポートＰ１_Ａ〜Ｐ１_Ｄのうちアクティブポートに設定されたひとつに入力されるデータストリームを選択して出力する。

第１デコーダ１２ａは、第１セレクタ１０ａから出力されるアクティブポートのデータストリームＤ_ＡＣＴを受け、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、ビデオデータ、パケットデータ、同期信号ＥＮＣ＿ＥＮ、ＥＮＣ＿ＤＩＳを抽出する。
具体的には、第１デコーダ１２ａは、デシリアライザ１１、フォーマットコンバータ１３、ＴＭＤＳデコーダ１５を含む。デシリアライザ１１は、シリアルデータであるデータストリームを受け、ＰＬＬクロックＰＬＬ＿ＣＬＫを再生するとともに、データストリームをパラレルデータに変換する。ＰＬＬクロックは、ピクセルクロックとも称される。ＴＭＤＳ方式では、８ビットのデータストリームは１０ビットに符号化されて伝送される。そこでフォーマットコンバータ１３は、１０ビットに符号化されたデータストリームを復号する。ＴＭＤＳデコーダ１５は、第１セレクタ１０ａにより選択されたアクティブポートのデータストリームＤ_ＡＣＴから、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、ビデオデータ、パケットデータ、同期信号ＥＮＣ＿ＥＮ、ＥＮＣ＿ＤＩＳを抽出する。

第２セレクタ１０ｂは、複数の入力ポートに入力されるデータストリームを、アクティブポート、非アクティブポートの区別なく、順にサイクリックに選択する。第２デコーダ１２ｂは、第２セレクタ１０ｂにより選択されたポートのデータストリームを受け、同期信号ＥＮＣ＿ＥＮを抽出する。第２デコーダ１２ｂは、第１デコーダ１２ａからフォーマットコンバータ１３を省略したものである。

同期信号発生器６０_Ａ〜６０_Ｄは、ポートごとに設けられる。第１デコーダ１２ａからの同期信号ＥＮＣ＿ＥＮは、同期信号発生器６０_Ａ〜６０_Ｄのうち、アクティブポートに対応するひとつへと入力される。同期信号ＥＮＣ＿ＥＮが入力された同期信号発生器６０_ｉ（ｉ＝Ａ〜Ｄ）は、同期信号ＥＮＣ＿ＥＮの特性（プロパティ）を保持し、対応するポートのＴＭＤＳクロックＴＭＤＳ＿ＣＬＫを用いて、それと同じ特性を有する同期信号のレプリカ（エミュレート同期信号）ＥＮＣ＿ＥＮ’を生成する。同期信号発生器６０_ｉは、非アクティブポートに切りかわった後も、同期信号ＥＮＣ＿ＥＮ’を生成し続ける。

さらに、第２デコーダ１２ｂからの同期信号ＥＮＣ＿ＥＮも、同期信号発生器６０_Ａ〜６０_Ｄのうち、対応するひとつへと供給される。同期信号ＥＮＣ＿ＥＮを受けた同期信号発生器６０_ｉ（ｉ＝Ａ〜Ｄ）は、その特性を保持し、対応するポートのＴＭＤＳ＿ＣＬＫを用いて、それと同じ特性を有する同期信号のレプリカＥＮＣ＿ＥＮ’を生成する。

暗号解除部２０には、アクティブポートに関しては、第１デコーダ１２ａから出力される同期信号ＥＮＣ＿ＥＮが供給され、非アクティブポートに関しては、同期信号発生器６０により生成されたエミュレート同期信号ＥＮＣ＿ＥＮ’が供給される。

暗号解除部２０は、レジスタ２２、マルチポート制御部２４、メモリ２５、解除コード生成部（HDCP Cipher）２６を備える。

マルチポート制御部２４は、複数のポートの切りかえに関する処理を行う。マルチポート制御部（Multiport Control Engine）２４には、アクティブポートを指示するデータ（ポートセレクトデータＰＳ）が入力されている。第１セレクタ１０ａは、ポートセレクトデータＰＳに応じて、アクティブポートのデータストリームを選択する。またマルチポート制御部２４は、解除コード生成部２６を制御し、各ポートそれぞれに応じて必要な演算処理を実行させる。レジスタ２２、マルチポート制御部２４、メモリ２５、解除コード生成部２６は、バス２８を介して接続される。

メモリ２５には、ＨＤＣＰキーが格納される。解除コード生成部２６は、複数の外部機器との間のリンクの確立、維持に必要なコード（ｈｄｃｐＢｌｏｃｋＣｉｐｈｅｒ：Ｒ_ｉ）を生成するとともに、アクティブポートのデータストリームの暗号化を解除するために必要な解除コード（ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒおよびｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒ）Ｓ２を生成する。

解除コード生成部２６は、大きく分類して、以下の３つの演算処理を実行する。
１． ｈｄｃｐＢｌｏｃｋＣｉｐｈｅｒ
第１認証（Authentication First Part：at Authentication）において、セッションキーＫｓを生成するとともに、データＲ_０、Ｍ_０を出力する。また、第３認証（Authentication Third Part：at Vertical Blank）においては、同期信号ＥＮＣ＿ＥＮごとに、つまりフレームごとに、フレームキーＫ_ｉ、認証データ（HDCP Cipher outputs）ｒ_ｉ、認証キー（Integrity verification key）Ｍ_ｉを出力する。認証データｒ_ｉは、１２８フレームごとに認証データ（Link Synchronization Verification values）Ｒ_ｉとして出力され、外部機器との認証に利用される。

２． ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒ
ビデオデータおよびパケットデータに対して、各ピクセルごとに復号モジュール４０に入力すべき解除コードＳ２を生成する。

３． ｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒ
１ラインのビデオデータ受信後に、Ｒｅｋｅｙデータを生成する。

解除コード生成部２６は、第１演算モジュール３０と、第２演算モジュール３２を含む。
第１演算モジュール３０は、各ポートそれぞれに対して、フレームごとに、ｈｄｃｐＢｌｏｃｋＣｉｐｈｅｒに関する演算処理を実行し、セッションキーＫｓおよびフレームキーＫ_ｉを生成する。

マルチポート制御部２４は、同期信号発生器６０から供給される同期信号ＥＮＣ＿ＥＮ、ＥＮＣ＿ＥＮ’を監視する。同期信号ＥＮＣ＿ＥＮ、ＥＮＣ＿ＥＮ’は、各ポートのフレームごとにアサートされる。マルチポート制御部２４は、アクティブポートについて、デコーダにより抽出された同期信号ＥＮＣ＿ＥＮがアサートされ、もしくは非アクティブポートについて同期信号発生器６０により生成される同期信号ＥＮＣ＿ＥＮ’がアサートされると、第１演算モジュール３０に対して、そのポートに対応する外部機器との間でリンクを確立し、それを維持するために必要な認証データ（Link Synchronization verrification values）ｒ_ｉの生成を指示する。つまり第１演算モジュール３０は、あるポートについて同期信号ＥＮＣ＿ＥＮ、ＥＮＣ＿ＥＮ’がアサートされると、そのポートに対する認証データｒ_ｉを生成する。

各ポートに対して、フレーム毎に生成されたセッションキーＫｓおよびフレームキーＫ_ｉは、レジスタに格納される。
各ポートのフレームキーＫ_ｉにより、１２８フレームごとに、認証データＲ_ｉ’が生成され、そのポートのソース機器によってアクセスされ、認証の維持に利用される。
また、第１演算モジュール３０は、アクティブポートに関して演算処理の過程で生成されたパラメータであって、ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒおよびｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒに関する演算処理に必要なパラメータＳ３を、第２演算モジュール３２へと出力する。

第２演算モジュール３２は、アクティブポートの同期信号ＥＮＣ＿ＥＮがアサートされると、第１演算モジュール３０からパラメータＳ３を利用して、アクティブポートのピクセルごとに、ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒに関する演算を行うとともに、アクティブポートのラインごとにｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒに関する演算処理を実行する。

つまり、第１演算モジュール３０と第２演算モジュール３２は、動作速度が異なっている。具体的には第１演算モジュール３０は、１３３ＭＨｚの内部クロックＩＮＴ＿ＣＬＫと同期して動作し、第２演算モジュール３２はアクティブポートのピクセルクロックＰＬＬ＿ＣＬＫと同期して動作する。内部クロックＩＮＴ＿ＣＬＫは、オシレータ７０により生成される。

第１演算モジュール３０および第２演算モジュール３２は同様に構成される。第１演算モジュール３０は、ＬＦＳＲ（線形フィードバックシフトレジスタ：Linear Feedback Shift Register）モジュール５０、ブロックモジュール５２、出力部（出力機能）５４を備える。第２演算モジュール３２も同様に、ＬＦＳＲモジュール５１、ブロックモジュール５３、出力部５５を備える。

第１演算モジュール３０および第２演算モジュール３２の動作を、各処理ごとに説明する。図２（ａ）〜（ｆ）は、第１演算モジュール３０および第２演算モジュール３２の動作を示す図である。ＬＦＳＲモジュール５０（５１）、ブロックモジュール５２（５３）、出力部５４（５５）の動作は、ＨＤＣＰの仕様書（High-bandwidth Digital Content Protection System Revision 1.4、2009年7月8日、Digital Content Protectoin LLC）に準拠したものであるため、詳細はそちらに譲るとして、ここでは第１演算モジュール３０および第２演算モジュール３２に分割されている点に着目して、それらの動作を説明する。

（Ｉ） ｈｄｃｐＢｌｏｃｋＣｉｐｈｅｒ
（Ｉ−１） 第１認証（Authentication First Part：at Authentication）
図２（ａ）は、第１認証において、第１演算モジュール３０がセッションキーＫｓを生成する際の動作状態を示す。
１−ａ）Ｒｅｋｅｙディスエーブルとする。
１−ｂ）疑似ランダム値（Pseudo-random value）をＡｎとする。ブロックモジュール５２のＢレジスタに初期値としてＲＥＰＥＡＴＥＲ｜｜Ａｎがロードされ、そのＫレジスタに初期値として秘密値（Secret value）Ｋｍがロードされる。
１−ｃ）ブロックモジュール５２に４８クロック与えられる。
１−ｄ）ブロックモジュール５２のＢレジスタにセッションキーＫｓ［８３：０］が生成される。

図２（ｂ）は、第１認証において、第１演算モジュール３０がデータＲ_０、Ｍ_０を出力する際の動作状態を示す。
１−ｅ）先だって生成されたセッションキーＫｓを、ブロックモジュール５２のＫレジスタに代入する。
１−ｆ）ブロックモジュール５２のＢレジスタには、ＲＥＰＥＡＴＥＲ｜｜Ａｎが入力される。
１−ｇ）ＬＦＳＲモジュール５０を、セッションキーＫｓで初期化する。
１−ｈ）Ｒｅｋｅｙイネーブルとし、ＬＦＳＲモジュール５０とブロックモジュール５２に５６クロック与える。出力部５４において最後の４クロックでコードＭ_０が、最後の２クロックでＲ_０が生成され、それらを保持する。

（Ｉ−２） 第３認証（Authentication Third Part：at Vertical Blank）
図２（ｃ）は、第３認証において、第１演算モジュール３０がフレームキーＫ_ｉを生成する際の動作状態を示す。添え字ｉは、フレームごとにインクリメントされる変数である。第１演算モジュール３０は、ポートごとに、同期信号ＥＮＣ＿ＥＮ（もしくはＥＮＣ＿ＥＮ’）がアサートされるごとに、以下の処理を実行する。

２−ａ）ブロックモジュール５２のＢレジスタおよびＫレジスタに初期値ＲＥＰＥＡＴＥＲ｜｜Ａｎ、Ｋｓがロードされる。
２−ｂ）ブロックモジュール５２に４８クロック与えられる。
２−ｃ）ブロックモジュール５２のＢレジスタに新たなフレームキーＫ_ｉ［８３：０］が生成される。

図２（ｄ）は、第３認証において、第１演算モジュール３０がデータＲｉ、Ｍｉを出力する際の動作状態を示す。
２−ｄ）直前に生成されたフレームキーＫ_ｉ［８３：０］をブロックモジュール５２のＫレジスタに代入する。
２−ｅ）ブロックモジュール５２のＢレジスタには、ＲＥＰＥＡＴＥＲ｜｜Ｍ_ｉ−１が代入される。Ｍ_ｉ−１はひとつ前のフレームで生成された値を示す。
２−ｆ）ＬＦＳＲモジュール５０を、新たなフレームキーＫ_ｉ［５５：０］で初期化する。
２−ｇ）Ｒｅｋｅｙイネーブルとし、ＬＦＳＲモジュール５０とブロックモジュール５２に５６クロック与える。出力部５４において最後の４クロックでコードＭ_ｉが、最後の２クロックでｒ_ｉ’が生成され、それらを保持する。
２−ｈ）Ｒｅｋｅｙディスエーブルとする。

第１演算モジュール３０は、各ポートについて独立に、フレーム毎に処理２−ａ）〜２−ｈ）を繰り返し実行する。出力部５４は、変数ｉが１２８の倍数になるごとに、データｒ_ｉを、認証データＲ_ｉとして出力し、レジスタ２２に格納する。

処理対象がアクティブポートの場合、各フレームごとに、第２演算モジュール３２のＬＦＳＲモジュール５１およびブロックモジュール５３には、第１演算モジュール３０のＬＦＳＲモジュール５０内のすべてのノードの値と、ブロックモジュール５２のＢレジスタおよびＫレジスタの値が入力される。これらの値は、上述のパラメータＳ３に相当する。

第２演算モジュール３２は、アクティブポートに関して、第１演算モジュール３０からのパラメータＳ３を受け、ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒおよびｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒに関する演算を行う。具体的には、以下の処理を行う。

（II）ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒ
図２（ｅ）は、ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒに関する処理を行う第２演算モジュール３２の状態を示す。
３−ａ）次のフレームがＨＤＣＰ暗号化されたデータストリームであることを示す信号ＥＮＣ＿ＥＮが、第１デコーダ１２ａから与えられる。
３−ｂ）第１演算モジュール３０からパラメータＳ３、具体的にはＬＦＳＲモジュール５０内のすべてのノードの値と、ブロックモジュール５２内のＢレジスタおよびＫレジスタの値を受け、それを第２演算モジュール３２内の対応するブロックにコピーする。
３−ｃ）ビデオデータまたはパケットデータが入力されると、ＬＦＳＲモジュール５０とブロックモジュール５２をピクセルクロックＰＬＬ＿ＣＬＫで動作させ、出力部５４において２４ビットの疑似ランダムデータである解除コードＳ２を生成し、復号モジュール４０へと出力する。

（III）ｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒ
図２（ｆ）は、ｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒに関する処理を行う第２演算モジュール３２の状態を示す。
４−ａ）ＬＦＳＲモジュール５０およびブロックモジュール５２をピクセルクロックＰＬＬ＿ＣＬＫで、５６サイクル動作させる。

以上が解除コード生成部２６の構成である。

レジスタ２２には、第１演算モジュール３０によりポートごとに算出された認証データＲ_ｉが格納される。ＤＤＣインタフェース部（認証処理部）１４は、レジスタ２２に格納された認証データＲ_ｉを用いて、外部機器との間の認証処理を行う。

図１に戻る。復号モジュール４０は、第１デコーダ１２ａからのエンクリプトされたビデオデータまたはパケットデータ（データストリーム）Ｓ１を、暗号解除部２０からの解除コードＳ２を用いてデクリプトする。具体的に復号モジュール４０は、データストリームＳ１と解除コードＳ２の排他的論理和（ＥｘＯＲ）を演算し、データストリームＳ１をデクリプトする。

復号モジュール４０によってデクリプトされたデータＳ４は、出力インタフェース部４２を経由して出力端子Ｐ_ＯＵＴから出力される。

以上がインタフェース回路１００の構成である。
続いてその動作を説明する。図３は、図１のインタフェース回路１００のアクティブポートに関するタイムチャートである。
フレーム毎に、垂直同期信号ＶＳＹＮＣがアサートされ、それから５２８ピクセルクロック後に、同期信号ＥＮＣ＿ＥＮがアサートされる。第１デコーダ１２ａによって同期信号ＥＮＣ＿ＥＮが検出されると、第１演算モジュール３０によってｈｄｃｐＢｌｏｃｋＣｉｐｈｅｒに関する演算Ｂが実行され、データｒ_ｉが計算される。そのとき得られるパラメータＳ３が第２演算モジュール３２に渡される。第２演算モジュール３２は、パラメータＳ３を受け継ぎ、データ区間の間、ピクセルクロックにて、ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒに関する演算Ｓを実行する。また１ラインのビデオデータ後のブランク期間の間、ｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒに関する演算Ｒを実行する。

続いて、アクティブポートの切りかえ動作を説明する。
初期状態において、ポートＡがアクティブポートに設定され、残りのポートＢ〜Ｄは、非アクティブポートであるとする。アクティブポートＡに関しては、フレームごとに、第１デコーダ１２ａから同期信号ＥＮＣ＿ＥＮ_Ａが出力され、データｒ_０、ｒ_１・・・が順に算出され、ポートＡに接続される外部機器との間でリンクが確立され、それが維持される。

ポートＡがアクティブの間、同期信号発生器６０_Ａは、同期信号ＥＮＣ＿ＥＮ_Ａのパラメータを取得、保持し、ポートＡのエミュレート同期信号ＥＮＣ＿ＥＮ_Ａ’を生成可能な状態となる。アクティブポート以外のポートＢ〜Ｄについて同期信号発生器６０_Ｂ〜６０_Ｄは、第２デコーダ１２ｂにより抽出された同期信号ＥＮＣ＿ＥＮ_Ｂ〜Ｄを用いて、エミュレート同期信号ＥＮＣ＿ＥＮ_Ｂ〜Ｄ’を生成し、それを暗号解除部２０へと供給する。

エミュレート同期信号ＥＮＣ＿ＥＮ_Ｂ〜Ｄ’がアサートされる度に、第１演算モジュール３０は、ポートＢ〜Ｄに接続される機器とのリンクの確立、維持に必要な認証データｒ_０、ｒ_１・・・をポートごとに生成する。ＤＤＣインタフェース部１４は、ポートＢ〜Ｄに関して生成された認証データを利用して、対応する外部機器との認証処理を行う。

続いてアクティブポートが別のポート、たとえばポートＢに変更される。ポートＡがアクティブの期間において、ポートＢの外部機器との間でも、すでにリンクが確立し、それが維持され続けている。したがって、再認証が不要となり、ただちにコンテンツデータの暗号解除が可能となる。

以上がインタフェース回路１００の動作である。
このインタフェース回路１００によれば、すべてのポートに関して、フレームごとの演算処理を行うモジュール（第１演算モジュール３０）と、アクティブポートに関してピクセルごと演算を行うモジュール（第２演算モジュール３２）を設けることにより、すべてのポートとのリンクを確立・維持しつつ、アクティブポートのエンクリプトされたデータストリームをデクリプトすることができる。

実施の形態に係るインタフェース回路１００の利点は、特許文献１の技術との対比によって明確となる。特許文献１に記載の技術では、ポート毎に演算モジュール（エンジン）を設け、各ポートの演算モジュールが、ｈｄｃｐＢｌｏｃｋＣｉｐｈｅｒ、ｈｄｃｐＳｔｒｅａｍＣｉｐｈｅｒおよびｈｄｃｐＲｅｋｅｙＣｉｐｈｅｒすべてに関する演算処理を実行する。したがって、ポート数に比例した個数の演算モジュールが必要となる。
これに対して実施の形態に係るインタフェース回路１００によれば、ポートの数が増加しても、演算モジュールの数は２個で足りるため、回路面積を大幅に削減することができる。

また、第２セレクタ１０ｂおよび第２デコーダ１２ｂを設けることにより、アクティブポート、非アクティブポートの区別なく、すべてのポートの同期信号を抽出することができ、抽出された同期信号のレプリカを、同期信号発生器６０によって内部生成することにより、すべてのポートの外部機器との間でリンクを確立し、維持することができる。その結果、ポート切りかえに要する時間を短縮でき、速やかに画像データや音声データを出力することができる。

また、第２セレクタ１０ｂは、アクティブポートと非アクティブポートを区別せず、すべてのポートを巡回的に選択する。したがって、アクティブポートの切りかえにかかわらず、常にすべてのポートを選択すればよいため、第２セレクタ１０ｂを切りかえるためのハードウェア、ソフトウェアを簡素化できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、出力ポートＰ_ＯＵＴがひとつの場合を説明したが、本発明はそれに限定されず、出力ポートＰ_ＯＵＴは複数であってもよい。この場合、出力ポートごとに第１デコーダ１２ａおよび第１セレクタ１０ａを設ければよい。

同期信号発生器６０は、アクティブポートに関して、第２デコーダ１２ｂに加えて、もしくはそれに代えて、第１デコーダ１２ａによって抽出される同期信号ＥＮＣ＿ＥＮを受け、それにもとづいて、エミュレート同期信号ＥＮＣ＿ＥＮ’を生成してもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…電子機器、２…ディスプレイパネル、４…パネル駆動部、６…ＤＳＰ、Ｐ１…入力ポート、Ｐ２…認証ポート、Ｐ_ＯＵＴ…出力ポート、１０…セレクタ、１２…デコーダ、１１…デシリアライザ、１３…フォーマットコンバータ、１５…ＴＭＤＳデコーダ、１４…ＤＤＣインタフェース部、２０…暗号解除部、２２…レジスタ、２４…マルチポート制御部、２６…解除コード生成部、３０…第１演算モジュール、３２…第２演算モジュール、４０…復号モジュール、４２…出力インタフェース部、５０…ＬＦＳＲモジュール、５２…ブロックモジュール、５４…出力部、６０…同期信号発生器、７０…オシレータ、１００…インタフェース回路。

Claims (9)

1. それぞれに外部機器が接続される複数のポートであって、それぞれが、対応する外部機器からの暗号化されたデータストリームが入力される入力ポートと、対応する前記外部機器との間の認証に必要な信号が送受信される認証ポートと、を含む複数のポートと、
   複数の入力ポートのうちアクティブポートに入力される前記データストリームを選択する第１セレクタと、
   複数の入力ポートに入力される前記データストリームを順にサイクリックに選択する第２セレクタと、
   前記第１セレクタにより選択されたアクティブポートのデータストリームを受け、同期信号を抽出する第１デコーダと、
   前記第２セレクタにより選択されたポートのデータストリームを受け、同期信号を抽出する第２デコーダと、
   それぞれが前記複数のポートごとに設けられた複数の同期信号発生器であって、それぞれが前記第１デコーダまたは前記第２デコーダから対応するポートの同期信号を受けると、それ以降、対応するポートの同期信号を周期的に生成する、複数の同期信号発生器と、
   前記第１デコーダにより抽出された前記同期信号がアサートされ、もしくは前記同期信号発生器により生成される前記同期信号がアサートされると、アサートされた同期信号に対応するポートに接続される外部機器との間でリンクを確立し、それを維持するための認証データを演算する第１演算モジュールと、
   アクティブポートの前記同期信号がアサートされると、前記第１演算モジュールの演算により得られるデータを利用して、アクティブポートに入力される前記データストリームを解読するための解除コードを生成する第２演算モジュールと、
   前記第１セレクタにより選択されたアクティブポートの前記データストリームを、前記第２演算モジュールから出力される解除コードを用いて復号する復号モジュールと、
   前記第１演算モジュールによりポートごとに算出された認証データを用いて、各ポートに対応する外部機器との間でリンクを維持する認証処理部と、
   を備えることを特徴とするインタフェース回路。
2. 前記外部機器からのデータは、少なくとも画像データを含み、
   前記第１演算モジュールは、フレームごとに演算処理を実行し、
   前記第２演算モジュールは、ピクセルごとに演算処理を実行することを特徴とする請求項１に記載のインタフェース回路。
3. 前記第１演算モジュールおよび前記第２演算モジュールはそれぞれ、
   線形フィードバックシフトレジスタと、
   前記線形フィードバックシフトレジスタの出力データを受けるブロックモジュールと、
   前記ブロックモジュールからのデータを所定の周期で出力する出力部と、
   を含むことを特徴とする請求項１または２に記載のインタフェース回路。
4. 前記第２演算モジュールの前記線形フィードバックシフトレジスタは、前記第１演算モジュールの前記線形フィードバックシフトレジスタからのデータを受け、
   前記第２演算モジュールの前記ブロックモジュールは、前記第１演算モジュールの前記ブロックモジュールからのデータを受けることを特徴とする請求項３に記載のインタフェース回路。
5. 前記第１デコーダは、第１セレクタにより選択されたデータストリームを受け、パラレルデータに変換するとともに、ピクセルクロックを生成するデシリアライザを含み、
   前記第２演算モジュールは前記ピクセルクロックと同期して信号処理し、
   前記第１演算モジュールは、前記ピクセルクロックより周波数の低い内部クロックと同期して信号処理を行うことを特徴とする請求項１から４のいずれかに記載のインタフェース回路。
6. 前記第１デコーダは、
   第１セレクタにより選択されたデータストリームを受け、１０ビットのパラレルデータに変換するデシリアライザと、
   前記１０ビットのパラレルデータを８ビットのパラレルデータに変換するフォーマットコンバータと、
   前記１０ビットのパラレルデータから前記同期信号を抽出するデコーダと、
   を含み、
   前記第２デコーダは、
   第１セレクタにより選択されたデータストリームを受け、１０ビットのパラレルデータに変換するデシリアライザと、
   前記１０ビットのパラレルデータから前記同期信号を抽出するデコーダと、
   を含むことを特徴とする請求項１から５のいずれかに記載のインタフェース回路。
7. ＨＤＭＩ（High-Definition Multimedia Interface）規格またはＤＶＩ（Digital Visual Interface）規格に準拠することを特徴とする請求項１から６のいずれかに記載のインタフェース回路。
8. 請求項１から７のいずれかに記載のインタフェース回路を備えることを特徴とする電子機器。
9. 請求項１から７のいずれかに記載のインタフェース回路を備えることを特徴とするセレクタ。

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