KR100757651B1

KR100757651B1 - 직렬 링크를 통해 ｎ-비트 비디오 데이터를 전송하는 방법및 시스템

Info

Publication number: KR100757651B1
Application number: KR1020060056810A
Authority: KR
Inventors: 마이클 지. 라벨; 폴 다니엘 울프
Original assignee: 실리콘 이미지, 인크.(델라웨어주 법인)
Priority date: 2005-06-24
Filing date: 2006-06-23
Publication date: 2007-09-10
Also published as: TWI311016B; JP2007028645A; US20090274218A1; TW200708003A; KR20060135544A; US8311126B2; US7599439B2; EP1736867A2; US20070009060A1; JP4880392B2; CN1901674A; CN1901674B; EP1736867A3

Abstract

수신기, TMDS 링크(또는 다른 직렬 링크), 및 K-비트 비디오 워드(일반적으로, 인코딩된 8-비트 비디오 워드)를 전송하도록 구성된 송신기를 포함하는 시스템이 제공된다. 일반적인 실시예에서, 송신기는 N-비트 비디오 워드의 시퀀스를 K-비트 프래그먼트의 시퀀스로 패킹하고, 그 프래그먼트를 인코딩하여 인코딩된 프래그먼트를 전송하도록 구성되어 있으며, 여기서

(예를 들어, K=8일 때 N=10, 12 또는 16)이다. 전송된 데이터는 M-프래그먼트 그룹의 시퀀스를 나타내며, 송신기는 일반적으로 상기 링크를 거쳐 가장 최근에 전송된 프래그먼트의 위상을 나타내는 패킹 위상 데이터를 전송하도록 구성되어 있다. 다른 측면은 이러한 시스템에서 사용하기 위한 송신기 및 수신기, 및 임의의 이러한 송신기, 수신기 또는 시스템에 의해 구현되는 방법이다.

비디오 데이터 전송, 직렬 링크, TMDS, HDMI, 픽셀 클럭, 링크 클럭

Description

직렬 링크를 통해 Ｎ-비트 비디오 데이터를 전송하는 방법 및 시스템{METHOD AND SYSTEM FOR TRANSMITTING N-BIT VIDEO DATA OVER A SERIAL LINK}

도 1은 "DVI"(Digital Visual Interface, 디지털 비쥬얼 인터페이스) 링크를 포함하는 종래의 시스템의 블록도.

도 2는 본 발명을 구현하는 시스템의 블록도.

도 3은 본 발명의 송신기의 전형적인 실시예의 8-비트 모드 동작의 상태도.

도 4는 본 발명의 송신기의 전형적인 실시예의 10-비트 모드 동작의 상태도.

도 5는 본 발명의 송신기의 전형적인 실시예의 12-비트 모드 동작의 상태도.

도 6은 본 발명의 송신기의 전형적인 실시예의 16-비트 모드 동작의 상태도.

도 7은 본 발명의 송신기의 양호한 실시예의 블록도.

도 7a는 도 7의 픽셀 패킹 버퍼 및 멀티플렉싱 회로(104)의 구현을 나타낸 블록도.

도 8은 본 발명의 송신기의 대체 실시예의 블록도.

도 9는 본 발명의 수신기의 양호한 실시예의 블록도.

도 9a는 도 9의 픽셀 언패킹 버퍼 및 멀티플렉싱 회로(136)의 구현을 나타낸 블록도.

도 10은 도 9의 수신기의 클럭 분할기에서 사용하기 위한 회로의 블록도.

도 11은 도 10의 회로에 의해 수신 및 발생되는 신호의 타이밍도.

도 12는 도 9의 수신기의 클럭 분할기에서 사용하기 위한 다른 회로의 블록도.

도 13은 도 12의 회로에 의해 수신 및 발생되는 신호의 타이밍도.

도 14는 패킹 단계를 암시하는 각각의 라인의 시작에서 패킹 단계를 재시작하는 본 발명의 송신기의 실시예의 10-비트 모드 동작의 상태도.

도 15는 도 14의 송신기에 대응하는 본 발명의 수신기의 실시예의 10-비트 모드 동작의 상태도.

<도면의 주요 부분에 대한 부호의 설명>

201: 비디오 소스

202: 모니터

203: 송신기

205: 모니터 제어기

207: 디스플레이

208: 패널 타이밍 제어기

209: 컬럼 드라이버

본 발명은 직렬 링크를 거쳐 비디오 데이터(예를 들어, 인코딩된 비디오 데 이터)를 전송하는 방법 및 시스템, 그리고 이러한 시스템에서 사용하기 위한 송신기 및 수신기에 관한 것이다. 양호한 실시예에서, 직렬 링크는 "TMDS"(transition minimized differential signaling, 전이 최소화 차동 시그널링) 링크 또는 TMDS 링크의 특성 전부가 아니라 그 일부를 갖는 링크이다.

본 개시 내용(청구항 포함) 전체에 걸쳐, 표현 "픽셀 클럭"(또는 "소스 픽셀 클럭")은 직렬 링크를 통해 전송될 비디오 데이터(예를 들어, 인코딩되고 직렬화된 다음에 직렬 링크를 통해 전송될 비디오 데이터)를 (소스로부터) 수신하거나 생성하기 위해 송신기에 의해 이용되는 픽셀 레이트 클럭을 말한다. 일반적으로, 픽셀 클럭은 픽셀마다 한 사이클을 이룬다.

본 개시 내용(청구항 포함) 전체에 걸쳐, "링크 클럭"은 직렬 링크를 거쳐 데이터 심볼(예를 들어, 인코딩된 비디오 데이터)을 전송하기 위해 송신기에 의해 이용되는 링크 레이트 클럭을 말한다. TMDS 링크를 통한 전송의 경우에, 링크 클럭은 링크 심볼마다 한 사이클을 이룬다. 전형적인 종래의 DVI-호환 또는 HDMI-호환 시스템("DVI" 및 "HDMI" 링크에 대해서는 이하에서 기술함)의 동작에서, 소스 픽셀 클럭의 주파수는 링크 클럭의 주파수와 일치하며, 송신기는 직렬 링크를 거쳐 링크 클럭을 (인코딩된 비디오 데이터와 함께) 수신기로 전송한다.

데이터 및 클럭 신호를 전송하기 위한 여러가지 직렬 링크가 공지되어 있다.

호스트 프로세서(예를 들어, 퍼스널 컴퓨터)로부터 모니터로의 비디오 데이터의 고속 전송에 주로 사용되는, 한 종래의 직렬 링크는 "TMDS" 링크(transition minimized differential signaling interface, 전이 최소화 차동 시그널링 인터페 이스)라고 알려져 있다. 종래의 TMDS 링크의 특성으로는 이하의 것들이 있다.

1. 8-비트 워드(성분)의 비디오 데이터가 인코딩되고 이어서 10-비트 인코딩된 심볼로서 전송된다. 디지털 비디오 데이터의 24-비트 RGB 픽셀의 각각의 8-비트 적색, 녹색 또는 청색 성분은 전송 이전에 인코딩된 10-비트 심볼로 변환된다.

a. 인코딩은 일련의 "대역내(in-band)" (데이터) 워드 및 일련의 "대역외(out-of-band)" (제어) 워드를 결정한다(비록 인코더가 제어 또는 동기 신호에 응답하여 "대역외" 신호를 생성할 수 있지만, 인코더는 비디오 데이터에 응답하여 "대역내" 워드만을 생성할 수 있다. 각각의 대역내 워드는 하나의 입력 비디오 데이터 워드의 인코딩 결과 얻어지는 인코딩된 워드이다. 대역내 워드가 아닌 링크를 거쳐 전송된 모든 워드는 "대역외" 워드이다.).

b. 비디오 데이터의 인코딩은 대역내 워드가 전이 최소화되도록 수행된다(대역내 워드의 시퀀스가 감소된 또는 최소화된 수의 전이를 갖는다).

c. 비디오 데이터의 인코딩은 대역내 워드가 DC 평형(DC balanced)되도록 수행된다(인코딩은 대역내 워드의 시퀀스를 전송하는 데 이용되는 각각의 전송된 전압 파형이 기준 전위로부터 소정의 문턱값 이상만큼 벗어나지 않도록 한다. 구체적으로는, 각각의 "대역내" 워드의 10번째 비트는 이전에 인코딩된 데이터 비트의 스트림에서 1의 누계와 0의 누계 간의 불균형을 보정하기 위해 그의 나머지 9개 비트 중 8개가 인코딩 프로세스 동안 반전되었는지 여부를 나타낸다.).

2. 인코딩된 비디오 데이터 및 비디오 클럭 신호는 차동 신호로서 전송된다(비디오 클럭 및 인코딩된 비디오 데이터는 도체쌍(conductor pair)을 통해 차동 신 호로서 전송된다.).

3. 인코딩된 비디오를 전송하는 데 3개의 도체쌍이 이용되고, 비디오 클럭 신호를 전송하는 데 제4의 도체쌍이 이용된다.

4. 신호 전송은 송신기(일반적으로 데스크톱 또는 휴대형 컴퓨터 또는 다른 호스트와 연관됨)로부터 수신기(일반적으로 모니터 또는 다른 디스플레이 장치의 요소)로 한 방향으로 일어난다.

다른 직렬 링크는 Silicon Image, Inc., Matsushita Electric, Royal Philips Electronics, Sony Corporation, Thomson Multimedia, Toshiba Corporation 및 Hitachi에 의해 개발된 "HDMI" 링크("High Definition Multimedia Interface" interface, "고품위 멀티미디어 인터페이스" 인터페이스)이다. HDMI 링크는 2개의 TMDS 링크(비디오 클럭 신호를 전송하기 위해 공통의 도체쌍을 공유함) 또는 하나의 TMDS 링크는 물론 송신기와 수신기 간의 부가적인 제어 라인을 포함하도록 구현될 수 있다.

다른 직렬 링크는 Digital Display Working Group에 의해 채택된 "DVI" 링크("Digital Visual Interface" interface, "디지털 비쥬얼 인터페이스" 인터페이스)이다. 이에 대해서는 도 1을 참조하여 기술할 것이다. DVI 링크는 2개의 TMDS 링크(비디오 클럭 신호를 전송하기 위해 공통의 도체쌍을 공유함) 또는 하나의 TMDS 링크는 물론 송신기와 수신기 간의 부가적인 제어 라인을 포함하도록 구현될 수 있다. 도 1의 DVI 링크는 송신기(1), 수신기(3) 및 송신기와 수신기 사이의 케이블(커넥터(120, 121) 및 도체 세트(122)를 포함함)을 포함한다. 도체 세트(122)는 4개의 도체쌍, 즉 비디오 데이터를 위한 채널 0, 채널 1 및 채널 2(때로는 "CH0", "CH1" 및 "CH2"라고 함), 그리고 클럭 신호를 위한 채널 C(때로는 "CHC"라고 함)를 포함한다. 도체 세트(122)는 또한 종래의 디스플레이 데이터 채널 표준(비디오 일렉트로닉스 표준 협회(Video Electronics Standard Association)의 "디스플레이 데이터 채널 표준(Display Data Channel Standard)", Version 2, Rev. 0, (1996년 4월 9일))에 따라 수신기와 연관된 모니터와 송신기 간의 양방향 통신을 위한 "DDC"(Display Data Channel, 디스플레이 데이터 채널) 라인, HDP(Hot Plug Detect, 핫 플러그 검출) 라인(이를 통해 모니터는 송신기와 연관된 프로세서로 하여금 모니터의 존재를 식별할 수 있게 해주는 신호를 전송함), 아날로그 라인(아날로그 비디오를 수신기로 전송하기 위한 것임) 및 전원선(DC 전원을 수신기 및 수신기와 연관된 모니터에 제공하기 위한 것임)을 포함한다. 디스플레이 데이터 채널 표준은 모니터의 여러가지 특성을 규정하는 "EDID"(Extended Display Identification) 메시지의 모니터에 의한 전송, 및 모니터에 대한 제어 신호의 송신기에 의한 전송을 비롯한, 수신기와 연관된 모니터와 송신기 간의 양방향 통신을 위한 프로토콜을 규정한다. 송신기(1)는 3개의 동일한 인코더/직렬화기 유닛(유닛 2, 4 및 6) 및 부가의 회로(도시 생략)를 포함한다. 수신기(3)는 도시된 바와 같이 연결된 3개의 동일한 복원/디코더 유닛(유닛 8, 10 및 12) 및 채널간 정렬(inter-channel alignment) 회로(14), 및 부가의 회로(도시 생략)를 포함한다.

도 1에 도시된 바와 같이, 회로(2)는 채널 0을 거쳐 전송될 데이터를 인코딩하고 인코딩된 비트를 직렬화한다. 이와 유사하게, 회로(4)는 채널 1을 거쳐 전송 될 데이터를 인코딩하고(인코딩된 비트를 직렬화하며), 회로(6)는 채널 2를 거쳐 전송될 데이터를 인코딩한다(인코딩된 비트를 직렬화한다). 회로(2, 4, 6) 각각은 디지털 비디오 워드(DE가 하이(high) 값을 갖는 것에 응답하여) 또는 제어 또는 동기화 신호쌍(DE가 로우(low) 값을 갖는 것에 응답하여) 중 하나를 선택적으로 인코딩함으로써 제어 신호("데이터 인에이블", 즉 "DE" 신호라고도 하는 활성 하이(active high) 이진 제어 신호)에 응답한다. 인코더(2, 4, 6) 각각은 서로 다른 제어 또는 동기화 신호쌍을 수신하고, 인코더(2)는 수평 및 수직 동기화 신호(HSYNC 및 VSYNC)를 수신하며, 인코더(4)는 제어 비트(CTL0, CTL1)를 수신하고, 인코더(6)는 제어 비트(CTL2, CTL3)를 수신한다. 따라서, 인코더(2, 4, 6) 각각은 (DE가 하이 값을 갖는 것에 응답하여) 비디오 데이터를 나타내는 대역내 신호 심볼을 생성하고, 인코더(2)는 (DE가 로우 값을 갖는 것에 응답하여) HSYNC 및 VSYNC의 값을 나타내는 대역외 제어 심볼을 생성하며, 인코더(4)는 (DE가 로우 값을 갖는 것에 응답하여) CTL0 및 CTL1의 값을 나타내는 대역외 제어 심볼을 생성하고, 인코더(6)는 (DE가 로우 값을 갖는 것에 응답하여) CTL2 및 CTL3의 값을 나타내는 대역외 워드를 생성한다. DE가 로우 값을 갖는 것에 응답하여, 인코더(4, 6) 각각은 제어 비트(CTL1 및 CTL1, 또는 CTL2 및 CTL3)의 값(순서대로 각각 00, 01, 10 또는 11)을 나타내는 4개의 특정의 대역외 제어 심볼 중 하나를 생성한다.

DVI 링크를 거쳐 전송될 디지털 비디오를 암호화하고 DVI 수신기에서 그 데이터를 복호화하기 위해 "HDCP"(High-bandwidth Digital Content Protection, 고대역폭 디지털 컨텐츠 보호)라고 하는 암호 프로토콜을 사용하는 것이 제안되었다. HDCP를 구현하는 DVI 송신기는 비디오 활성 기간 동안에(즉, DE가 하이일 때) cout[23:0]라고 하는 24-비트 버스를 출력한다. 이 24-비트 cout 데이터는 비디오 데이터를 암호화하기 위해 (송신기 내의 논리 회로에서) 송신기에 입력되는 24-비트 RGB 데이터와 "배타적-OR" 연산된다. 암호화된 데이터는 이어서 전송을 위해 (TMDS 표준에 따라) 인코딩된다. 그 동일 cout 데이터는 또한 수신기에서도 생성된다. 수신기에 수신되는 인코딩되고 암호화된 데이터가 TMDS 디코딩을 거친 후에, cout 데이터는 디코딩된 데이터를 복호화하고 원래의 입력 비디오 신호를 복원하기 위해 논리 회로 내에서 디코딩된 비디오와 함께 프로세싱된다.

송신기가 HDCP 암호화되고 인코딩된 비디오 데이터를 전송하기 시작하기 전에, 송신기 및 수신기는 (수신기가 보호된 컨텐츠를 수신하고 입력 데이터의 암호화 및 전송된 암호화된 데이터의 복호화에서 사용하기 위한 공유 비밀값을 설정할 권한이 있는지를 검증하기 위해) 인증 프로토콜을 실행하기 위해 서로 양방향 통신을 한다. 수신기가 인증된 후에, 송신기는 제어 신호에 응답하여 (입력 비디오 데이터의 제1 라인을 암호화하기 위한) 일련의 초기 암호화 키를 계산하고 수신기로 하여금 (전송된 비디오 데이터의 제1의 수신되고 디코딩된 라인을 복호화하기 위한) 일련의 초기 복호화 키를 계산하도록 하기 위해 (각각의 수직 블랭킹 기간 동안, DE가 로우일 때) 그 제어 신호를 수신기로 전송한다. 일련의 초기 암호화/복호화 키의 생성 이후에, 송신기 및 수신기 각각은 비디오 데이터의 그 다음 라인을 암호화(또는 복호화)하기 위한 일련의 새로운 키를 생성하기 위해 각각의 (수평 또는 수직) 블랭킹 구간 동안에 리키잉(re-keying) 동작을 수행하고, 입력 비디오 데이터의 실제 암호화(또는 수신되고 디코딩된 데이터의 복호화)는 DE가 하이일 때만(블랭킹 구간 동안이 아님) 일련의 마지막 키를 사용하여 수행된다.

본 명세서 전체에 걸쳐, 표현 "TMDS-유사 링크(TMDS-like link)"는 송신기로부터 수신기로 인코딩된 데이터(예를 들어, 인코딩된 디지털 비디오 데이터) 및 인코딩된 데이터에 대한 클럭을 전송할 수 있고 또한 송신기와 수신기 간에 하나 이상의 부가의 신호(예를 들어, 인코딩된 디지털 오디오 데이터 또는 다른 인코딩된 데이터)를 (양방향으로 또는 단방향으로) 전송할 수 있는 직렬 링크를 나타내는 데 사용되며, 또는 TMDS 링크나 TMDS 링크의 특성의 전부가 아니라 그 일부를 갖는 링크 중 하나를 포함한다. TMDS-유사 링크의 예로는 데이터를 10-비트 TMDS 코드 워드가 아닌 N-비트 코드 워드(예를 들어, N≠10 또는 N=10인 경우)로서 인코딩하는 것만이 TMDS 링크와 다른 링크, 및 4개 이상 또는 2개 이하의 도체쌍을 통해 인코딩된 비디오를 전송하는 것만이 TMDS 링크와 다른 링크가 있다. 몇가지 종래의 TMDS-유사 링크가 있다.

용어 "송신기"는 본 명세서에서 광의적으로 데이터를 인코딩하고 인코딩된 데이터를 직렬 링크를 통해 전송할 수 있는(또 선택적으로 전송될 데이터를 암호화하는 것 및 그 데이터의 인코딩, 전송 또는 암호화와 관계된 다른 동작을 포함할 수 있는 부가의 기능도 수행할 수 있는) 임의의 장치를 말하는 데 사용된다. 용어 "수신기"는 본 명세서에서 광의적으로 직렬 링크를 통해 전송된 데이터를 수신 및 디코딩할 수 있는(또 선택적으로 수신된 데이터를 복호화하는 것 및 수신 데이터의 디코딩, 수신 또는 복호화와 관계된 다른 동작을 포함할 수 있는 부가의 기능도 수 행할 수 있는) 임의의 장치를 말하는 데 사용된다. 예를 들어, 용어 "송신기"는 수신기의 기능은 물론 송신기의 기능도 수행하는 송수신기를 가리킬 수 있다. 보다 구체적인 예에서, 용어 "송신기"(TMDS-유사 링크 또는 다른 직렬 링크를 거쳐 비-오디오 보조 데이터를 전송하는 장치에 관한 경우)는 그 링크를 거쳐 비디오 데이터 및 오디오 데이터를 수신하고 또 그 링크를 거쳐 비-오디오 보조 데이터를 전송하도록 구성되어 있는 송수신기를 가리킬 수 있다.

어떤 TMDS-유사 링크는 TMDS 링크에서 사용되는 특정의 알고리즘과 다른 코딩 알고리즘을 사용하여 전송될 입력 비디오 데이터(및 다른 데이터)를, 들어오는 데이터보다 많은 비트를 포함하는 인코딩된 워드로 인코딩하고 인코딩된 비디오 데이터를 대역내 문자(in-band character)로서 또 다른 인코딩된 데이터를 대역외 문자(out-of-band character)로서 전송한다. 문자가 전이 최소화 및 DC 평형 기준을 만족시키는지 여부에 따라, 그 문자가 대역내 또는 대역외 문자로서 분류될 필요는 없다. 오히려, 다른 분류 기준이 사용될 수 있다. TMDS 링크에서 사용되는 것과 다르지만 TMDS-유사 링크에서 사용될 수 있는 인코딩 알고리즘의 예는 IBM 8b10b 코딩이다. (대역내 문자와 대역외 문자 간의) 이 분류는 단지 전이의 수가 많거나 적거나 하는 것에만 기초할 필요는 없다. 예를 들어, 대역내 및 대역외 문자 각각의 전이의 수는 (어떤 실시예에서) 단일의 범위(예를 들어, 전이의 최대수와 최소수에 의해 정의된 중간 범위)에 있을 수 있다.

TMDS-유사 링크의 송신기와 수신기 간에 전송된 데이터는 (한 쌍의 도체를 통해) 차동적으로 전송될 수 있지만 꼭 그럴 필요는 없다. 또한, TMDS 링크가 (단 일 픽셀 버전에서) 4개의 차동쌍, 즉 비디오 데이터를 위한 3개의 차동쌍과 비디오 클럭을 위한 나머지 차동쌍을 가지고 있지만, TMDS-유사 링크는 다른 수의 도체 또는 도체쌍을 가질 수 있다. 또한, TMDS 링크가 명시적으로 별도의 차동쌍을 통해 링크 클럭을 전송할지라도, 다른 링크(어떤 TMDS-유사 링크를 포함함)는 명시적으로 링크 클럭을 전송하지 않으며, 이 경우 수신기는 데이터 시그널링으로부터 암시적인 클럭을 복원해야만 한다. 링크 클럭이 어떤 실시예에서는 명시적으로 전송되지만, 링크 클럭은 본 발명의 모든 실시예에서 명시적으로 전송되는 것은 아니다.

한 부류의 실시예에서, 본 발명은 비디오 데이터의 N-비트 워드(단, N은 "색상 심도" 파라미터이고, N≠8임)의 시퀀스를 "프래그먼트"라고 하는 K-비트 워드(단, K는 N과 같지 않음)의 시퀀스로 패킹하여 K-비트 프래그먼트를 인코딩하고 인코딩된 프래그먼트를 직렬 링크를 통해 수신기로 전송하도록 구성된 송신기이다. 일반적으로, 비디오 데이터의 N-비트 워드는 송신기에 의해 레이트 P로 수신 또는 생성되고, 인코딩된 프래그먼트는 (N/K)P로 전송된다. 양호한 실시예에서, 색상 심도 파라미터 N은 10, 12 또는 16이고, K=8이다(예를 들어, 본 발명에 따라 생성된 데이터의 인코딩된 8-프래그먼트의 3개의 스트림이 종래에 DVI-호환 및 HDMI-호환 시스템에서 이용되는 직렬 링크를 거쳐 전송되는 8-비트 성분의 3개의 인코딩된 스트림 대신에 전송되는 실시예에서와 같음).

본 발명의 양호한 실시예에 따르면, 전송된 데이터는 M-프래그먼트 "그룹"의 시퀀스(각각의 그룹은 M개의 프래그먼트로 이루어져 있으며, 여기서 M은 N을 N과 K 의 최대 공약수로 나눈 것임)를 나타내고, 각 그룹에서의 "j"번째 프래그먼트(단, 1≤j≤M임)는 그룹 내에서의 위상을 갖는다. M개의 프래그먼트의 각각의 그룹은 (M*K/N)개의 N-비트 비디오 데이터 워드의 그룹에 대한 인코딩된 데이터를 전달한다. 본 발명의 양호한 실시예에 따르면, 수신기는 K-비트 프래그먼트를 링크 전송 레이트 (N/K)P로 역직렬화 및 디코딩하고 전송된 프래그먼트를 정확하게 원래의 픽셀 레이트 P로 출력되는 비디오 및 블랭킹 데이터의 N-비트 워드로 언패킹(재조립)하도록 구성되어 있다. 수신기 언패킹 시퀀스는 송신기 패킹 시퀀스와 일치하고 그를 추적하도록 설계되어 있다.

양호한 실시예에서, 송신기는 수신기가 송신기에 의한 패킹과 동위상으로 복원된 프래그먼트를 언패킹할 수 있게 해주기 위해 때로는 링크를 통해 기지의 검사점(예를 들어, 라인 또는 프레임의 시작 또는 끝)에서 가장 최근에 전송된 프래그먼트의 위상을 나타내는 위상 정보(때때로 본 명세서에서 "패킹 위상 데이터"라고 함)를 전송하도록 구성되어 있다. 위상 정보는 예를 들어 위상이 변하는 것을 허용하고 "검사점에서의 패킹 위상" 메시지를 블랭킹 동안 전송함으로써 명시적일 수 있다. 이 방식은 검사점 간의 임의적인 활성 픽셀 수, 블랭킹 수 및 총 수(활성 픽셀 + 블랭킹)(예를 들어, 비디오 라인당 임의적인 활성 픽셀 수, 블랭킹 수 및 총 수)를 지원한다. 전형적인 실시예에서, K-비트 프래그먼트를 나타내는 (K+X)-비트 코드 워드(단, X>0임)가 활성 비디오 기간 동안 전송되고, 명시적인 위상 정보는 블랭킹 구간 동안에 동일 채널을 통해 전송된 다른 (K+X)-비트 코드 워드에 의해 나타내어진다.

다른 실시예에서, 위상 정보는 암시적일 수 있다(예를 들어, 패킹 위상 데이터가 명시적으로 수신기로 전송되기보다는 오히려 암시적으로 수신기에 알려진다). 예를 들어, 이것은 블랭킹의 시작 등의 검사점에서 전송된 위상을 고정시킴으로써 행해질 수 있다. 이 방식은 총 수(픽셀 + 블랭킹 수)가 픽셀 그룹 크기의 정확한 배수로 제약될 수 있는 경우에 임의적인 픽셀 수 및 블랭킹 수를 지원한다. 다른 예로서, 위상 정보는 픽셀 데이터의 시작(활성 비디오 구간의 시작) 등의 검사점에서 송신기 패킹 시퀀스를 항상 재시작하고 블랭킹 동안 전송된 링크 심볼의 수가 라인마다 약간 변할 수 있게 해줌으로써 암시적일 수 있으며, 따라서 픽셀 + 블랭킹 문자 대 링크 심볼의 비는 정확히 (N/K)이다. 이 방식은 임의적인 총 수, 픽셀 수 및 블랭킹 수를 지원한다.

전형적인 실시예에서, 송신기는 적어도 2가지 서로 다른 패킹 모드(때로는 색상 심도 모드라고 함) 중 어느 하나에서 동작가능하고, 파라미터 N은 각각의 모드에서 서로 다른 값을 가지며, 파라미터 K는 인코딩 시스템에 대한 상수이고(TMDS 인코딩의 경우 K=8임), 송신기는 인코딩된 프래그먼트, 패킹 위상 데이터, 및 송신기가 현재 동작하고 있는 색상 심도 모드를 나타내는 데이터(때로는, "색상 모드 데이터"라고 함)를 (직렬 링크를 통해) 전송하도록 구성되어 있다. 어떤 이러한 실시예에서, 송신기는 8-비트 모드에서 비디오 데이터의 8-비트 워드(Q-비트 코드 워드로서 인코딩됨)를, 주파수 P를 갖는 링크 클럭을 사용하여 직렬 링크를 통해 수신기로 전송하는 동작을 하고, 또한 본 발명에 따라 적어도 하나의 다른 모드에서 비디오 데이터(일반적으로 주파수 P를 갖는 픽셀 클럭을 사용하여 송신기 내로 클로킹됨)의 N-비트 워드(단, N은 8과 같지 않음)를 8-비트 프래그먼트로 패킹하고 그 프래그먼트를 Q-비트 코드 워드(각각의 코드 워드는 8 비트 페이로드를 가짐)로서 인코딩하며 그 코드 워드를 주파수 (N/8)P를 갖는 링크 클럭을 사용하여 수신기로 전송하는 동작을 한다. 수신기는 8-비트 프래그먼트를 복원하기 위해 수신된 코드 워드를 디코딩하고, N-비트 비디오 데이터 워드의 원래의 시퀀스를 복원하기 위해 그 프래그먼트를 언패킹하며, 색상 모드 데이터 및 링크 클럭으로부터 원래의 픽셀 클럭(주파수 P를 가짐)을 복원한다. 수신기는 송신기가 패킹을 위해 사용한 동일 시퀀스를 언패킹을 위해 사용해야만 하며, 패킹 및 언패킹 시퀀스는 정확하게 동기화되어야만 한다.

인코딩된 K-비트 워드를 전송하는 직렬 링크를 통해 N-비트 비디오 데이터 워드(단, N≠K임)를 어떻게 전송할지의 문제에 대한 다른 가능한 해결책과는 달리, 본 발명의 방식은 대역폭을 낭비하지 않으며, 패킹 그룹 크기의 정확한 배수가 아닌 픽셀 수 및 블랭킹 수를 처리할 수 있다.

본 발명의 다른 측면은 직렬 링크, 수신기, 및 본 발명의 송신기의 임의의 실시예를 포함하는 시스템이다. 본 발명의 다른 측면은 이러한 시스템에서 사용하기 위한 수신기, 및 본 발명의 송신기, 시스템 또는 수신기의 임의의 실시예에 의해 수행되는 방법이다. 양호한 실시예에서, 비디오 데이터의 전송된 프래그먼트(각각이 8-비트 비디오 워드를 나타냄)는 인코딩되고 이어서 인코딩된 프래그먼트를 나타내는 코드 워드가 전송된다.

한 부류의 실시예에서, 직렬 링크는 TMDS 링크이다. 원래의 TMDS 링크 규격 은 3개의 8-비트 컬러 성분(적색, 녹색 및 청색) 각각을 3개의 차분 데이터 채널(와이어 쌍을 때로는 "레인(lane)"이라고 함) 각각에 할당함으로써 24-비트 RGB 픽셀의 전송을 제공한다. 각각의 8-비트 성분은 10-비트 코드 워드로서 인코딩되고, 각각의 컬러 성분에 대한 10-비트 코드 워드는 레인들 중 특정의 하나를 통해 직렬로 전송되며 나머지 레인들로부터 개별적으로 8 비트로 디코딩되고, 각각의 일련의 3개의 디코딩된 성분은 디코딩 이후에 픽셀로 재조립된다. 직렬 링크가 TMDS 링크인 어떤 실시예에서, 주파수 P를 갖는 링크 클럭을 사용하여 TMDS 링크의 차분 와이어 쌍을 통해 10-비트 TMDS 코드 워드로서 비디오 성분 데이터의 8-비트 워드를 전송하는 동작을 하는 각각의 송신기 레인은 또한 본 발명에 따라 (적어도 하나의 다른 모드에서) 주파수 (N/8)P를 갖는 링크 클럭을 사용하여 비디오 데이터의 N-비트 워드의 M*8/N-멤버 그룹(단, N≠8임)을 10-비트 TMDS 코드 워드(각각의 코드 워드는 8 비트 페이로드를 가짐)의 M-프래그먼트 그룹으로서 전송하는 동작을 한다. N-비트 워드(이 각각은 일반적으로 적색, 녹색 또는 청색 컬러 성분임)는 조각들(각각의 조각은 8 비트보다 크지 않은 크기를 가짐)로 분해되고, 그 조각들은 이어서 TMDS 코드 워드(심볼)로서 인코딩하기 위해 8 비트 프래그먼트로 패킹된다.

주어진 색상 심도 파라미터 N의 경우, N-비트 비디오 워드는 (100% 효율의 경우) 본 발명의 양호한 실시예에 따라 반복하는 사이클을 갖는 8-비트 프래그먼트로 패킹된다. 예를 들어, N=10인 경우, RGB 비디오 데이터의 4개의 연속적인 픽셀의 10-비트 적색 컬러 성분은 4개의 픽셀의 10-비트 적색 성분을 전달하기에 충분한 5-프래그먼트 그룹(각각의 프래그먼트는 8 비트로 이루어져 있으며, 따라서 프 래그먼트당 8 비트 * 그룹당 5 프래그먼트 = 그룹당 40 비트임)으로 패킹된다. 유사한 프로세스가 또한 픽셀의 녹색 및 청색 성분에 적용된다. 다른 예로서, N=12인 경우, RGB 비디오 데이터의 2개의 연속적인 픽셀의 12-비트 적색 컬러 성분은 2개의 픽셀의 12-비트 적색 성분을 전달하기에 충분한 3-프래그먼트 그룹(각각의 프래그먼트는 8 비트로 이루어져 있으며, 따라서 프래그먼트당 8 비트 * 그룹당 3 프래그먼트 = 그룹당 24 비트임)으로 패킹된다. 이러한 패킹은 대역폭을 낭비하지 않는다.

어떤 실시예가 D-비트 픽셀의 3개의 N-비트 성분을 개별적으로 패킹하지만, 본 발명은 또한 패킹 이전에 데이터 워드 또는 픽셀을 성분으로 분리하지 않는 실시예들에도 똑같이 적용된다. 또한, 본 발명은 특정의 레인 수를 사용하는 링크로 제한되지 않는다. 일반적으로, 본 발명은 각각 K 비트의 M개 프래그먼트의 그룹을 사용하여 L개의 레인을 통해 D-비트 워드를 전송하는 것을 지원하며, 여기서 각각의 프래그먼트 그룹은 M * L * K 비트를 포함하여 그룹당 W = M * L * K/D개 워드를 전달하고, 여기서 M, L, K, W 및 D는 모두 정수이다.

양호한 실시예에서, 본 발명의 송신기에 의해 구현되는 패킹 상태 머신 시퀀스는 픽셀 프래그먼트의 패킹에서 언패킹된 블랭킹 문자의 전달로 전환하고 다시 임의의 경계(단순히 패킹 그룹 경계인 것은 아님)에서 반대로 전환할 수 있도록 주의하여 설계된다. 이것이 유용한 이유는 어떤 통상적인 표준의 텔레비전 타이밍이 4 픽셀(10-비트 성분에 대한 패킹 그룹 크기)의 정확한 배수가 아닌 픽셀 또는 블랭킹 수를 갖기 때문이다.

패킹 위상 데이터 및 색상 모드 데이터(전술함)는 본 발명의 여러가지 실시예에서 다양한 방식 중 임의의 방식으로 직렬 링크를 통해 전송된다. 예를 들어, 블랭킹 구간 동안, 본 발명의 송신기의 DVI-호환 실시예는 TMDS 링크의 3개의 데이터 채널 각각을 통해 2개의 제어 비트(링크 클럭 사이클당 총 6개의 제어 비트)를 나타내는 TMDS 코드 워드를 전송할 수 있고, 이들 비트 중 2개를 수평 및 수직 동기 비트로서 사용할 수 있으며, 나머지 4 비트(CTL0, CTL1, CLT2, CTL3) 중 일부 또는 그 전부를 패킹 위상 데이터로서 및 선택적으로 색상 모드 데이터로서도 사용할 수 있다. 다른 예로서, 데이터 아일랜드라고 하는 블랭킹 구간의 일부분 동안, 본 발명의 송신기의 HDMI-호환 실시예는 인코딩된 보조 데이터(예를 들어, 인코딩된 오디오 데이터) 및 제어 비트를 포함하는 패킷을 TMDS 링크의 데이터 채널을 통해 전송할 수 있다. 본 발명에 따르면, 어떤 이러한 패킷은 패킹 위상 데이터 및/또는 색상 모드 데이터를 포함할 수 있다.

직렬 링크가 TMDS 링크이고 송신기 및 수신기가 DVI-호환인 본 발명의 한 부류의 실시예를 다시 참조하면, 3N-비트 입력 비디오 워드(픽셀)는 일반적으로 주파수 P를 갖는 픽셀 클럭을 사용하여 송신기 내로 클로킹된다(다른 대안으로서, 이들은 송신기 내의 픽셀 클럭에 의해 클로킹되는 서브시스템에서 생성될 수 있다). 각각의 3N-비트 픽셀에 응답하여 TMDS 코드 워드의 3개의 스트림이 생성된다. 일반적으로, TMDS 코드 워드의 스트림 중 하나는 적색 컬러 성분 데이터를 나타내고, 다른 하나는 녹색 컬러 성분 데이터를 나타내며, 다른 하나는 청색 컬러 성분 데이터를 나타낸다. 각각의 TMDS 코드 워드 스트림은 주파수 (N/8)P를 갖는 링크 클럭 을 사용하여 TMDS 링크의 서로 다른 채널(채널 0, 채널 1, 또는 채널 2)을 통해 전송된다.

양호한 실시예에서, 본 발명을 구현하는 실시예는 8-비트 모드에서 (24-비트 비디오 데이터의 각각의 8-비트 성분에 응답하여 10-비트 TMDS 코드 워드를 생성하기 위해) 비디오 데이터의 종래의 TMDS 인코딩을 수행하고 인코딩된 데이터를 직렬 링크를 통해 전송하는 동작을 하고, 또한 적어도 하나의 N-비트 모드(단, N≠8임)에서 3N-비트 비디오 데이터의 각각의 N-비트 성분에 응답하여 10-비트 TMDS 코드 워드를 생성하고 인코딩된 데이터를 직렬 링크를 통해 전송하는 동작을 한다.

어떤 이러한 실시예에서, 8-비트 모드에 있는 송신기는 레이트 P로 24-비트 비디오 데이터 픽셀(각각의 픽셀은 8-비트 적색 성분, 8-비트 녹색 성분 및 8-비트 청색 성분을 포함함)을 수신 또는 생성하고 픽셀을 나타내는 TMDS 코드 워드를 DVI 또는 HDMI 링크(또는 다른 직렬 링크)를 통해 레이트 P로 전송한다. 송신기는 또한 이하의 모드 중 하나 이상에서 동작가능하다.

송신기가 18-비트 비디오 데이터(각각의 픽셀은 6-비트 적색 성분, 6-비트 녹색 성분, 및 6-비트 청색 성분으로 이루어져 있음)를 레이트 P로 수신하고 비디오 데이터를 나타내는 TMDS 코드 워드를 링크를 통해 (3/4)P의 레이트로 전송하는 18-비트 픽셀 모드,

송신기가 30-비트 비디오 데이터 픽셀(각각이 10-비트 적색 성분, 10-비트 녹색 성분, 및 10-비트 청색 성분으로 이루어져 있음)을 레이트 P로 수신하거나 생성하고 비디오 데이터를 나타내는 TMDS 코드 워드를 링크를 통해 (5/4)P의 레이트 로 전송하는 30-비트 픽셀 모드,

송신기가 36-비트 비디오 데이터 픽셀(각각이 12-비트 적색 성분, 12-비트 녹색 성분, 및 12-비트 청색 성분으로 이루어져 있음)을 레이트 P로 수신하거나 생성하고 비디오 데이터를 나타내는 TMDS 코드 워드를 링크를 통해 (3/2)P의 레이트로 전송하는 36-비트 픽셀 모드, 및

송신기가 48-비트 비디오 데이터 픽셀(각각이 16-비트 적색 성분, 16-비트 녹색 성분, 및 16-비트 청색 성분으로 이루어져 있음)을 레이트 P로 수신하거나 생성하고 비디오 데이터를 나타내는 TMDS 코드 워드를 링크를 통해 2P의 레이트로 전송하는 48-비트 픽셀 모드.

어떤 실시예들에서, M-비트 픽셀 모드(단, M≠8이고, M=L*P이며, L 및 P는 정수임)에서 동작가능한 송신기는 선택적으로 또한 송신기가 P-비트 비디오 데이터를 수신 또는 생성하고, 개별적인 M-비트 성분이 M-비트 픽셀 모드에서 패킹 및 인코딩되는 것과 동일한 방식으로 일련의 L개의 연속적인 P-비트 비디오 워드(예를 들어, L개의 연속적인 P-비트 컬러 성분)를 패킹 및 인코딩하며, 비디오 데이터를 나타내는 코드 워드(예를 들어, TMDS 코드 워드)를 직렬 링크를 통해 전송하는 P-비트 픽셀 모드에서도 동작가능하다.

양호한 실시예에서, 본 발명을 구현하는 실시예는 직렬 링크(예를 들어, DVI 또는 HDMI 링크)로부터 종래의 TMDS-인코딩된 비디오 데이터를 수신하고 24-비트 비디오 데이터(예를 들어, 24-비트 픽셀, 각각은 8-비트 적색 성분, 8-비트 녹색 성분, 및 8-비트 청색 성분을 포함함)를 생성하기 위해 수신된 TMDS 코드 워드를 디코딩하도록 구성되어 있다. 수신기는 또한 본 발명에 따라 이하의 모드 중 하나 이상에서 동작가능하다.

수신기가 TMDS-인코딩된 비디오 데이터를 직렬 링크로부터 레이트 (3/4)P로 수신하고 수신된 TMDS 코드 워드를 디코딩하며 18-비트 비디오 데이터(그의 각각의 픽셀은 6-비트 적색 성분, 6-비트 녹색 성분, 및 6-비트 청색 성분으로 이루어져 있음)를 레이트 P로 생성하기 위해 디코딩된 비트를 언패킹하는 18-비트 픽셀 모드,

수신기가 TMDS-인코딩된 비디오 데이터를 직렬 링크로부터 레이트 (5/4)P로 수신하고 수신된 TMDS 코드 워드를 디코딩하며 30-비트 비디오 데이터(그의 각각의 픽셀은 10-비트 적색 성분, 10-비트 녹색 성분, 및 10-비트 청색 성분으로 이루어져 있음)를 레이트 P로 생성하기 위해 디코딩된 비트를 언패킹하는 30-비트 픽셀 모드,

수신기가 TMDS-인코딩된 비디오 데이터를 직렬 링크로부터 레이트 (3/2)P로 수신하고 수신된 TMDS 코드 워드를 디코딩하며 36-비트 비디오 데이터(그의 각각의 픽셀은 12-비트 적색 성분, 12-비트 녹색 성분, 및 12-비트 청색 성분으로 이루어져 있음)를 레이트 P로 생성하기 위해 디코딩된 비트를 언패킹하는 36-비트 픽셀 모드, 및

수신기가 TMDS-인코딩된 비디오 데이터를 직렬 링크로부터 레이트 2P로 수신하고 수신된 TMDS 코드 워드를 디코딩하며 48-비트 비디오 데이터(그의 각각의 픽셀은 16-비트 적색 성분, 16-비트 녹색 성분, 및 16-비트 청색 성분으로 이루어져 있음)를 레이트 P로 생성하기 위해 디코딩된 비트를 언패킹하는 48-비트 픽셀 모드.

본 발명의 송신기의 전형적인 실시예는 소스 픽셀이 소스 픽셀 클럭 레이트로 수신 또는 생성되고 링크 클럭 레이트가 소스 픽셀 클럭 레이트와 일치하는 종래의 8-비트 모드에서 동작가능하다. 이들 실시예에서, 송신기는 또한 링크 클럭 레이트가 소스 픽셀 클럭 레이트를 초과하는 적어도 하나의 N-비트 모드(단, N≠8임)에서 동작가능하다. 일반적으로, 이러한 송신기는 소스 비디오 데이터 및 픽셀 클럭을 (소스로부터) 받아서 픽셀 클럭에 적절한 인자를 곱하여 링크 클럭을 생성한다. 다른 대안으로서, 송신기는 링크 레이트 클럭을 수신(또는 생성)하고, 픽셀 레이트 클럭(픽셀 소스 및 송신기가 사용하기 위한 것임)을 링크 레이트 클럭을 적절한 인자로 나눔으로써 도출할 수 있다. 본 발명의 수신기의 전형적인 실시예는 링크 클럭을 (및 인코딩된 비디오 데이터를 링크 클럭 레이트로) 수신하고, 픽셀 클럭을 복원하기 위해 링크 클럭을 분할하며, 인코딩된 비디오 데이터를 디코딩 및 언패킹함으로써 소스 픽셀 데이터를 복원하고, 복원된 소스 픽셀 데이터를 픽셀 클럭 레이트로 출력한다.

한 부류의 실시예들에서, 본 발명은 본 발명의 수신기의 임의의 실시예, 본 발명의 송신기의 임의의 실시예, 및 송신기와 수신기 간의 직렬 링크를 포함하는 시스템이다. 도 2는 이러한 시스템의 일례의 블록도이다. 도 2의 시스템은 (퍼스널 컴퓨터 또는 셋톱 박스일 수 있는) 비디오 소스(201), 모니터(202), 및 (소 스(201)의) 송신기(203)와 (모니터(202)의) 모니터 제어기(205) 간의 직렬 링크를 포함한다. 모니터(202)는 디스플레이 서브시스템(207)(도시된 바와 같이 연결되어 있는, 패널 타이밍 제어기(208), 컬럼 드라이버(209), 및 유리 패널 디스플레이(210)를 포함함)은 물론 모니터 제어기(205)도 포함한다. 제어기(205, 208) 각각은 송수신기이다. 소스(201)의 송신기(203)는 그래픽 콘트롤러 또는 비디오 프로세서일 수 있다.

송신기(203)와 제어기(205) 간의 직렬 링크는 3개의 채널, 즉 비디오 데이터의 V-비트 성분(예를 들어, 비디오 데이터의 V-비트 "적색" 컬러 성분)의 인코딩된 스트림을 나타내는 비트들을 모니터 제어기(205)로 전송하기 위한 채널 V1, 비디오 데이터의 V-비트 성분(예를 들어, 비디오 데이터의 V-비트 "녹색" 컬러 성분)의 다른 인코딩된 스트림을 나타내는 비트들을 전송하기 위한 채널 V2, 및 비디오 데이터의 V-비트 성분(예를 들어, 비디오 데이터의 V-비트 "청색" 컬러 성분)의 다른 인코딩된 스트림을 나타내는 비트들을 전송하기 위한 채널 V3를 갖는다.

또한 3개의 채널, 즉 비디오 데이터의 I-비트 성분(예를 들어, 비디오 데이터의 I-비트 "적색" 컬러 성분)의 인코딩된 스트림을 나타내는 비트들을 제어기(208)로 전송하기 위한 채널 W1, 비디오 데이터의 I-비트 성분(예를 들어, 비디오 데이터의 I-비트 "녹색" 컬러 성분)의 다른 인코딩된 스트림을 나타내는 비트들을 전송하기 위한 채널 W2, 및 비디오 데이터의 I-비트 성분(예를 들어, 비디오 데이터의 I-비트 "청색" 컬러 성분)의 다른 인코딩된 스트림을 나타내는 비트들을 전송하기 위한 채널 W3를 갖는 제어기(205)와 제어기(208) 간의 다른 직렬 링크("내 부 인터페이스")가 있다.

송신기(203)와 제어기(205) 간의 직렬 링크는 임의의 적당한 직렬 링크(예를 들어, DVI 링크, HDMI 링크, 또는 3개의 레인(lane)을 갖거나 갖지 않을 수 있는 다른 TMDS-유사 링크)일 수 있다. 제어기(205)와 제어기(208) 간의 직렬 링크도 또한 임의의 적당한 직렬 링크(예를 들어, 3개의 레인을 갖는 것으로 한정되지 않는 TMDS 링크 또는 다른 TMDS-유사 링크)일 수 있다.

제어기(208)와 컬럼 드라이버(209) 간의 디스플레이 인터페이스는 제1 유형의 비디오 데이터의 D-비트 성분(예를 들어, 비디오 데이터의 D-비트 "적색" 컬러 성분), 제2 유형의 비디오 데이터의 D-비트 성분(예를 들어, 비디오 데이터의 D-비트 "녹색" 컬러 성분), 및 제3 유형의 비디오 데이터의 D-비트 성분(예를 들어, 비디오 데이터의 D-비트 "청색" 컬러 성분)을 전송할 수 있다.

색상 심도(color depth) 파라미터(V, I 및 D)는 임의의 값을 가질 수 있지만, 양호하게는 정확한 (또한 다양한) 감마 및 색상 보정을 가능하게 해주기 위해 I≥(V+2)이다. 디스플레이 인터페이스에 대한 색상 심도 파라미터 D는 일반적으로 디스플레이 비용점(display cost point) 및 기술 유형에 의해 설정된다. 양호하게는, 고품질 응용에 있어서 D는 D≥(V+2)를 만족시킨다. 양호하게는, 적어도 어떤 고품질 응용에 있어서 D는 10 또는 12이다.

전형적인 구현에서, 채널(V1, V2, V3, W1, W2, 및 W3) 각각을 통해 전송되는 각각의 코드 워드는 8-비트 비디오 데이터 성분을 나타낸다. 색상 심도 파라미터 V가 8인 동작 모드에서, 송신기(203) 및 제어기(205)는 종래의 방식으로 동작할 수 있으며, 이들 간의 링크는 종래의 링크일 수 있다. 이와 유사하게, 색상 심도 파라미터 I가 8인 동작 모드에서, 제어기(205, 208)는 종래의 방식으로 동작할 수 있고, 이들 간의 링크는 종래의 링크일 수 있다.

그렇지만, 색상 심도 파라미터 V>8(예를 들어, V=10 또는 V=12)이고 송신기(203)와 제어기(205) 간의 링크가 종래의 링크인(또한 채널(V1, V2, V3) 각각을 통해 전송되는 각각의 코드 워드가 8-비트 성분을 나타내는) 동작 모드에서, 송신기(203) 및 제어기(205)는 본 발명에 따라 동작한다. 구체적으로는, 송신기(203)는 비디오 데이터의 V-비트 워드의 3개의 시퀀스(예를 들어, V-비트 적색, 녹색 및 청색 성분의 시퀀스 각각)를 8-비트 프래그먼트의 3개의 스트림으로 패킹하고 8-비트 프래그먼트를 인코딩하며 인코딩된 프래그먼트의 각각의 스트림을 채널(V1, V2, V3) 중 서로 다른 것을 통해 제어기(205)로 전송하기 위해 본 발명에 따라 N-비트 모드(여기서 N=V임)로 동작한다. 제어기(205)는 (에러가 존재하지 않는 경우) 각각의 수신된 프래그먼트를 디코딩하고 디코딩된 8-비트 프래그먼트의 각각의 스트림을 V-비트 워드의 시퀀스로 언패킹하기 위해 본 발명에 따라 동작한다.

이와 유사하게, 색상 심도 파라미터 I>8(예를 들어, I=10 또는 I=12)이고 제어기(205)와 제어기(208) 간의 링크가 종래의 링크인(또한 채널(W1, W2, W3) 각각을 통해 전송되는 각각의 코드 워드가 8-비트 성분을 나타내는) 동작 모드에서, 제어기(205, 208)는 본 발명에 따라 동작한다. 구체적으로는, 제어기(205)는 (소스(201)로부터 수신된 비디오 데이터의) I-비트 워드의 3개의 시퀀스를 8-비트 프래그먼트의 3개의 스트림으로 패킹하고 8-비트 프래그먼트를 인코딩하며 인코딩된 프래그먼트의 각각의 스트림을 채널(W1, W2, W3) 중 서로 다른 것을 통해 제어기(208)로 전송하기 위해 본 발명에 따라 송신기로서 N-비트 모드(여기서 N=I임)로 동작한다. 제어기(208)는 (에러가 존재하지 않는 경우) 각각의 수신된(인코딩된) 프래그먼트를 디코딩하고 디코딩된 8-비트 프래그먼트의 각각의 스트림을 I-비트 워드의 시퀀스로 언패킹하기 위해 본 발명에 따라 동작한다.

한 부류의 실시예에서, 본 발명은 비디오 데이터의 N-비트 워드(여기서 N≠8임)의 시퀀스를 8-비트 프래그먼트의 시퀀스로 패킹하고, 8-비트 프래그먼트를 인코딩하며, 인코딩된 프래그먼트를 직렬 링크를 거쳐 수신기로 전송하도록 구성된 송신기이며, 여기서 직렬 링크는 인코딩된 8-비트 비디오 데이터 워드를 전송하도록 구성되어 있다. 양호한 실시예에서, 색상 심도 파라미터 N은 10, 12 또는 16이다. 본 발명에 따르면, 전송된 데이터는 M-프래그먼트 그룹(각각의 그룹은 M개의 프래그먼트로 이루어짐)의 시퀀스를 나타내며, 각각의 그룹에서의 "j"번째(단, 1≤j≤M임) 프래그먼트는 그 그룹 내에서 위상을 갖는다. 양호하게는, 송신기는 가장 최근에 전송된 프래그먼트의 위상을 나타내는 패킹 위상 데이터를 (링크를 통해) 전송하고 수신기로 하여금 인코딩된 데이터를 디코딩할 수 있게 (그에 의해 프래그먼트를 복원할 수 있게) 해주며 또 복원된 프래그먼트를 송신기에 의한 패킹과 동위상으로(in phase) 언패킹하도록 구성되어 있다.

전형적인 실시예(예를 들어 도 7 및 도 8의 실시예)에서, 송신기는 적어도 2개의 서로 다른 색상 심도 모드 중 하나로 동작가능하며, 색상 심도 파라미터 N은 각각의 모드에서 서로 다른 값을 가지며, 송신기는 인코딩된 프래그먼트, 패킹 위 상 데이터, 및 송신기가 현재 동작하고 있는 색상 심도 모드를 나타내는 "색상 모드" 데이터를 (직렬 링크를 거쳐) 전송하도록 구성되어 있다. 어떤 이러한 실시예에서, 송신기는 비디오 데이터의 8-비트 워드(Q-비트 코드 워드로서 인코딩됨)를, 주파수 P를 갖는 링크 클럭을 사용하여 직렬 링크를 통해 수신기로 전송하기 위해 8-비트 모드로 동작가능하고, 또한 비디오 데이터(일반적으로 주파수 P를 갖는 픽셀 클럭을 사용하여 송신기 내로 클로킹됨)의 N-비트 워드(단, N>8임)를 8-비트 프래그먼트로 패킹하고 프래그먼트를 Q-비트 코드 워드(각각의 코드 워드는 8 비트 페이로드를 가짐)로서 인코딩하며 주파수 (N/8)/P를 갖는 링크 클럭을 사용하여 그 코드 워드를 수신기로 전송하기 위해 본 발명에 따라 적어도 하나의 다른 모드로 동작가능하다. 본 발명에 따르면, 수신기는 8-비트 프래그먼트를 복원하기 위해 수신된 코드 워드를 디코딩하고, 원래의 N-비트 비디오 데이터 워드의 시퀀스를 복원하기 위해 그 프래그먼트를 언패킹하며, 색상 모드 데이터 및 링크 클럭으로부터 원래의 픽셀 클럭(주파수 P를 가짐)을 복원한다. 수신기는 언패킹을 위해 송신기가 패킹을 위해 사용한 동일한 시퀀스를 사용해야만 하고, 시퀀스의 패킹 및 언패킹은 정확하게 동기화되어야만 한다.

한 부류의 실시예들에서, 직렬 링크는 TMDS 링크이다. 어떤 이러한 실시예(예를 들어, 도 7 및 도 8의 실시예)에서, 송신기는 비디오 데이터의 8-비트 워드를, 주파수 P를 갖는 링크 클럭을 사용하여 TMDS 링크를 통해 10-비트 TMDS 코드 워드로서 전송하는 동작을 하고, 또한 주파수 (N/8)/P를 갖는 링크 클럭을 사용하여 비디오 데이터의 N-비트 워드(단, N>8임)를 10-비트 TMDS 코드 워드(각각의 코 드 워드는 8 비트 페이로드를 가짐)로서 전송하기 위해 본 발명에 따라 (적어도 하나의 다른 모드로) 동작가능하다. N-비트 워드(그 각각은 일반적으로 적색, 녹색 또는 청색 컬러 성분임)는 조각들로 분해되고(각각의 조각은 8 비트보다 크지 않은 크기를 가짐), 그 조각들은 이어서 TMDS 코드 워드로서 인코딩하기 위해 8 비트 프래그먼트로 패킹된다.

양호한 실시예(예를 들어, 도 3 내지 도 6을 참조하여 기술될 실시예)에서, 본 발명의 송신기에 의해 구현되는 패킹 상태 머신 시퀀스(packing state machine sequence)는 픽셀 프래그먼트의 패킹으로부터 언패킹된 블랭킹 문자(예를 들어, 컬러 모드 및/또는 패킹 위상 데이터를 나타내는 코드 워드)의 전달로 전환하고 또 임의의 경계(단지 패킹 그룹 경계인 것은 아님)에서 다시 반대로 전환할 수 있도록 주의하여 설계되어 있다. 이렇게 하는 것이 유용한 이유는 어떤 표준적인 텔레비전 타이밍이 4 픽셀(10-비트 성분에 대한 패킹 그룹 크기)의 정확한 배수가 아닌 픽셀 또는 블랭킹 수를 가지기 때문이다.

패킹 위상 데이터 및 색상 모드 데이터(이에 대해서는 전술하였음)는 본 발명의 여러가지 실시예에서 다양한 방법 중 임의의 방법으로 직렬 링크를 통해 전송된다. 예를 들어, 블랭킹 구간 동안에, 도 7의 송신기(100)의 DVI-호환 구현은 TMDS 링크의 3개의 데이터 채널 각각을 통해 2개의 제어 비트(클럭 사이클 당 총 6개의 제어 비트)를 나타내는 TMDS 코드 워드를 전송하고, 또 이하에서 기술하는 바와 같이, 이들 비트 중 2개를 수평 및 수직 동기 비트(sync bit)로서, 나머지 4개 비트(CTL0, CTL1, CTL2, CLT3) 중 2개를 패킹 위상 데이터 및 색상 모드 데이터로 서 전송할 수 있다. 다른 예에서, 데이터 아일랜드(data island)라고 하는 블랭킹 구간의 일부분 동안에, 본 발명의 송신기의 HDMI-호환 실시예는 인코딩된 보조(예를 들어, 오디오) 데이터, 다른 데이터, 및 제어 비트를 포함한 패킷을 TMDS 링크의 데이터 채널을 통해 전송할 수 있다. 본 발명에 따르면, 어떤 이러한 패킷은 패킹 위상 데이터 및/또는 색상 모드 데이터를 포함할 수 있다.

직렬 링크가 TMDS 링크이고 송신기 및 수신기가 DVI-호환인 본 발명의 시스템의 실시예에서, 3N-비트 입력 픽셀은 주파수 P를 갖는 픽셀 클럭을 사용하여 송신기로 클로킹된다(또는 픽셀은 픽셀 클럭에 의해 클로킹되는 서브시스템 내의 송신기에서 생성된다). TMDS 코드 워드의 3개의 스트림은 각각의 3N-비트 픽셀에 응답하여 생성된다. 일반적으로, TMDS 코드 워드의 스트림 중 하나는 적색 컬러 성분 데이터를 나타내고, 다른 하나는 녹색 컬러 성분 데이터를 나타내며, 다른 하나는 청색 컬러 성분 데이터를 나타낸다. 각각의 TMDS 코드 워드 스트림은 주파수 (N/8)P를 갖는 링크 클럭을 사용하여 TMDS 링크의 서로 다른 채널(채널 0, 채널 1, 또는 채널 2)을 통해 전송된다. N≠8인 경우, 입력 비디오 데이터의 N-비트 성분은 프래그먼트의 그룹(그룹당 F개 프래그먼트, 프래그먼트당 8 비트)으로 패킹된다. 일반적으로, 하위 픽셀 비트는 상위 픽셀 비트보다 이전에 패킹된다. 각각의 프래그먼트는 이어서 전송을 위해 TMDS 인코딩된다. 수신기는 수신된 데이터를 디코딩 및 언패킹하기 위해 반대의 프로세스를 수행한다.

주어진 색상 심도 파라미터 N의 경우, 본 발명의 송신기의 양호한 실시예(예를 들어, 도 7의 송신기(100)의 양호한 구현예)는 반복하는 사이클로 N-비트 비디 오 워드를 8-비트 프래그먼트(100% 효율인 경우)로 패킹한다. 예를 들어, N=10인 경우, RGB 비디오 데이터의 각각의 4개의 연속적인 컬러 성분(각각의 성분은 10-비트 적색 성분, 10-비트 녹색 성분, 또는 10-비트 청색 성분임)은 5-프래그먼트 그룹(프래그먼트당 8 비트 * 그룹당 5 프래그먼트 = 그룹당 40 비트가 되도록 각각의 프래그먼트는 8 비트로 이루어져 있음)으로 패킹된다. 다른 예로서, N=12인 경우, RGB 비디오 데이터의 각각의 2개의 연속적인 컬러 성분(각각의 성분은 12-비트 적색 성분, 12-비트 녹색 성분, 또는 12-비트 청색 성분임)은 3-프래그먼트 그룹(프래그먼트당 8 비트 * 그룹당 3 프래그먼트 = 그룹당 24 비트가 되도록 각각의 프래그먼트는 8 비트로 이루어져 있음)으로 패킹된다. 이러한 패킹은 어떤 대역폭도 낭비하지 않는다.

그 다음에, 본 발명의 송신기의 한 부류의 실시예들이 TMDS 인코딩 및 종래의 TMDS 링크를 통한 전송을 위해 비디오 데이터를 8-비트 프래그먼트의 그룹으로 패킹하는 방식에 대해 보다 상세히 기술한다.

이러한 부류 내의 송신기의 8-비트 모드 동작 중에 DE=1(활성 비디오 구간 동안임)인 동안, 각각의 전송된 TMDS 워드는 링크 클럭 사이클당 8 비트의 비디오 데이터를 전달한다. 본 발명의 송신기의 전형적인 실시예의 N-비트(단, N>8임) 모드 동작 중에 DE=1인 동안, N-비트 비디오 워드는 비트들의 그룹(각각의 그룹은 G개의 비디오 워드로 이루어짐)으로 패킹되고, 각각의 그룹은 F개의 데이터 프래그먼트(각각의 프래그먼트는 8 비트로 이루어짐)로 슬라이싱(slice)된다. 프래그먼트는 종래의 TMDS 인코더/직렬화기 회로(예를 들어, 도 7의 인코더/직렬화기 회 로(108))로 어써트(assert)되고 그 프래그먼트가 적절한 주파수를 갖는 링크 클럭을 사용하여 직렬 링크를 통해 전송된 것에 응답하여 10-비트 TMDS 코드 워드가 TMDS 인코더/직렬화기 회로로부터 출력된다. 색상 심도 파라미터 "N"(때로는 "색상 심도"라고 함)의 값, 및 파라미터 G 및 F는 N-비트 모드 동작 동안 표 1에 나타낸 바와 같이 관계되어 있다.

색상 심도	G개 워드/그룹	F개 프래그먼트/그룹
8 10 12 16	1 4 2 1	1 5 3 2

전형적인 실시예에서, 본 발명의 송신기는 링크 클럭 및 인코딩된 프래그먼트를 전송하고, 또 특정의 제어 코드(가장 최근에 전송된 프래그먼트의 위상을 나타내는 패킹 위상 데이터, 및 선택적으로 송신기의 현재의 색상 심도 모드를 나타내는 색상 모드 데이터도 포함함)를 전송한다. 일반적으로, 본 발명의 수신기는 표준의 TMDS 역직렬화기/디코더 회로를 포함하며, TMDS 링크를 통해 전송된 특정의 제어 코드, 링크 클럭, 및 8-비트 프래그먼트를 복원하도록 구성되어 있다. 현재의 색상 심도 및 그룹 위상에 기초하여, 수신기는 8-비트 프래그먼트를 그룹으로 누적하고, 이는 이어서 원래의 색상 심도(N-비트)의 비디오 워드를 복원하기 위해 언패킹된다.

본 발명의 양호한 실시예의 각각의 색상 심도 모드에 대해, 표 2, 3, 4 및 5 중 적절한 하나는 그룹 크기 및 송신기가 표준의 TMDS 인코더의 3개의 데이터 채널 각각으로 8-비트 프래그먼트를 제공하는 순서를 규정한다. 수신기는 반대의 프로세스를 수행한다. 표 2 내지 5 각각의 좌측 열은 그룹의 프래그먼트를 식별해주고, 나머지 열은 각각의 프래그먼트의 8 비트를 식별해준다. 각각의 행("mPn")은 색상 심도 m에 대한 각각의 F-프래그먼트 그룹에 대한 "n"번째 프래그먼트(0≤n≤(F-1))를 나타낸다(유의할 점은 색상 심도 "m"이 상기한 색상 심도 파라미터 "N"에 대한 대안의 표기라는 것임). 표 2 내지 5 각각의 행은 전송의 순서로 정렬되어 있으며, 따라서 상단 행은 전송될 그룹의 첫번째 프래그먼트를 나타내고 하단 행은 전송될 그룹의 마지막 프래그먼트를 나타낸다. 각각의 표에서의 각각의 엔트리 "Xy"는 인코더에 제공되는 비디오 워드 X의 비트 y를 나타낸다. 비트 0는 최하위 비트이다. m-비트 비디오 워드는 각각의 그룹의 "G"개의 멤버를 식별하기 위해 (필요에 따라) A, B, C, D로 표시되어 있다(예를 들어, 색상 심도 m=10에 대한 그룹은 4개의 멤버 A, B, C 및 D를 갖는다). 워드 A는 각 그룹의 첫번째로 전송된 워드이다.

블랭킹 구간 동안에(픽셀이 패킹 및 전송되지 않을 때), 본 발명의 송신기는 수신기로 하여금 그의 언패킹 시퀀스를 송신기의 패킹 시퀀스에 맞춰 정렬할 수 있게 해주기 위해 가끔씩 패킹 위상 데이터(가장 최근에 전송된 프래그먼트의 위상을 나타냄)를 포함하는 단문 메시지를 전송할 수 있다. 본 발명의 송신기는 또한 수신기가 송신기와 동일한 색상 심도로 동작하도록 보장하기 위해 색상 심도 모드 데이터를 전송하는 데 블랭킹 구간 동안에 동일한 또는 부가의 메시지를 사용할 수 있으며, 따라서 수신기는 송신기 패킹 시퀀스에 대응하는 언패킹 시퀀스를 사용한다.

블랭킹 구간(DE=0로 표시됨) 동안에, 종래의 DVI-호환 송신기는 TMDS 픽셀 데이터 코드 워드 대신에 TMDS 제어 코드 워드를 전송한다. 이들 TMDS 제어 코드는 링크 클럭 사이클당 한번씩 전송되고, TMDS 링크의 3개의 데이터 채널 각각을 통한 2개의 제어 비트(C0, C1)를 나타내며, 링크 클럭 사이클당 총 6 비트의 제어 정보가 된다. DVI-호환 송신기는 수평 및 수직 동기 정보(HS, VS)를 위해 이들 6 비트 중 2개를 사용하고, 이 동기 정보를 나타내는 코드 워드를 하나의 데이터 채널(채널 0)을 통해 전송하고 나머지 4 비트(CTL0, CTL1, CTL2, CTL3)는 예비로 남겨둔다. 본 발명의 송신기의 DVI-호환 실시예는 표준의(10-비트) TMDS 제어 코드를 사용해야만 하며, 따라서 표준의 DVI-호환 수신기는 적절한 프레이밍(framing)을 달성할 수 있다.

본 발명에 따르면, (N=8을 포함한 임의의 값의 N에 대해) 한 부류의 DVI-유사 실시예의 N-비트 모드 동작 동안에, 이러한 비트 CTL0, CTL1, CTL2 및 CTL3(TMDS 링크의 데이터 채널 1 및 2를 통해 전송된 코드 워드에 의해 나타내어짐)의 일부 또는 그 전부는 패킹 위상 데이터(가장 최근에 전송된 프래그먼트의 위상을 나타냄) 및 선택적으로 색상 모드 데이터(송신기의 현재 색상 심도 모드를 나타냄)도 전송하기 위해 짧은 링크 제어 메시지("LCM", 이에 대해서는 본 설명에서 나중에 보다 상세히 기술함)를 인코딩하는 데 블랭킹 동안의 어떤 때에 사용될 수 있다.

본 발명의 다른 실시예들에서, 패킹 위상 데이터 및/또는 색상 모드 데이터는 비디오 블랭킹 동안 다양한 다른 방식 중 임의의 방식으로 직렬 링크를 통해 전송된다. 예를 들어, 데이터 아일랜드라고 하는 블랭킹 구간의 일부분 동안에, 본 발명의 송신기의 HDMI-호환 실시예는 인코딩된 보조(예를 들어, 오디오) 데이터, 기타 데이터, 및 제어 비트를 포함한 패킷을 TMDS 링크의 3개의 데이터 채널 중 일부 또는 그 전부를 통해 전송할 수 있다. 본 발명에 따르면, 어떤 이러한 패킷은 패킹 위상 데이터 및/또는 색상 모드 데이터를 포함할 수 있다. HDMI-호환 송신기 및 수신기는 (활성 비디오 구간들 간의) 각각의 블랭킹 구간의 3개의 부분, 즉 초기 부분(데이터 아일랜드 프리앰블이 전송될 수 있는 부분), 그 다음에 오는 데이터 아일랜드라고 하는 부분, 및 그 다음에 오는 최종 부분(비디오 프리앰블이 전송될 수 있는 부분)을 구분할 수 있다. 선택적으로, 블랭킹 구간에는 2개 이상의 데이터 아일랜드가 있다. 각각의 블랭킹 구간의 초기 데이터 아일랜드 프리앰블 동안, 제어 비트 CTL3, CTL2, CTL1 및 CTL0의 특정의 패턴 및 선택적으로 초기 비트 패턴도 나타내는 코드 워드의 반복이 전송된다. 각각의 블랭킹 구간의 비디오 프리앰블 동안, 제어 비트 CTL3, CTL2, CTL1 및 CTL0의 다른 특정의 패턴 및 선택적으로 초기 비트 패턴도 나타내는 코드 워드의 반복이 전송된다.

양호한 실시예(DVI-호환일 수 있지만 꼭 그럴 필요는 없음)의 설명에서, DVI의 용어가 본 명세서에서 사용된다. DVI 용어에 따르면, DE=0는 블랭킹 기간을 나타내고, DE=1은 픽셀들이 전송되는 활성 비디오 기간을 나타낸다. 도 3 내지 도 6(패킹 및 언패킹 상태도)에서, "DE=1"는 전송될 그 다음 문자가 픽셀임을 나타내는 데 사용되고, "DE=0"는 그 다음 문자가 블랭킹 문자임을 나타내는 데 사용된다.

몇가지 색상 심도 중 하나에 대해, 표 6 내지 표 10(이하에 기술됨)은 그룹 크기 및 본 발명의 송신기의 전형적인 실시예(DVI-호환 실시예일 수 있음)가 TMDS 링크의 채널 0에 대해 TMDS 인코더에 수평 및 수직 동기 코드를 제공하는 순서를 규정한다(각각의 표의 각각의 행의 C0 열에 있는 비트는 DVI-호환 실시예에서 HSYNC이고, 각각의 표의 각각의 행의 C1 열에 있는 비트는 DVI-호환 실시예에서 VSYNC이다). 픽셀에서와 마찬가지로, 블랭킹(동기) 코드는 일반적으로 픽셀 레이트 P로 본 발명의 송신기로 전달된다.

깊은 색상 심도(N>8)의 경우, 링크 클럭은 소스 픽셀 클럭 P보다 빠르다. 더 깊은 색상 데이터를 전달하기 위해, 링크 클럭은 (N/8)*P로 설정된다. 도시된 경우에, (N-비트 비디오 데이터의 패킹된 K-비트 프래그먼트의) 그룹당 링크 클럭 사이클의 수는 그룹당 픽셀 클럭 사이클의 수(F-1)보다 하나 더 많다.

N-비트 모드 동작의 블랭킹 구간 동안, 새로운 동기 비트 쌍(하나의 HSYNC 비트 및 하나의 VSYNC 비트)를 나타내는 하나의 블랭킹 코드는 매 링크 클럭 사이클마다 전송될 수 있다(그룹당 추가의 링크 클럭을 필요로 하는 깊은 컬러 픽셀과는 다름). 이것에도 불구하고, 링크 클럭 사이클에 대한 픽셀 클럭 사이클의 일정 비(N/8)를 유지하기 위해, 송신기는 F개 링크 클럭 사이클 중 (F-1)개의 새로운 동기 비트쌍만을 전송한다.

따라서, 표 7, 표 9 및 표 10은 N-비트 모드 동작 동안 블랭킹 구간에서, F-프래그먼트 그룹이 완전히 블랭킹 문자로 이루어져 있을 때, 본 발명의 송신기가 F개의 연속적인 링크 클럭 사이클 동안 F개 블랭킹 코드("mCn"으로 표시되어 있고, 여기서 n=0 내지 F-1임)의 그룹을 전송함을 보여주며, 여기서 블랭킹 코드 중 F-1개 각각은 새로운 동기 비트쌍을 나타내고, 그룹 내에 전송된 마지막 블랭킹 코드는 이전의 코드와 동일한 동기 비트쌍을 나타낸다(표 7, 표 9 및 표 10과 도 4, 도 5 및 도 6의 상태 10C4, 12C2, 및 16C1). 수신기는 F개 링크 클럭 사이클의 각각의 이러한 기간의 마지막 (반복된) 블랭킹 코드를 누락한다. 그 결과, 동기 비트쌍은 그의 원래의 (픽셀 클럭) 레이트로 복원된다.

블랭킹 기간 내로 또는 그 밖으로 전이할 때, F-프래그먼트 그룹(상태 n=0 내지 F-1)이 픽셀 프래그먼트(표 3 내지 5에서 "mPn"으로 표시됨) 및 블랭킹 코드(도 7 내지 도 10에서 "mCn" 또는 "mPCn"으로 표시됨)의 혼합을 전달하는 일이 일어날 수 있다. 이러한 경우에, 그룹이 픽셀 프래그먼트에서 시작하는지 끝나는지에 상관없이, 픽셀 패킹을 위해 추가의 링크 클럭 사이클이 항상 사용된다.

10-비트 모드에 대한 혼합 픽셀/블랭킹 그룹의 예는 이하의 시퀀스를 포함한다(도 4에서 볼 수 있음).

10P0, 10P1*, 10PC2, 10PC3, 10PC4(픽셀 A; 블랭킹 T, U, V),

10P0, 10P1, 10P2*, 10PC3, 10PC4(픽셀 A, B; 블랭킹 U, V),

10P0, 10P1, 10P2, 10P3*, 10PC4(픽셀 A, B, C; 블랭킹 V);

10C0, 10P1*, 10P2, 10P3, 10P4(블랭킹 S; 픽셀 B, C, D),

10C0, 10C1, 10P2*, 10P3, 10P4(블랭킹 S, T; 픽셀 C, D),

10C0, 10C1, 10C2, 10P3*, 10P4(블랭킹 S, T, U; 픽셀 D)

여기서, *는 픽셀 프래그먼트의 일부만이 유용한 정보를 포함함을 나타낸다. 예를 들어, 첫번째 시퀀스에서, 프래그먼트 10P1*은 픽셀 A의 나머지 2 비트 및 블랭킹으로의 전환이 일어나지 않은 경우 픽셀 B를 시작하게 될 6개의 미사용된 비트를 포함한다.

12-비트 모드에 대한 유사한 예는,

12P0, 12P1*, 12C2(하나의 픽셀, 하나의 블랭킹) 및

12C0, 12P1*, 12P2(하나의 블랭킹, 하나의 픽셀)

을 포함한다.

표 6, 표 7, 표 8, 표 9 및 표 10의 좌측 열에 있는 각각의 엔트리 "mCn" (또는 "mPCn")은 본 발명의 송신기의 상태를 나타내며, 여기서 인덱스 "n"은 0≤n≤(F-1)의 범위에 있고, 여기서 F는 그룹당 비디오 데이터의 프래그먼트의 수이며, 인덱스 "m"은 색상 심도를 나타낸다(유의할 점은 색상 심도 "m"이 상기한 색상 심도 파라미터 "N"의 대안적인 표기라는 것임). 각각의 표의 중간 및 우측 열 각각에 있는 각각의 엔트리 "Xy"는 인코딩될 동기 비트쌍 X의 비트 y를 나타낸다. 본 발명의 송신기의 인코더에 제공되는 각각의 동기 비트쌍 X는 송신기에 의해 TMDS 링크의 채널 CH0을 통해 전송되는 TMDS 코드 워드로서 인코딩된다. (비트 0는 동기 비트쌍 X의 최하위 비트이고, 예를 들어 비트 "S0"는 비트 "S1"보다 하위 비트이다.)

표 8은 10-비트 모드에서 비디오 데이터의 프래그먼트(활성 비디오 구간 동안)로부터 동기 비트(블랭킹 구간 동안)로 전이하는 혼합 그룹의 블랭킹 부분을 인코딩하는 데 필요한 브리지 상태("mPCn")를 나타낸 것이다. 이러한 브리지 상태는 패킹 그룹 크기 G가 2보다 클 때 링크 클럭에 대한 픽셀 클럭의 일정한 비를 유지하는 데 요구된다.

일반적으로, 송신기는 픽셀 클럭의 엣지에 맞춰 정렬되어 있는 상승 및 하강 엣지를 갖는 DE 신호에 응답하여 동작하며, 송신기는 패킹 및 인코딩될 비디오 데이터, 인코딩될 제어 비트(동기 비트를 포함함), 및 DE 신호를 나타내는 비트를 버퍼링하는 FIFO(예를 들어, 도 7의 FIFO(101))를 포함한다. (예를 들어, 본 발명에 따라 링크 클럭 영역에서 동작하는 패킹 회로가 비디오 데이터의 비트의 그룹을 프래그먼트로 패킹할 수 있도록) 비디오, 제어 및 DE 비트는 픽셀 클럭을 사용하여 FIFO 내로 클로킹되고 링크 클럭을 사용하여 FIFO 밖으로 클로킹된다.

도 4(이하에서 기술됨)에 나타낸 바와 같이, (링크 클럭 영역에서의) DE 신호의 하강 엣지에 응답하여, 그 다음의 인코딩된 동기 비트가 (링크 클럭 영역에서 동작하는 송신기 회로에 의해) 전송될 수 있다.

그룹의 제2 프래그먼트(10P1)가 인코더로 제공되는 링크 클럭 사이클 직후에 DE가 0으로 변할 때(하나의 픽셀 및 3개의 동기 비트쌍의 그룹 내의 제1의 유일한 픽셀을 완성할 때), 제2 프래그먼트가 인코딩 및 전송되고, 이어서 한 링크 클럭 나중에(도 4 및 표 8에서의 상태 10PC2) 동기 비트(T0, T1)가 인코더로 제공되어, 인코딩되고 전송된다(DE의 이러한 하강 엣지에서 시작하는 블랭킹 구간 동안).

그룹의 제3 프래그먼트(10P2)가 인코더로 제공되는 링크 클럭 사이클 직후에 DE가 0으로 변할 때(2개의 픽셀 및 2개의 동기 비트쌍의 그룹 내의 제2 픽셀을 완성할 때), 제3 프래그먼트가 인코딩 및 전송되고, 이어서 한 링크 클럭 나중에(10PC3) 동기 비트(U0, U1)가 인코더로 제공되어, 인코딩되고 전송된다(DE의 이러한 하강 엣지에서 시작하는 블랭킹 구간 동안).

그룹의 제4 프래그먼트(10P3)가 인코더로 제공되는 링크 클럭 사이클 직후에 DE가 0으로 변할 때(3개의 픽셀 및 1개의 동기 비트쌍의 그룹 내의 제3 픽셀을 완성할 때), 제4 프래그먼트가 인코딩 및 전송되고, 이어서 한 링크 클럭 나중에(10PC4) 동기 비트(V0, V1)가 인코더로 제공되어, 인코딩되고 전송된다(DE의 이러한 하강 엣지에서 시작하는 블랭킹 구간 동안).

그룹의 마지막 프래그먼트(10P4)가 인코더로 제공되는 링크 클럭 사이클 직후에 DE가 0으로 변할 때(즉, 픽셀-블랭킹 전이가 그룹 경계에서 일어나게 되는 때), 픽셀 그룹의 제5 프래그먼트가 인코딩 및 전송되고, 이어서 한 링크 클럭 나중에(10C0) 동기 비트(S0, S1)(도 7의 제1 행에 나타냄)가 인코더로 제공되어, 인코딩되고 전송된다(DE의 이러한 하강 엣지에서 시작하는 블랭킹 구간 동안).

그 다음에, 도 3 내지 도 6을 참조하여, 표 6 내지 표 10에 나타낸 상태에 들어가서 비디오 비트를 표 2 내지 표 5에 나타낸 유형의 그룹으로 패킹하는 본 발명의 송신기의 전형적인 실시예의 동작에 대해 설명한다. 각각의 색상 심도 모드에 대해, 송신기 시퀀스는 위상 0에서 시작하고, 이어서 프래그먼트의 각 그룹에 대한 위상들에 걸쳐 그룹 크기의 모듈로(그룹당 F개의 프래그먼트임)를 증가시킨다. DE=1일 때, 비디오 데이터의 프래그먼트 mPn을 나타내는 코드 워드가 전송된다. DE의 하강 엣지에 응답하여, 송신기는 상태 mCn 또는 mPCn 중 하나로 들어가고, (DE=0인 동안) 상태 mCn 또는 mPCn 중 나머지 하나를 통해 사이클링한다. 예를 들어, 10-비트 모드에서, DE가 1에서 0으로 변하는 경우 위상 n이 0으로 변하지 않을 때(DE의 하강 엣지가 그룹 정렬되어 있지 않을 때), 송신기는 (표 8의) 상태 mPCn 중 적어도 하나로 들어가고 10PC4를 빠져나와 (표 7의) mCn 상태의 루프에 들어갈 때까지 mPCn 상태를 통과한다. (양호한 실시예에서와 같이) 블랭킹 구간의 최소 지속기간이 4개의 블랭킹 문자가 되도록 DE가 제한되어 있는 경우, 블랭킹 구간 동안에 들어가는 상태 mPCn 및/또는 mCn의 총 수의 최소값은 4이다.

도 3은 TMDS 링크를 통해 데이터를 전송하고 또 블랭킹 구간에서 표 6에 나타낸 상태에 들어가도록 구성되어 있는 본 발명의 송신기의 한 부류의 실시예들의 8-비트 모드 동작의 상태도이다. 8-비트 동작에서, 링크 클럭 레이트는 픽셀 클럭 레이트와 일치한다. 각각의 활성 비디오 구간 동안(DE=1일 때), 송신기는 링크 클럭 사이클당 한번씩 데이터 채널 CH0, CH1 및 CH2 각각을 통해 8-비트 비디오 워드(표 2의 워드 "8P0")를 나타내는 코드 워드를 전송한다. 각각의 블랭킹 구간의 각각의 링크 클럭 사이클 동안, 송신기는 상태 "8C0"에 머물러 있게 된다(이 상태에서 송신기는 데이터 채널 CH0를 통해 표 6의 인코딩된 동기 비트(S0, S1)를 전송한다). DE의 하강 엣지에 응답하여, 송신기의 상태 머신은 비디오 데이터의 8-비트보다 오히려 한쌍의 동기 비트(S0, S1)(표 6에 나타냄)를 송신기의 채널 CHO 인코더(종래의 TMDS 인코더의 요소일 수 있음)로 어써트한다. DE의 각각의 상승 엣지에 응답하여, 송신기는 8-비트 비디오 데이터 워드 8P0의 시퀀스를 채널 CH0 인코더로 어써트한다.

도 4(또는 도 5 또는 도 6)의 상태도를 구현하는 송신기는 일반적으로 패킹 및 인코딩될 비디오 데이터, 인코딩될 제어 비트, 및 DE 비트를 버퍼링하는 FIFO를 포함한다. 비디오, 제어 및 DE 비트는 픽셀 클럭을 사용하여 FIFO 내로 클로킹되고 링크 클럭(픽셀 클럭보다 더 높은 레이트를 가짐)을 사용하여 FIFO 밖으로 클로킹된다.

2보다 큰 픽셀 그룹 크기 G를 갖는 패킷 모드(10-비트 모드 등, 도 4)의 경우, 픽셀에서 시작하고 블랭킹에서 끝나는 그룹을 처리하는 데 G-1개의 브리지 상태("mPCn")가 필요하다. 이들 브리지 상태에 들어가게 되면(블랭킹의 시작), 그 그룹의 균형은 블랭킹 문자를 포함해야만 한다. 이것으로 인해, G>2인 패킹 모드의 경우, 최소 블랭킹 기간(DE=0)이 G-1개 블랭킹 문자이어야만 한다(예를 들어, 10 비트 모드에 대해 3 문자의 최소 블랭킹). 이 최소값은 DE가 마지막 PC 상태(도 4의 10PC4)에 있는지에 대한 테스트를 추가하고 DE=1인 경우 제1 픽셀 상태(mP0)로 분기하거나 DE=0인 경우 제1 블랭킹 상태(mC0)로 분기함으로써 달성될 수 있다. 도시된 바와 같이, 도 4는 간략함을 위해 DE에 대한 이 추가의 테스트를 생략하며, 그 경우, DE는 양호하게는 DE가 4개 이상의 연속적인 링크 클럭 사이클 동안 로우일 수 있도록(즉, 각각의 블랭킹 구간의 최소 지속기간이 4개의 동기 비트쌍이 되도록) 제한된다. DE에 대한 이러한 사소한 제한은 송신기가 간단한 방식으로 구현될 수 있고 또한 DE의 이전의 하강 엣지가 그룹 경계에 맞춰 정렬되어 있지 않은 경우 (도 4에 나타낸 바와 같이, 10-비트 모드 동작 동안) (DE의 상승 엣지에 응답하여) 정확한 위상을 갖는 비디오 데이터의 전송을 재개할 수 있도록 보장하기 위해 또 수신기가 간단한 방식으로 구현될 수 있고 또한 10-비트 모드 동안 정확한 위상을 갖는 전송된 비디오를 복원할 수 있도록 보장하기 위해 필요하다.

도 4는 TMDS 링크를 통해 데이터를 전송하고 비디오 비트를 표 3에 나타낸 유형의 그룹으로 패킹하며 블랭킹 구간 동안 표 7 및 표 8에 나타낸 상태에 들어가도록 구성되어 있는 본 발명의 송신기의 전형적인 실시예의 10-비트 모드 동작의 상태도이다. 이들 실시예의 10-비트 모드 동안, 링크 클럭 레이트는 픽셀 클럭 레이트 × 1.25이다(예를 들어, 도 7의 PLL(106)에 의해 곱해짐). 일반적으로, 송신기는 FIFO를 포함하고 소스로부터 DE 신호, 픽셀 클럭, 비디오 데이터, 및 제어 비트를 수신하며, DE 신호의 상승 및 하강 엣지는 픽셀 클럭의 엣지와 일치하게 정렬되고, 비디오 데이터 및 제어 비트는 픽셀 클럭을 사용하여 FIFO 내로 클로킹되고 링크 클럭을 사용하여 FIFO 밖으로 클로킹된다. 비디오 데이터의 패킹 및 인코딩은 링크 클럭 영역에서 수행된다.

송신기는 도 4의 상태도를 구현하는 상태 머신으로 구현된다. 상태 머신은 비디오 데이터 및 제어 비트(예를 들어, 동기 비트) 쌍의 프래그먼트를 인코딩 및 전송하기 위한 송신기의 회로(송신기의 "인코더"라고 함)가 다음과 같이 동작하도록 보장해준다.

지속된 활성 비디오 구간 동안(DE=1인 동안), 송신기는 (데이터 채널 CH0, CH1 및 CH2 각각을 통해) 비디오 데이터의 이하의 프래그먼트, 즉 10P0, 10P1, 10P2, 10P3 및 10P4를 나타내는 코드 워드의 반복하는 시퀀스를 전송한다. 이 시퀀스는 4 픽셀의 그룹을 5개의 링크 클럭 사이클로 패킹한다.

그룹의 제2 (8-비트) 프래그먼트가 인코더에 제공된 직후에 링크 클럭 사이클에서 일어나는 (링크 클럭 영역에서의) DE의 하강 엣지에 응답하여, 송신기는 이하의 상태 시퀀스, 즉 송신기가 비디오 데이터 프래그먼트 10P1(인코딩된 제2 프래그먼트)를 나타내는 코드 워드를 데이터 채널 CH0, CH1 및 CH2 각각을 통해 전송하는 제1 상태, 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 인코딩된 비디오 데이터를 전송하지 않고 그 대신에 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(T0, T1)을 전송하는 상태 "10PC2", 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(U0, U1)을 전송하는 상태 "10PC3", 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(V0, V1)을 전송하는 상태 "10PC4", 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(S0, S1)을 전송하는 상태 "10PC0"에 들어간다. DE는 전이 상태(10PC2, 10PC3, 10PC4) 및 첫번째 경우의 블랭킹 상태(10C0) 동안 로우에 머물러 있어야만 하며, 이로 인해 상기한 최소 요건은 도 4의 설계의 경우 4개의 동기 비트쌍의 블랭킹이 된다(유의할 점은 상태 10PC4로부터 상태 10P0로 DE=1 원호가 추가되는 경우, 3개의 블랭킹 코드의 절대 최소가 달성된다는 것이다).

일반적으로, DE는 많은 추가의 사이클 동안 로우에 머물러 있다. DE가 로우에 머물러 있는 후속하는 링크 클럭 사이클 동안, 송신기는 상태 "10C0", "10C1", "10C2", "10C3" 및 "10C4"의 반복하는 시퀀스에 들어간다. (최소가 만족된 이후) 이 시퀀스의 임의의 지점에서, DE가 상태 10Cn 이후 상승하는 경우, 그 다음 상태는 다음과 같이 된다.

DE가 10C0(블랭킹 코드 S) 이후에 상승하면, 10C0 다음에 10P1(픽셀 B의 시작, 픽셀 A로부터의 여분의 비트가 사용되지 않는다는 것에 유의할 것)이 오게 된다.

DE가 10C1(블랭킹 코드 T) 이후에 상승하면, 10C1 다음에 10P2(픽셀 C의 시작, 픽셀 B로부터의 여분의 비트가 사용되지 않는다는 것에 유의할 것)가 오게 된다.

DE가 10C2(블랭킹 코드 U) 이후에 상승하면, 10C2 다음에 10P3(픽셀 D의 시작, 픽셀 C로부터의 여분의 비트가 사용되지 않는다는 것에 유의할 것)이 오게 된다.

DE가 10C3(블랭킹 코드 V) 이후에 상승하면, 10C3 다음에 10C4(블랭킹 코드 V의 반복)가 오고, 그 다음에 10P0(픽셀 A의 시작)가 오게 된다. 송신기의 블랭킹 코드 V의 반복은 픽셀 클럭에 대한 링크 클럭의 일정한 비(1.25)를 유지한다. 수신기는 블랭킹 코드 V의 반복을 폐기(누락)하도록 구현되며, 따라서 복원된 데이터는 픽셀 클럭 레이트로 된다.

여전히 도 4를 참조하면, 그룹의 제3 (8-비트) 프래그먼트가 인코더에 제공된 직후에 링크 클럭 사이클에서 일어나는 (링크 클럭 영역에서의) DE의 하강 엣지에 응답하여, 송신기는 이하의 상태 시퀀스, 즉 송신기가 비디오 데이터 프래그먼트 10P2(인코딩된 제3 프래그먼트)를 나타내는 코드 워드를 데이터 채널 CH0, CH1 및 CH2 각각을 통해 전송하는 제1 상태, 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(U0, U1)을 전송하는 상태 "10PC3", 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(V0, V1)을 전송하는 상태 "10PC4", 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(S0, S1)을 전송하는 상태 "10C0"에 들어간다. 도 4의 설계에서, DE는 전이 상태(10PC3, 10PC4) 및 첫번째 경우의 블랭킹 상태(10C0) 동안 로우에 머물러 있어야만 한다.

일반적으로, DE는 많은 추가의 사이클 동안 로우에 머물러 있고, 송신기는 상기한 바와 같이 DE가 하이로 될 때마다 끝나는, 상태 "10C0", "10C1", "10C2", "10C3" 및 "10C4"의 반복하는 시퀀스에 들어간다.

이와 유사하게(여전히 도 4를 참조하면), 그룹의 제4 (8-비트) 프래그먼트가 인코더에 제공된 직후에 링크 클럭 사이클에서 일어나는 (링크 클럭 영역에서의) DE의 하강 엣지에 응답하여, 송신기는 이하의 상태 시퀀스, 즉 송신기가 비디오 데이터 프래그먼트 10P3(인코딩된 제4 프래그먼트)를 나타내는 코드 워드를 데이터 채널 CH0, CH1 및 CH2 각각을 통해 전송하는 제1 상태, 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(V0, V1)을 전송하는 상태 "10PC4", 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(S0, S1)을 전송하는 상태 "10C0"에 들어간다. 도 4의 설계에서, DE는 전이 상태(10PC4) 및 첫번째 경우의 블랭킹 상태(10C0) 동안 로우에 머물러 있어야만 한다. 다시 말하면, 송신기는 상기한 바와 같이 DE가 하이로 될 때마다 끝나는, 상태 "10C0", "10C1", "10C2", "10C3" 및 "10C4"의 반복하는 시퀀스에 들어간다.

이와 유사하게(여전히 도 4를 참조하면), 그룹의 제5 (8-비트) 프래그먼트가 인코더에 제공된 직후에 링크 클럭 사이클에서 일어나는 (링크 클럭 영역에서의) DE의 하강 엣지에 응답하여, 송신기는 이하의 상태 시퀀스, 즉 송신기가 비디오 데이터 프래그먼트 10P4(인코딩된 제5 프래그먼트)를 나타내는 코드 워드를 데이터 채널 CH0, CH1 및 CH2 각각을 통해 전송하는 제1 상태, 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(S0, S1)을 전송하는 상태 "10C0"에 들어간다. 다시 말하면, 송신기는 상기한 바와 같이 DE가 하이로 될 때마다 끝나는, 상태 "10C0", "10C1", "10C2", "10C3" 및 "10C4"의 반복하는 시퀀스에 들어간다.

도 4의 상태도는 4개의 상태 10x0 내지 10x4의 그룹 시퀀스를 정의한다(여기서, "x"는 P 또는 C 또는 PC일 수 있음). 유의할 점은, 5개 상태 시퀀스 각각에 대해, 진행은 항상 10x0, 10x1, 10x2, 10x3, 10x4이고, 여기서 첨자 0 내지 4는 그룹 "위상"을 나타낸다는 것이다. 이하의 그룹이 가능하다.

● 10P0, 10P1, 10P2, 10P3, 10P4(4개의 픽셀)

● 10P0, 10P1, 10P2, 10P3, 10PC4(3개의 픽셀, 1개의 블랭킹 코드)

● 10P0, 10P1, 10P2, 10PC3, 10PC4(2개의 픽셀, 2개의 블랭킹)

● 10P0, 10P1, 10PC2, 10PC3, 10PC4(1개의 픽셀, 3개의 블랭킹)

● 10C0, 10C1, 10C2, 10C3, 10C4(4개의 블랭킹 및 반복)

● 10C0, 10C1, 10C2, 10P3, 10P4(3개의 블랭킹 및 1개의 픽셀)

● 10C0, 10C1, 10P2, 10P3, 10P4(2개의 블랭킹 및 2개의 픽셀)

● 10C0, 10P1, 10P2, 10P3, 10P4(1개의 블랭킹 및 3개의 픽셀).

라인당 5개의 픽셀 및 4개의 블랭킹 코드를 갖는 비디오 포맷의 인위적으로 축약된 예의 경우, 들어간 상태(및 인코더로 어써트된 비디오 데이터 및 동기 비트쌍)의 그룹의 예시적인 시퀀스는 다음과 같다(개별적인 프래그먼트를 콤마로 표시한 표기법을 사용하여, A는 비디오 데이터 그룹의 제1 프래그먼트로부터의 2개의 비디오 비트를 나타내고, B는 비디오 데이터 그룹의 제2 프래그먼트로부터의 2개의 비디오 비트를 나타내며, C는 비디오 데이터 그룹의 제3 프래그먼트로부터의 2개의 비디오 비트를 나타내고, D는 비디오 데이터 그룹의 제4 프래그먼트로부터의 2개의 비디오 비트를 나타내며, S, T, U 및 V는 동기 비트 쌍이다).

제1 그룹(제1 라인으로부터의 4개의 픽셀을 전달함): AAAA, ABBB, BBCC, CCCD, DDDD(즉, 상태 10P0, 10P1, 10P2, 10P3, 10P4)

제2 그룹(제1 라인으로부터의 마지막 픽셀 및 처음 3개의 블랭킹 문자를 전달함): AAAA, A---, T, U, V(즉, 상태 10P0, 10P1, 10PC2, 10PC3, 10PC4)

제3 그룹(제1 라인의 마지막 블랭킹 문자 및 제2 라인의 처음 3개의 픽셀을 전달함): S, -BBB, BBCC, CCCD, DDDD(즉, 상태 10C0, 10P1, 10P2, 10P3, 및 10P4)

제4 그룹(제2 라인의 마지막 2개의 픽셀 및 처음 2개의 블랭킹 문자): AAAA, ABBB, BB--, U, V(상태 10P0, 10P1, 10P2, 10PC3, 10PC4)

제5 그룹(제2 라인의 마지막 2개의 블랭킹 문자 및 제3 라인의 처음 2개의 픽셀을 전달함): S, T, --CC, CCCD, DDDD(즉, 상태 10C0, 10C1, 10P2, 10P3, 10P4)

제6 그룹(제3 라인의 마지막 3개의 픽셀 및 제1 블랭킹 문자를 전달함): AAAA, ABBB, BBCC, CCC-, V(즉, 상태 10P0, 10P1, 10P2, 10P3, 10PC4)

제7 그룹(제3 라인의 마지막 3개의 블랭킹 문자 및 제4 라인의 제1 픽셀을 전달함): S, T, U, ---D, DDDD(즉, 상태 10C0, 10C1, 10C2, 10P3, 10P4)

제8 그룹(제4 라인의 마지막 4개의 픽셀을 전달함): AAAA, ABBB, BBCC, CCCD, DDDD(즉, 상태 10P0, 10P1, 10P2, 10P3, 10P4)

제9 그룹(픽셀 클럭에 대한 링크 클럭의 일정한 1.25 비를 유지하기 위해 마지막 블랭킹 문자의 반복과 함께 제4 라인의 4개의 블랭킹 문자를 전달함): S, T, U, V, (V)(즉, 상태 10C0, 10C1, 10C2, 10C3, 10C4).

유의할 점은 4개의 그룹의 이 시퀀스는 매 4개의 라인마다 반복된다는 것이다(제9 라인에 뒤이어서 또하나의 제1 그룹이 온다). 각각의 그룹은 5개의 링크 클럭 사이클 동안 총 4 픽셀 클럭 사이클의 데이터(픽셀 또는 블랭킹 문자)를 전달한다. 9개의 그룹은 36개 데이터 문자를 전달할 수 있으며, 이는 9개의 데이터 문자(5개 픽셀 및 4개의 블랭킹 문자)의 4개 라인에 대해 충분하다. 또한, 유의할 점은 패턴이 반복하는 지점에서를 제외하고는 일반적으로 라인이 그룹 중간에서 끝나거나 시작한다는 것이다. 라인당 총 수(픽셀 및 블랭킹 문자)가 X인 경우, X mod 4가 1 또는 3일 때 패턴은 매 4개 라인마다 반복되고, X mod 4가 2일 때 매 2개 라인마다 반복되며, X mod 4 = 0일 때 매 라인마다 반복되고, 여기서 4는 10-비트 색상 모드에서 픽셀 클럭 사이클 단위의 그룹 크기이다(이 경우 T = 5+4 = 9이며, 따라서 패턴은 매 4개 라인마다 반복한다).

도 5는 비디오 비트를 표 4에 나타낸 유형의 그룹으로 패킹하고 블랭킹 구간 동안 표 9에 나타낸 상태에 들어가는 본 발명의 송신기의 전형적인 실시예의 12-비트 모드 동작의 상태도이다. 이들 실시예의 12-비트 모드 동안, 링크 클럭 레이트는 픽셀 클럭 레이트를 초과한다(링크 클럭 레이트는 픽셀 클럭 레이트 × 1.5이다). 일반적으로, 송신기는 FIFO를 포함하고, 소스로부터 DE 신호, 픽셀 클럭, 비디오 데이터, 및 제어 비트를 수신하고, DE 신호의 상승 및 하강 엣지는 픽셀 클럭의 엣지와 일치하게 정렬되며, 비디오 데이터 및 제어 비트는 픽셀 클럭을 사용하여 FIFO 내로 클로킹되고 링크 클럭을 사용하여 FIFO 밖으로 클로킹된다. 비디오 데이터의 패킹 및 인코딩은 링크 클럭 영역에서 수행된다.

송신기는 도 5의 상태도를 구현하는 상태 머신으로 구현된다. 상태 머신은 비디오 데이터 및 제어 비트(예를 들어, 동기 비트) 쌍의 프래그먼트를 인코딩 및 전송하기 위한 송신기의 회로(송신기의 "인코더"라고 함)가 다음과 같이 동작하도록 보장해준다.

활성 비디오 구간 동안(DE=1인 동안), 송신기는 (데이터 채널 CH0, CH1, 및 CH2 각각을 통해) 비디오 데이터의 이하의 프래그먼트, 즉 12P0, 12P1, 및 12P3를 나타내는 코드 워드의 반복하는 시퀀스를 전송한다. 이 시퀀스는 2 픽셀의 그룹을 3개 링크 클럭 사이클로 패킹한다. 그룹의 제2 (8-비트) 프래그먼트가 인코더에 제공된 직후에 링크 클럭 사이클에서 일어나는 (링크 클럭 영역에서의) DE의 하강 엣지에 응답하여, 송신기는 이하의 상태 시퀀스, 즉 송신기가 데이터 채널 CH0, CH1, 및 CH2 각각을 통해 비디오 데이터 프래그먼트 12P1(인코딩된 제2 프래그먼트)을 나타내는 코드 워드를 전송하는 제1 상태, 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 인코딩된 비디오 데이터를 전송하지 않고 그 대신에 데이터 채널 CH0를 통해 인코딩된 동기 비트 쌍(T0, T1)을 전송하는 상태 "12C2", 및 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 데이터 채널 CH0를 통해 인코딩된 동기 비트쌍(S0, S1)을 전송하는 상태 "12C0"에 들어간다. DE가 로우에 머물러 있는 후속 링크 클럭 사이클 동안, 송신기는 상태 "12C0", "12C1" 및 "12C2"의 반복하는 시퀀스에 들어간다. (최소가 만족된 후) 이 시퀀스의 임의의 지점에서, DE가 상태 12Cn 이후 상승하면, 그 다음 상태는 다음과 같이 된다.

● 12C0(블랭킹 코드 S) 이후에 DE가 상승하면, 12C0에 뒤이어서 12P1(픽셀 B의 시작, 픽셀 A로부터의 여분의 비트가 사용되지 않음에 유의할 것)이 오게 된다.

● 12C1(블랭킹 코드 T) 이후에 DE가 상승하면, 12C1에 뒤이어서 12C2(블랭킹 코드 T의 반복)가 오게 되고, 이에 뒤이어서 12P0(픽셀 A의 시작)가 오게 된다. 송신기의 블랭킹 코드 T의 반복은 픽셀 클럭 사이클에 대한 링크 클럭 사이클의 일정 비(1.5)를 유지한다. 수신기는 블랭킹 코드 T의 반복을 폐기(누락)하도록 구성되어 있으며, 따라서 복원된 데이터는 픽셀 클럭 레이트로 되어 있다.

이와 유사하게, 그룹의 제3 프래그먼트가 인코더에 제공된 직후에 링크 클럭 사이클에서 일어나는 (링크 클럭 영역에서의) DE의 하강 엣지에 응답하여, 송신기는 이하의 상태 시퀀스, 즉 송신기가 데이터 채널 CH0, CH1 및 CH2 각각을 통해 비디오 데이터 프래그먼트 12P2(인코딩된 제3 프래그먼트)를 나타내는 코드 워드를 전송하는 제1 상태, 이어서 (그 다음 링크 클럭 사이클에서) 송신기가 인코딩된 비디오 데이터를 전송하지 않고 그 대신에 인코딩된 비트쌍(S0, S1)을 전송하는 상태 "12C0"에 들어간다. DE가 로우에 머물러 있는 후속 링크 클럭 사이클 동안, 송신기는 상기한 바와 같이 DE가 하이로 될 때마다 끝나는, 상태 "12C0", "12C1" 및 "12C2"의 반복 시퀀스에 들어간다.

도 5의 상태도는 3개의 상태 12x0 내지 12x2(단, "x"는 P 또는 C일 수 있음)의 그룹 시퀀스를 정의한다. 유의할 점은 3개의 상태 시퀀스 각각에 대해 진행은 항상 12x0, 12x1, 12x2이고, 여기서 첨자 0 내지 2는 그룹 "위상"을 나타낸다는 것이다. 이하의 그룹이 가능하다.

● 12P0, 12P1, 12P2(2개의 픽셀)

● 12P0, 12P1, 12C2(1개의 픽셀, 1개의 블랭킹 문자)

● 12C0, 12C1, 12C2(2개의 블랭킹 및 반복)

● 12C0, 12P1, 12P2(1개의 블랭킹, 1개의 픽셀)

라인당 5개 픽셀 및 2개 블랭킹 코드를 갖는 비디오 포맷의 인위적으로 축약된 예에 있어서, 들어간 상태의 그룹의 예시적인 시퀀스(및 인코더로 어써트된 비디오 데이터 및 동기 비트쌍)는 다음과 같다(개별적인 프래그먼트를 콤마로 분리한 표기법을 사용하고, A는 비디오 데이터 그룹의 제1 프래그먼트로부터의 4개의 비디오 비트를 나타내며, B는 비디오 데이터 그룹의 제2 프래그먼트로부터의 4개의 비디오 비트를 나타내고, S 및 T는 동기 비트 쌍임).

제1 그룹(제1 라인으로부터의 처음 2개의 픽셀을 전달함): AA, AB, BB(상태 12P0, 12P1, 12P2)

제2 그룹(제1 라인으로부터의 그 다음 2개의 픽셀을 전달함): AA, AB, BB(12P0, 12P1, 12P2)

제3 그룹(제1 라인으로부터의 마지막 픽셀 및 제1 블랭킹 문자를 전달함): AA, A-, T(상태 12P0, 12P1 및 12C2)

제4 그룹(제1 라인으로부터의 마지막 블랭킹 문자 및 제2 라인으로부터의 제1 픽셀을 전달함): S, -B, BB(상태 12C0, 12P1, 및 12P2)

제5 그룹(제2 라인으로부터의 그 다음 2개의 픽셀을 전달함): AA, AB, BB(상태 12P0, 12P1, 12P2)

제6 그룹(제2 라인으로부터의 마지막 2개의 픽셀을 전달함): AA, AB, BB(상태 12P0, 12P1, 12P2)

제7 그룹(픽셀 클럭 사이클 대 링크 클럭 사이클의 일정한 비 1.5를 유지하기 위해 마지막 블랭킹 문자의 반복과 함께 제2 라인으로부터의 2개의 블랭킹 문자를 전달함): S, T, (T)(상태 12C0, 12C1, 12C2).

유의할 점은 7개 그룹의 이 시퀀스가 매 2개 라인마다 반복된다는 것이다(제7 그룹에 뒤이어서 다른 제1 그룹이 오게 됨). 각각의 그룹은 3개 링크 클럭 사이클 동안 총 2 픽셀 클럭 사이클의 데이터(픽셀 또는 블랭킹 문자)를 전달한다. 7개의 그룹은 14개의 데이터 문자를 전달할 수 있으며, 이는 7개 데이터(5개의 픽셀 및 2개의 블랭킹 문자)의 2 라인에 충분하다. 또한, 유의할 점은 패턴이 반복되는 지점에서를 제외하고는 일반적으로 라인이 그룹 중간에서 끝나거나 시작한다는 것이다. 라인당 총 수(픽셀 + 블랭킹 문자)가 X인 경우, 패턴은 X mod 2가 1인 경우 한개 라인 걸러서 반복되거나 X mod 2 =0인 경우 매 라인마다 반복되며, 여기서 2는 12 비트 색상 모드에 대한 픽셀 클럭 단위의 그룹 크기이다. (이 경우에, T = 5+2 = 7이며, 따라서 패턴은 한개 라인 걸러서 반복된다.)

도 6은 비디오 비트를 표 5에 나타낸 유형의 그룹으로 패킹하고 블랭킹 구간에서 표 10에 나타낸 상태에 들어가는 본 발명의 송신기의 전형적인 실시예의 16-비트 모드 동작의 상태도이다. 도 6은 링크 클럭 레이트가 픽셀 클럭 레이트의 2배이고 또 DE가 픽셀 클럭 레이트로만 변할 수 있는 것으로 가정한다. 도 6에 나타낸 바와 같이, 각각의 활성 비디오 구간 동안(DE=1일 때), 송신기는 16-비트 워드의 8-비트를 나타내는 코드 워드(표 5의 코드 워드 "16P0") 및 이에 뒤따라 오는 비디오 워드의 나머지 8-비트를 나타내는 코드 워드(표 5의 코드 워드 "16P1")를 전송하고, 이어서 연속적인 링크 클럭 사이클 동안 그 다음 비디오 워드를 나타내는 코드 워드를 전송하기 위해 이 동작을 반복한다. 각각의 블랭킹 구간 동안(DE=0일 때), 송신기는 상태 "16C0"(인코딩된 동기 비트 쌍(S0, S1)이 전송됨)에 또 이어서 상태 "16C1"(동일한 인코딩된 동기 비트 쌍(S0, S1)이 다시 전송됨)에 들어가고, 이어서 연속적인 링크 클럭 사이클 동안 이 동작을 반복한다. DE의 하강 엣지에 응답하여, 송신기는 상태 16C0에 들어가고 비디오 데이터의 8-비트보다는 오히려 한쌍의 동기 비트(S0, S1)(표 10에 나타냄)를 채널 CH0 인코더(어떤 실시예에서 종래의 TMDS 인코더의 요소임)로 어써트한다. DE의 그 다음 상승 엣지에 응답하여, 송신기는 8-비트 비디오 데이터 워드의 시퀀스(링크 클럭 사이클당 하나의 비디오 데이터 워드)를 인코더로 어써트한다.

도 4 내지 도 6의 상태도(또는 본 발명의 다른 실시예에 따른 N-비트 모드 동작에 대한 상태도) 중 임의의 것을 구현하기 위해, 본 발명은 활성 비디오 구간, 수평 블랭킹 구간, 또는 수평 라인 구간(각각이 비디오의 수평 라인 및 수평 블랭킹 구간으로 이루어짐)의 지속기간(픽셀 클럭 사이클의 단위로 측정됨)에 대해 그다지 타이밍 제한을 가하지 않는다. 이들 구간 중 어느 것도 비디오 데이터 그룹 크기의 정확한 배수인 지속기간을 가질 필요가 없다. 어떤 실시예에서의 유일한 제한은 블랭킹 구간의 최소 지속기간(링크 클럭 사이클의 단위임)이 활성 비디오-블랭킹 전이 상태의 수보다 커야만 한다는 것이다. 일반적으로, 픽셀 그룹 크기 G가 2보다 큰 패킹 모드(도 4의 10-비트 모드 등)의 경우, 픽셀에서 시작하고 블랭킹 문자에서 끝나는 그룹을 처리하는 데 G-1개 전이 상태("mPCn")가 필요하다. (블랭킹의 시작에서) 이들 전이 상태에 들어가게 되면, 그 그룹의 균형은 블랭킹 문자를 포함해야만 한다. 이것으로 인해 G>2인 패킹 모드의 경우 최소 블랭킹 기간(DE=0임)은 G-1개 블랭킹 문자이어야만 한다(예를 들어, 최소 블랭킹은 10-비트 모드의 경우 3개의 블랭킹 문자이다). 도 3, 도 5 및 도 6을 참조하여 기술된 8-비트, 12-비트 및 16-비트 상태 머신에 있어서, 이 최소 지속기간은 0개 링크 클럭 사이클이다(제한이 없다). 도 4를 참조하여 기술된 10-비트 상태 머신의 경우, 최소 블랭킹 구간 지속기간은 (상태 10PC2, 10PC3, 10PC4 및 10C0를 통한 사이클링을 가능하게 해주기 위해) 4개의 링크 클럭 사이클이다. 당업자라면 도 4의 상태도의 수정은 "10PC4"로 표시된 상태로부터 나오는 추가의 원호를 부가함으로써 이 최소 블랭킹 구간 지속기간을 3개의 링크 클럭 사이클로 감소시킬 수 있음을 잘 알 것이다. 4개의 링크 클럭 사이클의 최소 블랭킹 구간 지속기간에 대한 요건은 본 발명에 따라 10-비트 모드 동작을 구현하는 데 그다지 장애 또는 제한이 되지 않는데, 그 이유는 모든 통상적으로 사용되는 종래의 비디오 타이밍이 훨씬 더 큰 최소 블랭킹 수를 가지기 때문이다. 이와 유사하게, (이하에서 기술하는 바와 같이, 링크 제어 메시지를 전송하기 위해) 16 픽셀 클럭 사이클의 최소 블랭킹 구간 지속기간에 대한 어떤 실시예에서의 요건은 본 발명을 구현하는 데 그다지 장애 또는 제한이 되지 않는데 그 이유는 통상적으로 사용되는 비디오 타이밍이 훨씬 더 긴 블랭킹 기간을 가지기 때문이다.

본 발명의 송신기가 TMDS 링크를 통해 데이터를 전송하도록 구성되어 있는 한 부류의 실시예에서, 활성 비디오 구간 동안(DE가 하이일 때), 송신기는 링크의 데이터 채널(도 1에 나타낸 CH0, CH1 및 CH2)을 통해 비디오 데이터(예를 들어, 표 2 내지 표 5에 나타낸 비디오 프래그먼트)를 나타내는 코드 워드를 전송하고, 또한 링크의 클럭 채널(도 1에 나타낸 채널 CHC)의 링크 클럭을 전송한다. 블랭킹 구간 동안(DE가 로우일 때), 송신기는 링크의 데이터 채널 CHO를 통해 2개의 동기 비트(수평 및 수직 동기 비트)를 각각 나타내는 코드 워드를 전송하고, 데이터 채널 CH1 및 CH2를 통해 4개의 제어 비트(CTL0, CTL1, CTL2, CTL3)를 전송하며, 링크의 클럭 채널을 통해 링크 클럭을 전송한다. 블랭킹 동안, 송신기 패킹 위상 및 색상 심도 모드를 수신기로 전달하기 위해 전술한 링크 제어 메시지("LCM")를 인코딩하는 데 때로는 짧은 기간 동안 4개의 제어 비트(CTL0 내지 CTL3)가 사용될 수 있다. 보다 구체적으로, 블랭킹 구간의 적어도 하나의 링크 클럭 사이클 동안, 송신기의 양호한 실시예는 (데이터 채널 CH0를 통해) 제어 비트(도 1에 나타낸 종래의 제어 비트 CTL0) 및 LCM 중 한 비트를 나타내는 코드 워드를 전송하고, 또한 (데이터 채널 CH2를 통해) LCM의 나머지 비트 및 다른 제어 비트(도 1에 나타낸 종래의 제어 비트 CTL3)를 나타내는 코드 워드를 전송한다. 전송된 제어 비트 CTL3는 수신기 내의 HDCP 복호화 회로에 의해 종래의 방식으로 사용될 수 있다.

본 발명의 송신기의 양호한 실시예가 블랭킹 구간 동안 링크 제어 메시지를 (이하에서 기술되는 방식으로) 전송할 수 있게 해주기 위해, DE=1인 동안에는 비디오 데이터를, DE=0인 동안에는 동기 비트(HS, VS) 및 제어 비트(CTL0 내지 CTL3)를 송신기에 제공하는(N-비트(단, N≠8임) 동작 모드에서 패킹 및 인코딩을 수행하기 위해 송신기가 사용하기 위한 것임) 각각의 비디오 소스는 양호하게는 이하의 제한이 있는 상태로 DE 신호를 전송하도록 구성되어 있다. 비디오 소스는 양호하게는 16 픽셀 클럭 사이클의 최소 기간보다 적은 기간 동안 로우 레벨(블랭킹 구간을 나타내기 위한 것임)에 있는 DE 신호를 어써트하지 못하도록 제한되어 있다. 또한, 비디오 소스는 양호하게는 DE 신호의 하강 엣지 이후 처음 16개 픽셀 클럭 사이클 동안 그의 CTL2 및 CTL1 핀(이를 통해 비디오 소스는 종래의 TMDS 제어 비트 CTL 및 CTL2를 송신기로 전송함)의 상태를 변경하지 못하도록 제한되어 있다. 이러한 제한의 이유에 대해서는 이하에서 보다 상세히 기술된다.

N>8을 만족시키는 색상 심도 N의 경우, 비디오 데이터(또는 패킹 위상 데이터 또는 기타 데이터)의 프래그먼트를 나타내는 코드 워드는 소스 픽셀 클럭보다 더 빠른 링크 클럭을 사용하여 본 발명의 전형적인 실시예에 따라 전송된다. 표 7 내지 표 10 및 도 4 내지 도 6을 참조하여 기술된 실시예들에서, N=10, 12 또는 16의 경우, 그룹당 링크 클럭 사이클의 수는 그룹당 소스 픽셀 클럭의 수보다 1 더 크다. 따라서, 이러한 실시예에서, 본 발명의 송신기는 그룹의 제1 프래그먼트가 전송된 후 그 그룹의 제2 프래그먼트가 전송되기 전에 링크 클럭 영역에서의 DE의 하강 엣지(링크 클럭 영역에서의 블랭킹 구간의 시작)가 일어나지 않도록 구현된다. (각각의 블랭킹 구간에서) 본 발명에 따라 전송된 패킹 위상 데이터는 (전체 그룹이 F개의 프래그먼트로 이루어져 있는 경우) 그룹의 마지막 F-1개 프래그먼트 중 가장 최근에 전송된 것의 위상을 나타낸다. 수신기(N-비트 색상 모드에서 동작함)는 비디오 데이터의 전송된 8-비트 프래그먼트를 링크 클럭 레이트로 복원하고 또 (일반적으로 소형 FIFO를 사용하여) 복원된 프래그먼트를 언패킹하여 언패킹된 N-비트 비디오 워드를 복원된 픽셀 클럭 사이클당 (컬러 채널당) 하나의 N-비트 비디오 워드의 레이트로 전달하도록 구현된다.

N-비트 모드 동작 동안(단, N>8임), TMDS 링크를 통해 인코딩된 비디오 데이터, 패킹 위상 데이터, 및 색상 모드 데이터를 전송하도록 구성된 본 발명의 송신기의 실시예는 양호하게는 각각의 블랭킹 기간(DE=0)의 처음 12개 TMDS 링크 클럭 사이클 동안 6-비트 링크 제어 메시지("LCM[5:0]" 또는 "LCM")를 수신기로 전송하도록 구성되어 있다. LCM은 패킹 위상 데이터, 색상 모드 데이터 또는 기타 정보를 나타낼 수 있다. LCM은 종래에 블랭킹 구간의 처음 12개 링크 클럭 동안 TMDS 링크의 데이터 채널 CH1 및 CH2를 통해 전송되는 CTL2 및 CTL1 제어 비트를 대체하는 비트들에 의해 다음과 같이 결정된다.

블랭킹 구간의 처음 4개의 링크 클럭 사이클 동안, CTL2 = LCM[1], CTL1 = LCM[0],

블랭킹 구간의 두번째 4개의 링크 클럭 사이클 동안, CTL2 = LCM[3], CTL1 = LCM[2],

블랭킹 구간의 세번째 4개의 링크 클럭 사이클 동안, CTL2 = LCM[5], CTL1 = LCM[4].

블랭킹 구간의 처음 12개 링크 클럭 동안, 송신기는 종래에 TMDS 링크를 통해 전송되는 CTL0 및 CTL3 비트, 및

종래에 TMDS 링크를 통해 전송되는 CTL2 및 CTL1 비트(예를 들어, 본 발명의 송신기의 8-비트 모드 동작 동안) 또는

이러한 종래의 CTL2 및 CTL1 비트 대신에 LCM을 나타내는 비트(본 발명의 송신기의 N-비트(단, N≠8임) 모드 동작 동안) 중 어느 하나

를 나타내는 코드 워드를 전송할 수 있다.

N-비트(단, N≠8임) 모드 동작 동안, 블랭킹 구간의 처음 4개의 링크 사이클 각각에서, 송신기는 TMDS 링크의 데이터 채널 CH1을 통해 LCM[0](종래의 비트 CTL1 대신) 및 CTL0를 나타내는 대역외 TMDS 코드 워드를 전송하고, 또한 TMDS 링크의 데이터 채널 CH2를 통해 LCM[1](종래의 비트 CTL2 대신) 및 CTL3를 나타내는 대역외 TMDS 코드 워드를 전송한다. 이어서, 블랭킹 구간의 그 다음 4개의 링크 사이클 각각 동안에, 송신기는 TMDS 링크의 데이터 채널 CH1을 통해 LCM[2](종래의 비트 CTL1 대신) 및 CTL0를 나타내는 대역외 TMDS 코드 워드를 전송하고, 또한 TMDS 링크의 데이터 채널 CH2를 통해 LCM[3](종래의 비트 CTL2 대신) 및 CTL3를 나타내는 대역외 TMDS 코드 워드를 전송한다. 이어서, 블랭킹 구간의 그 다음 4개의 링크 사이클 각각 동안에, 송신기는 데이터 채널 CH1을 통해 LCM[4](종래의 비트 CTL1 대신) 및 CTL0를 나타내는 대역외 TMDS 코드 워드를 전송하고, 또한 데이터 채널 CH2를 통해 LCM[5](종래의 비트 CTL2 대신) 및 CTL3를 나타내는 대역외 TMDS 코드 워드를 전송한다.

전술한 바와 같이, 비디오 소스는 양호하게는 DE 신호의 하강 엣지의 어써트 이후 처음 16개 픽셀 클럭 사이클 동안 그의 CTL2 및 CTL1 핀(여기에서 비디오 소스는 종래의 TMDS 제어 비트 CTL1 및 CTL2를 송신기로 어써트할 수 있음)의 상태를 변경하지 못하도록 제한되어 있다. 외부 소스로부터의 CTL1 및 CTL2 비트 대신에, 본 발명의 송신기는 (적절한 때에) LCM의 적절한 비트를 송신기 내의 TMDS 인코더로 어써트하고, 그 인코더는 그에 응답하여 적절한 대역외 TMDS 코드 워드를 생성한다.

DE=0의 12 내지 16개 픽셀 클럭 사이클 후에, CTL2 및 CTL1 핀은 통상의 동작으로 돌아간다(따라서, 본 발명의 송신기는 LCM 비트를 나타내는 코드 워드보다는 오히려 외부 소스에 의해 그에게로 어써트된 CTL1 및 CTL2 비트를 나타내는 코드 워드를 인코더로 어써트할 수 있다). 항상, 제어 비트 CTL3 및 CTL0가 일반적으로 픽셀 클럭보다는 오히려 링크 클럭에 응답하여 인코더로 어써트된다는 점을 제외하고는, 송신기는 종래의 방식으로 제어 비트 CTL3 및 CTL0를 인코더로 전송한다(즉, 종래의 제어 비트 CTL3 및 CTL0를 나타내는 코드 워드는 본 발명의 송신기가 종래의 8-비트 모드 또는 본 발명의 N-비트 모드(단, N≠8임)로 동작하는지에 상관없이 인코더로 전송된다).

깊은 색상 심도(N>8)의 경우, 링크 클럭은 소스 픽셀 클럭 P보다 빠르다. 전술한 바와 같이, 전형적인 실시예에서, (N-비트 비디오 데이터의 패킹된 K-비트 프래그먼트의) 그룹당 링크 클럭 사이클의 수는 그룹당 픽셀 클럭 사이클의 수보다 1 더 많다. 따라서, N-비트 모드 동작 동안 블랭킹 구간에서, 동기 비트쌍 또는 제어 비트쌍(제어 비트 CTL0 및 CTL1, 또는 제어 비트 CTL2 및 CTL3)을 나타내는 하나의 블랭킹 코드가 링크 클럭 사이클마다 전송될 수 있다. 그렇지만, 활성 비디오 구간 동안 (N-비트 비디오 데이터의) K-비트 프래그먼트의 그룹을 전송하는 데 "X"개 링크 사이클이 필요한 경우, 일반적으로 X-1개 동기 비트쌍(또는 제어 비트쌍 CTL0 및 CTL1, 또는 CTL2 및 CTL3)만이 X개 링크 클럭 사이클마다 (비디오 소스로부터) 송신기로 어써트된다. 따라서, N-비트 모드 동작 동안 블랭킹 구간에서, 본 발명의 송신기의 전형적인 실시예는 X개 링크 클럭 사이클의 각각의 기간 동안에 X개 블랭킹 코드의 시퀀스를 (예를 들어, TMDS 링크의 채널 CH0, CH1, 및 CH2 각각을 통해) 생성 및 전송하며, 여기서 각각의 블랭킹 코드는 비디오 소스로부터 수신된 X-1개 동기(또는 제어) 비트쌍 중 하나를 나타낸다. 각각의 이러한 기간 동안 전송된 마지막 2개의 블랭킹 코드는 동일한 동기(또는 제어) 비트쌍을 나타낸다. 수신기는 픽셀 레이트와 일치시키기 위해 X개 링크 클럭 사이클의 각각의 이러한 기간 동안 전송된 마지막 블랭킹 코드(반복된 블랭킹 코드)를 누락한다. 본 발명의 송신기는 양호하게는, 그의 외부 DE 핀(외부 비디오 소스의 DE 핀에 연결되어 있음)의 상태가 더 일찍 변할지라도 송신기가 상기한 6-비트 LCM을 전송하는 동안, 및 선택적으로는 그 후의 부가적인 링크 클럭 사이클 동안, 송신기가 내부 DE=0 비트를 그의 TMDS 인코더 회로로 어써트하도록 구성되어 있다.

전술한 LCM은 색상 모드 데이터(수신기로 하여금 표시된 색상 심도 모드로 동작하게 하기 위한 것임) 또는 패킹 위상 데이터를 나타내는 위상 제어 메시지를 나타낼 수 있거나 또는 특정의 응용에서 유용할 수 있는 임의의 원하는 유형의 다른 데이터를 나타낼 수 있다. 일 실시예에서, 송신기는 연속적인 수평 블랭킹 구간 동안 서로 다른 유형의 LCM을 전송하도록 구성되어 있다("수평" 블랭킹 구간이라고 하는 블랭킹 구간은 일반적으로 비디오 필드 또는 프레임의 라인마다 한번씩 있게 되며, "수직" 블랭킹 구간이라고 하는 더 긴 블랭킹 구간은 각각의 비디오 필드 또는 프레임의 마지막 라인 이후에 있게 됨). DVI-호환 송신기가 TMDS 링크의 데이터 채널 CH1 및 CH2를 통해 상기한 유형의 6-비트 LCM을 전송하는 한 부류의 양호한 실시예에서, 상기 송신기는 이하의 시퀀스(이는 매 4개의 수평 블랭킹 구간마다 반복됨)로 LCM을 전송한다, 즉 매 "n"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안 색상 모드 데이터를 나타내는 LCM, 매 "n+1"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안 패킹 위상 데이터를 나타내는 LCM, (선택적으로 또한) 매 "n+2"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안 기타 데이터를 나타내는 LCM, 및 (선택적으로 또한) 매 "n+3"번째 수평 블랭킹 구간의 처음 16개 링크 클럭 사이클 동안 기타 데이터를 나타내는 다른 LCM을 전송한다. 선택적으로, 송신기는,

송신기가 매 "n"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안, 매 2개의 수평 블랭킹 구간마다 한번씩 색상 모드 데이터를 나타내는 LCM을 전송하고 또 매 "n+1"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안 패킹 위상 데이터를 나타내는 LCM을 전송하는 모드(임의의 다른 유형의 LCM은 전송하지 않음) 또는

송신기가 매 "n"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안, 매 4개의 수평 블랭킹 구간마다 한번씩 색상 모드 데이터를 나타내는 LCM을 전송하고, 매 "n+1"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안 패킹 위상 데이터를 나타내는 LCM을 전송하며, 매 "n+2"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안 기타 데이터를 나타내는 LCM을 전송하고, 또 매 "n+3"번째 수평 블랭킹 구간마다의 처음 16개 링크 클럭 사이클 동안 기타 데이터를 나타내는 다른 LCM을 전송하는 모드에서

동작가능하도록 프로그램가능하다.

상기한 6-비트 LCM이 색상 모드 데이터(수신기로 하여금 표시된 색상 심도 모드에서 동작하도록 하기 위한 것임)를 나타낼 때, 색상 심도 모드 메시지 코드는 다음과 같을 수 있다.

● 8-비트 모드에 대한 LCM[5:0] = 0x30

● 10-비트 모드에 대한 LCM[5:0] = 0x31

● 12-비트 모드에 대한 LCM[5:0] = 0x32

● 16-비트 모드에 대한 LCM[5:0] = 0x33,

여기서 접두어 "0x"는 그 다음에 오는 기호가 숫자의 16진수 표현임을 나타낸다.

양호하게는, 수신기는,

리셋 시에, 초기의 (디폴트) 색상 심도 모드를 레지스터("마지막 색상 모드 메시지 레지스터(Last Color Mode Message Register)")에 저장하고,

각각의 수평 블랭킹 구간의 시작 시에 색상 심도 모드 제어 메시지(색상 모드 데이터를 나타내는 LCM)가 있는지 검사하며,

무효인 색상 심도 제어 메시지를 (이하에 기술되는 방식으로) 필터링 제거하고,

각각의 새로 수신된 유효한 색상 심도 모드 제어 메시지를 마지막 색상 모드 메시지 레지스터의 내용과 비교하도록

구성되어 있다. 이들이 일치하는 것으로 판정한 것에 응답하여, 수신기는 마지막 색상 모드 메시지 카운터(Last Color Mode Message Counter)를 (카운터가 포화될 때까지, 이 포화는 일반적인 구현에서 255의 카운트에서 일어날 수 있음) 증가시킨다. 이들이 일치하지 않는 것으로 판정한 것에 응답하여, 새로운 (유효한) 색상 심도 모드 제어 메시지가 마지막 색상 심도 모드 메시지 레지스터에 로드되고 마지막 색상 모드 메시지 카운터는 클리어된다.

수신기는 양호하게는 각각의 수신된 색상 심도 모드 제어 메시지가 유효한지 여부를 평가하기 위해 노이즈 필터링을 구현한다. 양호하게는, 수신기는 이하의 경우에만 색상 심도 모드 제어 메시지가 유효한 것으로 간주한다.

● LCM[5:4]가 DE=0의 처음 4개의 링크 클럭 사이클 중 적어도 Np개에 대해 일정한 경우,

● LCM[3:2]가 DE=0의 두번째 4개의 링크 클럭 사이클 중 적어도 Np개에 대해 일정한 경우,

● LCM[1:0]가 DE=0의 세번째 4개의 링크 클럭 사이클 중 적어도 Np개에 대해 일정한 경우,

● LCM[5:0]가 0x30, 0x31, 0x32 또는 0x33인 경우, 및

● 링크 제어 메시지 이후 적어도 Np개 링크 클럭 사이클에 대해 DE=0인 경우,

여기서, Np는 미리 정해진 노이즈 필터 값이다. 양호하게는, Np는 프로그램가능한 값이고, 디폴트 값(다른 값을 갖도록 프로그램되지 않은 경우의 그의 값)을 갖는다. 어떤 실시예들에서, Np의 디폴트 값은 Np=3이다.

양호하게는, 수신기는 마지막 색상 모드 메시지 레지스터에 저장된 초기의 (디폴트) 색상 심도 모드에 의해 표시된 N-비트 모드에서 동작하기 시작한다. 수신기는 그이 현재의 색상 모드에 대한 색상 심도 파라미터 N을 나타내는 색상 심도 모드 제어 메시지를 저장하는 또하나의 레지스터를 포함할 수 있다. 양호하게는, 수신기는 또한 그의 현재의 색상 모드를 변경할지 여부를 결정할 때 (이하에서 기술되는 방식으로) 노이즈 필터링을 구현한다.

양호하게는, 수신기는 그의 현재의 색상 심도 파라미터 N을 나타내는 색상 심도 모드 제어 메시지를 마지막 색상 모드 메시지 레지스터의 내용과 비교하도록 구성되어 있다. 수신기는 마지막 색상 모드 메시지 카운터의 카운트가 프로그램가능한 노이즈 필터 문턱값 Nm(이의 최대값은 마지막 색상 모드 메시지 카운터가 포화되는 카운트임)보다 작을 때 그의 색상 모드를 변경하지 않는다. 마지막 색상 모드 메시지 카운터의 카운트가 Nm보다 크거나 같을 때마다,

수신기 색상 모드가 마지막 색상 모드 메시지 레지스터와 일치하지 않는 경우, 수신기는 그의 색상 모드를 마지막 색상 모드 메시지 레지스터의 내용에 의해 결정된 모드로 변경하고 마지막 색상 모드 메시지 카운터를 리셋하거나,

수신기 색상 모드가 마지막 색상 모드 메시지 레지스터와 일치하는 경우, 수신기는 그의 색상 모드를 변경하지도 마지막 색상 모드 메시지 카운터를 리셋하지도 않는다(이 경우, 모든 것이 잘 되고 있으며 따라서 수신기의 동작 모드가 변경되어서는 안된다).

전술한 바와 같이, LCM은 위상 제어 메시지(송신기 패킹 위상 데이터를 나타내는 LCM)일 수 있다. 송신기가 도 4 내지 도 6의 상태도를 구현하는 상기한 유형의 실시예들에서, 송신기는 이하의 위상 제어 메시지 코드를 사용하여 위상 제어 메시지 등의 6-비트 LCM을 (전술한 방식으로) 전송하도록 구성될 수 있다.

● 10-비트 모드에서의 프래그먼트 10P1, 또는 12-비트 모드에서의 프래그먼트 12P1 또는 16-비트 모드에서의 프래그먼트 16P1의 위상을 나타내는 LCM[5:0] = 0x35

● 10-비트 모드에서의 프래그먼트 10P2, 또는 12-비트 모드에서의 프래그먼트 12P2의 위상을 나타내는 LCM[5:0] = 0x36

● 10-비트 모드에서의 프래그먼트 10P3의 위상을 나타내는 LCM[5:0] = 0x37

● 10-비트 모드에서의 프래그먼트 10P4의 위상을 나타내는 LCM[5:0] = 0x34.

위상 제어 메시지는 수신기의 언패킹 상태 머신 위상이 송신기의 패킹 상태 머신 위상과 일치하도록 보장하는 데 사용된다. 각각의 위상 제어 메시지는 위상 제어 메시지 이전의 DE의 가장 최근의 하강 엣지 이전에 송신기에 의해 전송된 마지막 인코딩된 프래그먼트의 위상을 나타내야만 한다. 수신기는 송신기의 패킹 상태 머신과 동일한 상태 시퀀스를 갖는 언패킹 상태 머신을 포함한다(예를 들어, 도 3, 도 4, 도 5 또는 도 6, 현재의 색상 모드에 의존함). 수신기는 DE의 각각의 하강 엣지 이전에 수신하는 마지막 인코딩된 프래그먼트에 대한 그의 언패킹 상태 머신의 위상을 로그한다. 수신기가 DE=0 기간 동안에 위상 제어 메시지를 디코딩할 때마다, 수신기는 (LCM을 통해 전송된) 송신기의 패킹 위상을 수신기의 가장 최근에 로그된 언패킹 위상과 비교한다. 송신기 및 수신기 위상은 동일한 프래그먼트(DE가 영으로 변하기 이전의 마지막 프래그먼트)에 대한 것이며 일치해야만 한다. 링크가 처음으로 시동될 때, 또는 색상 모드나 비디오 타이밍의 변화 이후에, 송신기 및 수신기는 (일반적으로) 그의 위상을 송신기와 일치하도록 조정하기 위해 (LCM으로부터의) 송신기 위상을 사용한다. 수신기 위상의 이러한 초기의 조정 이후에, 송신기 및 수신기가 동일한 상태 시퀀스를 실행하고 있을 때 송신기 및 수신기 위상은 계속하여 일치해야만 하며, 그러한 (예외적인) 경우에, 송신기와 수신기 위상 간의 불일치는 간헐적이거나 노이즈가 많은 신호 등의 에러를 나타내며, 수신기는 에러로부터 복원하기 위해 다시 그의 위상을 송신기와 일치하도록 조정한다.

양호하게는, 수신기는,

각각의 블랭킹 구간의 시작에서 위상 제어 메시지(라인에서의 마지막 픽셀 프래그먼트에 대한 송신기의 패킹 위상을 나타내는 LCM)가 있는지 검사하고,

DE=1인 동안 수신된 마지막 프래그먼트(DE가 영으로 가기 직전에 라인에서의 마지막 픽셀 프래그먼트)의 위상을 "포착된 위상(Captured Phase)" 레지스터에 로그하며,

블랭킹 구간 동안 "위상 오프셋" 값(송신기와 수신기 위상 간의 차이)을 계산하고,

일관된 영이 아닌 "위상 오프셋"이 검출될 때, 위상 오프셋이 영이 되도록 수신기 상태 머신 위상을 (이하에서 기술하는 방식으로) 조정

하도록 구성되어 있다.

수신기는 양호하게는 각각의 수신된 위상 제어 메시지가 유효한지 여부를 평가하기 위해 노이즈 필터링을 구현한다. 양호하게는, 수신기는 이하의 경우에만 위상 제어 메시지가 유효한 것으로 간주한다.

● LCM[5:0]가 0x34, 0x35, 0x36 또는 0x37인 경우, 및

● 링크 제어 메시지 이후의 적어도 Np개의 링크 클럭 사이클에 대해 DE=0인 경우,

여기서, Np는 프로그램가능한 노이즈 필터 값이다(어떤 실시예에서, Np의 디폴트 값은 Np=3이다).

양호하게는, (유효한) 위상 제어 메시지가 수신될 때마다, 수신기는 위상 제어 메시지로 표시된 송신기 위상을 수신기의 "포착된 위상" 값(블랭킹 구간의 시작 이전에 수신된 마지막 비디오 프래그먼트에 응답하여 로그됨)과 비교한다. 이들이 일치하면, 수신기 내의 위상 에러 카운터가 클리어된다. 이들이 일치하지 않고 위상 에러 카운터가 나타낸 카운트가 0인 경우, 유효한 위상 제어 메시지가 나타낸 위상과 포착된 위상 레지스터(Captured Phase Register) 내의 "포착된 위상" 값 간의 차이가 위상 오프셋 레지스터 내에 배치되고, 위상 에러 카운터가 증가된다.

유효한 위상 제어 메시지가 나타내는 위상이 "포착된 위상" 값(블랭킹 구간의 시작 이전에 수신된 마지막 비디오 프래그먼트에 응답하여 로그됨)과 일치하지 않고 위상 에러 카운터가 나타내는 카운트가 영이 아닌 경우, 수신기는 위상 오프셋 레지스터 내의 "위상 오프셋" 값을 유효한 위상 제어 메시지가 나타내는 위상과 포착된 위상 레지스터 내의 "포착된 위상" 값 간의 차이와 비교한다. 이 새로운 차이가 위상 오프셋 값과 동일한 경우, 위상 에러 카운터가 증가된다. 이 새로운 차이(유효한 위상 제어 메시지가 나타내는 위상과 포착된 위상 레지스터 내의 "포착된 위상" 값 간의 차이)가 위상 오프셋 레지스터 내의 위상 오프셋과 일치하지 않는 경우, 이 새로운 차이는 (이전의 위상 오프셋 값을 대체하기 위해) 위상 오프셋 레지스터에 배치되고 위상 에러 카운트는 클리어된다.

위상 에러 카운터가 나타내는 카운트가 상기 정의된 프로그램가능한 노이즈 필터 값 Nm(이의 최대값은 위상 에러 카운터가 포화될 때의 카운트임)보다 크거나 같게 될 때마다, 위상 에러 카운터는 클리어되고 수신기의 언패킹 상태 머신 위상은 언패킹 상태 머신 위상으로부터 위상 오프셋 레지스터 내의 값을 차감(현재의 색상 모드에 대한 그룹당 프래그먼트의 수인 그룹 크기 F의 모듈로(modulo))함으로써 정정된다. 위상 에러 카운터가 나타내는 카운트가 노이즈 필터 값 Nm보다 작을 때마다, 수신기의 상태 머신의 위상은 정확한 것으로 간주되며 그로부터 위상 오프셋 레지스터 내의 위상 오프셋 값을 차감함으로써 조정되지 않는다.

그 다음에, 도 7 내지 도 14를 참조하여, 본 발명의 송신기, 수신기 및 시스템의 몇가지 실시예에 대해 기술한다.

도 7은 본 발명의 송신기의 양호한 실시예의 블록도이고, 도 8은 본 발명의 송신기의 대체 실시예의 블록도이며, 도 9는 본 발명의 수신기의 양호한 실시예의 블록도이다.

도 7의 송신기는 도시된 바와 같이 연결되어 있는, FIFO 버퍼(101), (선택적인) 확산 스펙트럼 클럭 생성 회로(102), 픽셀 패킹 버퍼 및 멀티플렉싱 회로("패커(packer)")(104), 인코더 및 직렬화기("인코더")(107), 클럭 체배기(clock multiplier)(106), 메인 PLL(위상 동기 루프 회로)(110), 및 제어 레지스터(107)를 포함한다.

송신기(100)의 인코더(108)(도 8의 송신기(100')는 동일한 인코더(108)를 포함함)는 양호하게는 8-비트 비디오 컬러 성분을 10-비트 TMDS 코드 워드로서 인코딩하고 (어떤 동작 모드에서, 인코더(108)에 의해 이용 및 전송되는 링크 클럭은 송신기(1)에 의해 전송되는 링크 클럭보다 더 높은 주파수를 가질 수 있는 점을 제외하고는) 도 1의 종래의 송신기와 유사한 방식으로 이를 (및 링크 클럭을) TMDS 링크를 통해 전송하도록 구현되어 있다. 도 9의 수신기(130)의 역직렬화기 및 디코딩 회로(144)는 양호하게는 (수신된 링크 클럭에 응답하여 클럭 PLL(140)에 의해 생성된 다중-위상 클럭 세트를 사용하여) 도 1의 종래의 수신기(3)에서와 동일한 방식으로 8-비트 비디오 컬러 성분을 복원하기 위해 이러한 10-비트 TMDS 코드 워드를 수신 및 디코딩하도록 구현되어 있다.

도 7의 송신기(100) 및 도 8의 송신기(100')는 또한 10-비트 모드, 12-비트 모드, 및 16-비트 모드 중 임의의 선택된 모드에서 본 발명에 따라 비디오 데이터를 패킹 및 인코딩하는 동작을 하며, 각각은 TMDS 링크의 채널 0, 채널 1, 및/또는 채널 2를 통해 인코딩된 비디오 데이터를 전송하도록 구현되어 있다. 도 9의 수신기(130)는 또한 10-비트 모드, 12-비트 모드, 및 16-비트 모드 중 임의의 모드에서 TMDS 링크를 통한 전송 이후에 이러한 인코딩된 비디오 데이터를 디코딩 및 언패킹하는 동작을 한다.

제어 레지스터(107)(도 7)는 요소(104, 106)가 동작해야만 하는 색상 심도 모드를 지정하기 위해 제어 비트를 패커(104) 및 클럭 체배기(106)로 어써트함으로써 송신기(100')의 동작 모드를 설정(즉, 색상 심도 N을 8, 10, 12 또는 16으로 설정)하도록 구성되어 있다. 전형적인 구현에서, 제어 레지스터는 제어 및 구성 비트(송신기가 어느 색상 심도 모드에서 동작해야만 하는지를 결정하는 비트를 포함함)의 외부 소스와 I2C 통신을 하기 위해 연결되어 있다.

도 7의 선택적인 확산 스펙트럼 클럭 회로(102)는 외부 소스로부터 픽셀 클럭 PCK를 수신한다(또는 송신기 내의 회로가 픽셀 클럭을 생성하고 이를 회로(102)로 어써트한다). 그에 응답하여, 회로(102)는 픽셀 클럭의 위상 변조된 형태 PLK'을 생성하고 이를 PLL(106)로 어써트한다. 확산 스펙트럼 클럭 회로(102)는 종래의 방식으로 구현될 수 있다. 예를 들어, 송신기(100)의 나머지(즉 제어 레지스터(107)를 제외한 송신기의 나머지)가 집적 회로("제1" 칩)로서 구현되는 경우, 회로(102)는 제1 칩에 연결된 상업적으로 이용가능한 집적 회로(입력 클럭에 응답하여 확산 스펙트럼 클럭을 생성하기 위한 것임)일 수 있다. 픽셀 클럭 PCK 및 위상-변조된 픽셀 클럭 PLK'는 동일한 (시간-평균된) 클럭 레이트를 갖는다.

송신기(100)가 N-비트 색상 모드에서 동작할 때, 비디오 데이터의 3N-비트 픽셀, 데이터 인에이블 비트(DE), 수평 및 수직 동기 제어 비트(HS 및 VS), 및 제어 비트(CTL0, CTL1, CTL2, 및 CTL3)는 픽셀 클럭 PCK를 사용하여 FIFO(101) 내로 클로킹되고 메인 PLL(110)에 의해 생성된 링크 클럭(TCK)을 사용하여 FIFO(101) 밖으로 클로킹된다. 비디오 데이터 및 비트 DE, HS, VS 및 CTL[0:3]은 외부 소스(송신기(100)에 연결됨)로부터 수신되거나 송신기(100) 내의 회로(도시 생략)에 의해 생성될 수 있다. FIFO(101)는 클럭 PCK 및 PCK'의 시간에 따라 변하는 상대 위상, 및 클럭 PCK'에 대한 체배된 링크 클럭 TCK의 주파수 및 위상 차이로 생기는 주파수 확산에 대한 허용오차를 제공한다. 전형적인 구현에서 FIFO(101)는 16개의 FIFO 장소 및 55 비트(최대 16개의 RGB 픽셀 성분에 대한 48 비트 + DE, HS, VS, CTL[3:0]에 대한 7 비트)의 폭을 갖는다.

클럭 체배기(106)는 확산 스펙트럼 클럭 회로(102)의 출력 PCK'에 응답하여 원시 링크 클럭(raw link clock) TCK(ref)를 생성하는 PLL이다. 원시 링크 클럭은 주파수 (N/8)P(단, P는 클럭 PCK'의 주파수임)를 갖는 클럭 PCK'의 주파수 체배된 형태이다.

대체 실시예(예를 들어, 송신기가 외부 소스로부터 픽셀 클럭을 수신하지 않고 그 대신에 픽셀 클럭을 생성하는 실시예, 예를 들어 송신기가 동일 칩 내에 비디오/그래픽 소스로서 집적되어 있는 등과 같은 때)에서, 송신기는 (예를 들어, 표준의 발진기 또는 합성기를 사용하여) 송신기의 현재의 색상 모드에 적절한 주파수를 갖는 링크 비트 레이트 클럭을 직접 생성하는 회로, 및 또한 링크 심볼 클럭 및 픽셀 클럭을 생성하기 위해 링크 비트 레이트 클럭을 주파수 분할하는 회로를 포함할 수 있다. 어떤 경우에, 픽셀 클럭을 생성하기 위한 주파수 분할기 회로는 링크 비트 레이트의 간단한 디지털 정수 나눗셈기일 수 있다. 다른 경우에, 픽셀 클럭을 생성하는 주파수 분할기 회로는 도 9의 소수 주파수 분할기(fractional frequency divider)(142)(이하에서 설명함)의 임의의 실시예와 동일한 방식으로 구현될 수 있다.

메인 PLL(110)은 원시 링크 클럭 TCK(ref)의 안정화된 형태 TCK 및 인코더(108), FIFO(101) 및 패커(104)에서 사용하기 위한 안정화된 링크 클럭 TCK의 위상-천이된 형태를 생성한다. 구체적으로는, PLL(110)은 L개의 클럭의 세트인 다중-위상 클럭 세트를 생성하고, 그 각각은 링크 클럭 주파수 및

를 만족시키는 서로 다른 위상

을 가지며, 여기서 인덱스 "m"은 {0,..., L-1} 범위에 있는 음이 아닌 정수이고

는 에러 항이다. 일반적으로,

는 위상 증분

보다 훨씬 더 작으며, 다중-위상 클럭 세트는 L개의 클럭(이 각각은 링크 클럭 주파수를 가지며 또 이 각각은 서로 다른 위상

을 가짐)으로 이루어져 있는 이상적인 다중-위상 클럭 세트에 (실용적일 만큼 가깝게) 근접하도록 생성된다.

송신기(100)는 2개의 주 클럭 영역, 즉 픽셀 클럭 영역(즉, 회로(102) 및 픽셀 클럭 PCK에 응답하여 FIFO(101) 내로 비트를 클로킹하는 회로) 및 링크 클럭 영역(즉, FIFO(101) 및 요소(104, 108, 110) 밖으로 비트를 클로킹하는 회로)을 갖는다.

인코더(108)는 안정화된 링크 클럭 TCK(PLL(110)에 의해 생성됨)에 응답하여 동작하고, 상기한 바와 같이, 패커(104)로부터 수신된 8-비트 데이터 워드를 10-비트 TMDS 코드 워드로서 인코딩하는 동작, 데이터를 직렬화하는 동작, 및 인코딩되고 직렬화된 데이터(및 안정화된 링크 클럭)를 TMDS 링크를 통해 수신기로 전송하는 동작을 수행한다.

패커(104)는 FIFO(101)로부터 클로킹된 DE, CTL0, 및 CTL3 비트를 인코더(108)로 전달하고, FIFO(101) 밖으로 클로킹된 CTL1 및 CTL2 비트를 인코더(108)로 전달하거나 (적절한 때에) 이들 대신에 상기한 링크 제어 메시지 LCM[5:0]을 결정하는 내부적으로 생성된 비트 CTL1 및 CTL2를 어써트할 수 있다. 패커(104)는 패커(104)로 하여금 적절한 블랭킹 구간 동안의 적절한 때에(예를 들어, 상기한 바와 같이 각각의 블랭킹 구간의 처음 12개의 링크 클럭 사이클에서) 각각의 메시지 LCM[5:0]를 포함하는 내부적으로 생성된 비트 CTL1 및 CTL2를 어써트하게 하는 LCM 생성기(예를 들어, 도 7a의 LCM 생성기(124))를 구현한다.

양호하게는, FIFO(101)는 55-비트 폭을 가지며, 이는 하나의 픽셀 클럭에 대한 DE, 6개의 동기/제어 비트, 및/또는 48개 픽셀 데이터 비트를 전달하기에 충분하다. 새로운 픽셀 또는 블랭킹 문자는 DE(DE=1은 픽셀을 나타내고, DE=0는 블랭킹을 나타냄)와 함께 매 픽셀 클럭(PCK)마다 FIFO(101) 내에 기록된다. 픽셀 패킹 버퍼 및 멀티플렉싱 회로(104)는 어떤 링크 클럭(TCK) 동안 FIFO(101)로부터 (DE와 함께) 새로운 픽셀 또는 블랭킹 문자를 판독하며, 이는 패킹 상태 머신(123)(도 7a)의 FIFO_READ 출력으로 나타내어져 있다. FIFO의 주 목적은 데이터가 서로 다른 주파수에서 동작하는 PCK 클럭 영역과 TCK 클럭 영역 간을 오갈 때 데이터를 버퍼링하고 재동기화하는 것이다.

픽셀 패킹 버퍼 및 멀티플렉싱 회로(104)의 구현은 도 7a에 보다 상세히 도시되어 있다. 이 구현에서, 회로(104)는 패킹 상태 머신(123)(이는 도 3 내지 도 5의 상태도 중 적절한 하나를 구현함)에 의해 FIFO_READ 신호가 어써트될 때마다 갱신되는 2개의 픽셀 데이터 보유 레지스터(125, 126)를 포함한다. 요소(125, 126)는 함께 시프트 레지스터를 형성하고, 제1 레지스터(126)는 2개의 연속적인 픽셀 또는 블랭킹 문자 중 앞에 오는 것을 포함하고 제2 레지스터(125)는 2개의 연속적인 픽셀 또는 블랭킹 문자 중 뒤에 오는 것을 포함한다.

상태 머신(123) 상태는 도 3 내지 도 6에 나타내어져 있다. 상태 머신(123)으로부터의 FIFO_READ 제어 신호 출력은 "P" 패킹 상태(일반적으로, 10P0, 12P0, 또는 16P0, 특정의 위상은 특정의 구현에 의존함) 중 하나에서 거짓(false)인데, 그 이유는 새로운 픽셀이 필요하지 않기 때문이며, 또한 "C" 패킹 상태(일반적으로, 10C4, 12C2, 16C1, 다시 말하지만 구현에 의존적임) 중 하나에서도 거짓이다. 다른 상태에서, 상태 머신(123)은 FIFO_READ 제어 신호를 참(true)으로서 어써트한다.

이와 유사하게, 어떤 상태(일반적으로 "P" 상태, 다시 말하지만 특정의 위상은 특정의 구현에 의존함)에서, 상태 머신(123)은 DE_OUT = 1을 어써트하고, 다른 상태(일반적으로 "PC" 및 "C" 상태, 다시 말하지만 구현 의존적임)에서 상태 머신(123)은 DE_OUT = 0을 어써트한다.

상태 머신(123)으로부터 출력된 색상 모드(8, 10, 12, 16 비트 성분) 및 컬러 위상(0 내지 4) 신호는 인코더(108)(도 7에 도시됨)로 전송될 그 다음 프래그먼트를 형성하기 위해 표 2 내지 표 10에 따라 레지스터(125, 126)로부터 비트를 선택하도록 픽셀 패킹 MUX(127)에 지시한다. 예를 들어, 10-비트 모드에서, 상태 10P0 동안 (표 3에 따라 각각의 컬러 성분에 대해) 제1 보유 레지스터(126)로부터 8 비트가 선택될 수 있고, 이어서 상태 10P1 동안 (각각의 컬러 성분에 대해) 제1 보유 레지스터(126)로부터 2 비트가 선택될 수 있고 제2 보유 레지스터(125)로부터 6 비트가 선택될 수 있으며, 이어서 상태 10P2 동안 (각각의 컬러 성분에 대해) 제1 보유 레지스터(126) 및 제2 보유 레지스터(125) 각각으로부터 4 비트가 선택될 수 있고, 이어서 상태 10P3 동안 (각각의 컬러 성분에 대해) 제1 보유 레지스터(126)로부터 6 비트가 선택될 수 있고 제2 보유 레지스터(125)로부터 2 비트가 선택될 수 있으며, 이어서 상태 10P4 동안 (각각의 컬러 성분에 대해) 제1 보유 레지스터(126)로부터 8 비트가 선택될 수 있다.

다른 대안으로서, 레지스터(125)가 생략될 수 있고, FIFO(101)의 헤드(출력 워드)는 레지스터(125) 대신에 사용될 수 있다. 이 구현은 레지스터를 절감할 수 있지만, 2개의 레지스터(125, 126)를 포함하는 양호한 구현만큼 높은 속도로 동작하지 못할 수 있다.

멀티플렉서(127, 128, 129)(도 7a에 도시된 바와 같이 연결됨)는 FIFL(101) 밖으로 클로킹된 DE, CTL0, 및 CTL3 비트를 인코더(108)로 전달하고, FIFO(101) 밖으로 클로킹된 CTL1 및 CTL2 비트를 인코더(108)로 전달하거나 (적절한 때에) 이들 대신에 상기한 링크 제어 메시지 LCM[5:0]를 결정하는 내부적으로 생성된 비트 CTL1 및 CTL2를 어써트할 수 있다. 보다 구체적으로, 도 7a의 LCM 생성기(124)는 각각의 메시지 LCM[5:0]를 포함하는 비트(도 7a에 "LCM, CTL1" 및 "LCM, CTL2"로 나타냄)를 생성하고, 인코더(108)가 각각의 적절한 블랭킹 구간의 적절한 링크 클럭 사이클 동안(예를 들어, 상기한 바와 같이 각각의 블랭킹 구간의 처음 12개 링크 클럭 사이클에서) LCM[5:0]을 전송하게 되도록 멀티플렉서(128, 129)로 하여금 내부적으로 생성된 비트 LCM, CTL1 및 LCM, CTL2를 때때로(LCM 생성기(124)에 의해 멀티플렉서(128, 129)로 어써트된 LCM_ENABLE 신호에 의해 결정됨) 어써트하게 한다.

도 7의 송신기(100)는 양호하게는 패커(104)가 FIFO(101)로부터 인코더(108)로의 8-비트 비디오 데이터의 3개의 스트림을 인코더(108)로 전달하는 8-비트 모드에서 동작하도록 구현되어 있으며, 따라서 인코더(108)는 각각의 8-비트 성분에 응답하여 10-비트 TMDS 코드 워드를 생성하기 위해 비디오 데이터의 종래의 TMDS 인코딩을 수행하고 인코딩된 데이터를 TMDS 링크를 통해 전송할 수 있다. 각각의 N-비트 모드(단, N>8임)에서, 패커(104)는 레지스터(125, 126)(도 7a)로부터 이용가능한 6개의 N-비트 워드(컬러 성분마다 2개의 N-비트 워드)로부터 3개의 8-비트 워드를 (표 3 내지 표 5 및 도 4 내지 도 6에 따라) 선택함으로써 패킹을 구현하고, 선택된 데이터를 인코더(108)로 어써트하며, 따라서 인코더(108)는 각각의 8-비트 성분에 응답하여 10-비트 TMDS 코드 워드를 생성하기 위해 비디오 데이터의 종래의 TMDS 인코딩을 수행하고 인코딩된 데이터를 TMDS 링크를 통해 전송할 수 있다.

도 7의 송신기(100)는 또한 양호하게는 36 비트 워드를 형성하도록 짝수 및 홀수 3N-비트 픽셀(단, 3N=18임)이 쌍을 이루고 있는 6-비트 색상 모드에서 동작가능하며, 이 36 비트 워드는 이어서 12 비트 색상 모드에 대해 상기한 동일한 기술을 사용하여 패킹 및 인코딩될 수 있다(3*12=36). 6-비트 색상 모드에서, 전송된 링크 클럭의 레이트는 (12-비트 색상 모드에서와 같이 1.5 x 픽셀 클럭 레이트 대신에) 0.75 x 픽셀 클럭 레이트의 (6/8)일 수 있다. 6-비트 색상 모드에서, 짝수/홀수 쌍형성 레이트(even/odd pairing rate)는 픽셀 클럭 레이트일 수 있으며, 이는 픽셀 클럭 레이트의 1/2로 패킹될 수 있는 36 비트 워드를 형성한다. 그 경우에, 링크 클럭 레이트는 다시 말하지만 12-비트 픽셀의 경우에서와 같이 1.5 x 36-비트 워드 패킹 레이트이다.

보다 일반적으로, 어떤 구현의 어떤 모드에서, 송신기(100)는 입력 클럭이 픽셀 클럭의 1/2을 갖는 경우 입력 클럭당 2개의 픽셀을 받을 수 있으며, 기록마다 2개의 픽셀을 받는 더 넓은 폭의 FIFO가 사용될 수 있다. 이 경우, 클럭 체배기(106)는 링크 클럭을 획득하기 위해 픽셀 클럭 레이트에 대한 링크 클럭의 상기한 비를 구현하는 것의 2배인 인자를 입력 클럭(픽셀 레이트의 1/2인 레이트를 가짐)에 곱할 수 있다.

도 8은 현재는 양호하지 않은 송신기에 대한 대안적인 클로킹 구현을 나타낸 것이다. 도 7에서 식별되는 요소 및 신호에 대응하는 도 8에서 식별되는 요소 및 신호는 2개의 도면에서 동일하게 번호가 부여되어 있으며, 그에 대한 상기 설명을 반복하지 않는다. 도 8의 송신기(100')는 도시된 바와 같이 연결되어 있는, 픽셀 패킹 버퍼 및 멀티플렉싱 회로(패커)(112)(도 7의 패커(104)와 유사함), FIFO 버퍼(116)(도 7의 101과 유사함), 확산 스펙트럼 클럭 생성 회로(118)(도 7의 102와 유사함), 인코더(108)(도 7에서와 같음), 클럭 체배기(114)(도 7의 106과 유사함), 메인 PLL(도 7에서와 같음), 및 제어 레지스터(107)(도 7에서와 같음)를 포함한다.

도 8은 간단히 말하면 도 7과 비교하여 클럭 체배(114) 및 확산 스펙트럼 클로킹(118)의 순서와 반대이며(이는 픽셀 패킹(112)이 FIFO(116) 이전에 일어나야 함을 필요로 함), 또 부가의 클럭 영역 FCK를 도입한다. 상기한 컬러 패킹 상태 머신 및 링크 제어 메시지와 관련하여, 동작의 기본적인 원리는 도 7 및 도 8에 대해 동일하며, 차이는 구현 레벨에서만 있을 뿐이다.

도 8의 클럭 체배기(114)는 픽셀 클럭 PCK에 응답하여 픽셀 클럭의 주파수-체배된 형태("FCK")를 생성하는 PLL이다. 주파수-체배된 클럭 FCK는 주파수 (N/8)P를 가지며, 여기서 P는 클럭 PCK의 주파수이고, 송신기(100')는 N-비트 색상 심도 모드에서 동작하고 있다.

주파수-체배된 클럭 FCK에 응답하여, 확산 스펙트럼 클럭 회로(118)는 클럭 FCK의 위상-변조된 형태인 원시 링크 클럭 TCK(ref)를 생성하여 PLL(110)로 어써트한다. 확산 스펙트럼 클럭 회로(118)는 종래의 방식으로 구현될 수 있으며, 회로(118)의 이러한 구현이 주파수 (N/8)P를 갖는 클럭(도 8에서와 같음) 또는 주파수 P를 갖는 픽셀 클럭(도 7에서와 같음)에 응답하여 동작가능한 경우 도 7의 확산 스펙트럼 클럭 회로(102)와 동일할 수 있다.

도 8의 송신기(100')는 송신기(100)와 동일한 기능을 수행하지만, 3가지 주요 클럭 영역, 즉 픽셀 클럭 영역(즉, 클럭 체배기(114) 및 픽셀 클럭 PCK에 응답하여 비트를 패커(112)로 클로킹하는 회로), 주파수-체배된 클럭 영역(즉, 클럭 F에 응답하여 비트를 패커(112) 밖으로 클로킹하고 그 비트를 FIFO(116) 내로 클로킹하는 회로), 및 링크 클럭 영역(즉, 비트를 FIFO(116) 밖으로 클로킹하는 회로, 및 요소(104, 110))에서 동작한다.

FIFO(116)는 클럭 FCK 및 TCK(ref)의 시간에 따라 변하는 상대 위상, 및 링크 클럭 TCK에 대한 TCK(ref)의 클럭 변동으로 인해 생기는 주파수 확산에 대한 허용오차를 제공한다.

본 발명의 송신기의 도 7의 구현은 대부분의 응용에서 도 8의 구현보다 선호되는데, 그 이유는 후자의 구현이 전자에서의 104와 비교하여 112에서 증가된 버퍼링을 필요로 할 수 있고 또 전자가 단지 2개의 클럭 트리를 갖는 반면 후자는 3개를 가지며 또 도 7의 확산 스펙트럼 클럭 회로(102)가 도 8의 회로(118)보다 더 높은 최대 동작 주파수 및 더 넓은 주파수 범위를 가져야만 하기 때문이다.

도 9의 수신기(130)는 도시된 바와 같이 연결되어 있는, 역직렬화기 및 디코딩 회로(144), 메인 PLL(140), 클럭 분할기(142), LCM 디코딩 로직(131), LCM 필터(132), 컬러 시퀀서(언패킹 상태 머신)(134), 픽셀 언패킹 버퍼 및 컬러 FIFO(언패커)(136), 및 지연 파이프라인(146)을 포함한다. 언패커(136)는 양호하게는 도 9a에 도시된 바와 같이 구현된다(즉, 양호하게는 도 9a에 도시된 바와 같이 연결된, 요소(150, 151, 152, 및 154)를 포함한다). 도 9에서, LCM 디코딩 로직(131)에 입력되는 "CTL1" 및 "CTL2" 비트는 디코더(144)로부터 출력된 비트 "CTL[0:3]" 중의 2 비트이다.

수신기(130)의 동작에서, TMDS 링크의 데이터 채널을 통해 전송된 TMDS 코드 워드(비디오 코드 워드를 포함함)가 TMDS 역직렬화기 및 디코딩 회로(144)에서 수신되고 디코딩되며 역직렬화된다. 복원된 링크 클럭 "lck"의 사이클당 한번씩, 이하의 비트들, 즉 3개의 8-비트 비디오 워드(3개의 컬러 성분 각각에 대해 하나의 8-비트 워드, 그 각각은 N-비트 컬러 성분의 프래그먼트임), 및 7개의 제어 비트(DE, VS, HS 및 CTL[0:3], 이 각각에 대해서는 전술하였음)가 회로(144) 밖으로 클로킹된다. 디코딩된 비디오 및 제어 비트는 적절한 제어 비트를 언패커(136)의 언패킹 회로(양호하게는 도 9a의 요소(150, 151 및 152)로서 구현됨)로 어써트함으로써 상태 머신(134)이 LCM 필터(132)의 출력에 응답하기에 충분한 시간 동안 지연 파이프라인(146)에서 지연된다.

도 9a에 도시된 바와 같이 구현된 언패커(136) 내에서, 매 링크 클럭 사이클 동안, 24-비트 픽셀 프래그먼트 또는 6-비트 동기/제어 코드가 지연 파이프라인(146)으로부터 어셈블리 버퍼 입력 레지스터(151)로 클로킹된다. 입력 레지스터(151)는 한 링크 클럭 사이클 나중에 레지스터(150)로 복사된다. 언패킹 멀티플렉서(152)는 각각의 컬러 성분에 대해 개별적으로 동작하고 본 발명에 따라 완전한 3N-비트 픽셀을 복원하기 위해 레지스터(150) 내의 이전의 프래그먼트 및 레지스터(151) 내의 나중의 프래그먼트로부터의 비트를 결합한다. 언패킹 멀티플렉서(152)는 LCM 필터(132)(도 9)의 color_depth[1:0] 출력 및 컬러 시퀀서 상태 머신(134)(도 9)의 current_phase[2:0] 출력에 의해 지시된 바대로, 표 2 내지 표 10에 따라 2개의 프래그먼트를 결합한다.

(프래그먼트 그룹당 F개의 링크 클럭 사이클 중) F-1개 링크 클럭 사이클 동안, 상태 머신(134) "push" 출력은 새로운 N-비트 픽셀로 하여금 언패킹 MUX(152)로부터 FIFO(154)로 기록되게 한다. 상태 머신(134)은 또한 FIFO(154)로 기록되는 각각의 워드를 픽셀 데이터 또는 블랭킹 데이터로서 표시하는 "de_out" 출력을 생성한다.

언패커(136)의 FIFO(154)는 양호하게는 링크 클럭 영역과 픽셀 클럭 영역 간의 데이터 전송을 버퍼링 및 재동기화하기 위해 55-비트 폭(최대 48 비트 폭 + DE, 동기 및 제어 데이터의 7 비트를 갖는 픽셀 데이터에 대한 것임) 및 8-워드 깊이를 갖는다. FIFO(154)로의 기록은 "push"가 참(true)인 링크 클럭 사이클 동안 일어난다. FIFO(154)에서 수신기 데이터 출력으로의 판독은 매 픽셀 클럭 사이클마다 일어난다.

표 2 내지 표 10 및 도 3 내지 도 6(컬러 시퀀서(134)의 current_phase[2:0], de_out, 및 push 출력에 의해 구현됨)은 프래그먼트를 픽셀 또는 블랭킹 문자로 조립하는 프로세스를 정의한다. 컬러 시퀀서(134)로부터의 current_phase[2:0] 비트에 응답하여, 언패커(136) 내의 멀티플렉싱 회로(152)는 새로운 픽셀 또는 블랭킹 문자("push"=1로 표시됨)를 완성하는 링크 클럭 사이클 동안 FIFO(154)로 출력하기 위해 어셈블리 버퍼 레지스터(150, 151) 중 하나 또는 둘다로부터의 각각의 컬러 성분(단, 3N=24, 30, 36 또는 48임)에 대해 표 2 내지 표 5에 의해 정의된 N 비트를 선택한다. F개 프래그먼트의 크기의 각각의 그룹에 대해, 어셈블리 버퍼 레지스터로의 F회 기록 및 FIFO로의 F-1회 기록이 있게 되며, 이 모두는 링크 클럭 레이트로 행해진다.

예를 들어, (3개의 컬러 성분 각각에 대해 병렬로) 10-비트 색상 모드에서 픽셀을 언패킹하는 동안,

● 10P0 상태 동안, 프래그먼트 10P0는 제2 어셈블리 레지스터(151)에 기입되고, 레지스터(151)의 이전의 내용은 레지스터(150)로 이동되며 어떤 데이터도 FIFO로 푸시되지 않는다.

● 10P01 상태 동안, 프래그먼트 10P1은 제2 어셈블리 레지스터(151)에 기입되고, 레지스터(151)의 이전 내용은 레지스터(150)로 이동되며, 제1 레지스터(150)로부터의 8 비트 + 제2 레지스터(151)로부터의 2 비트는 FIFO(154)로 푸시되는 픽셀 "A"를 복원하는 데 사용된다.

● 10P02 상태 동안, 프래그먼트 10P2는 제2 어셈블리 레지스터(151)에 기입되고, 레지스터(151)의 이전 내용은 레지스터(150)로 이동되며, 제1 레지스터(150)로부터의 6 비트 + 제2 레지스터(151)로부터의 4 비트는 FIFO(154)로 푸시되는 픽셀 "B"를 복원하는 데 사용된다.

● 10P03 상태 동안, 프래그먼트 10P3은 제2 어셈블리 레지스터(151)에 기입되고, 레지스터(151)의 이전 내용은 레지스터(150)로 이동되며, 제1 레지스터(150)로부터의 4 비트 + 제2 레지스터(151)로부터의 6 비트는 FIFO(154)로 푸시되는 픽셀 "C"를 복원하는 데 사용된다.

● 10P04 상태 동안, 프래그먼트 10P4는 제2 어셈블리 레지스터(151)에 기입되고, 레지스터(151)의 이전 내용은 레지스터(150)로 이동되며, 제1 레지스터(150)로부터의 2 비트 + 제2 레지스터(151)로부터의 8 비트는 FIFO(154)로 푸시되는 픽셀 "D"를 복원하는 데 사용된다.

언패킹된 픽셀 또는 블랭킹 문자(HS, VS, CTL[0:3]) 및 DE(픽셀의 경우 DE=1, 블랭킹의 경우 DE=0)는 PCK 클럭 분할기(142)에 의해 결정된 픽셀 클럭 레이트로 FIFO(154)로부터 판독된다. 어떤 구현의 어떤 모드에서, 픽셀 클럭은 (다른 모드에서의 그의 레이트에 대해) 2로 나누어질 수 있고, FIFO(154)가 픽셀 클럭 사이클당 2개의 픽셀을 전달하기에 충분한 폭을 갖는 경우 2개의 픽셀(짝수 및 홀수)이 픽셀 클럭 사이클마다 FIFO(154)로부터 판독될 수 있다.

도 9에 도시한 바와 같이, 클럭 PLL(140)은 링크의 클럭 채널로부터 전송된 링크 클럭 TCK를 복원하고, 복원된 링크 클럭의 안정화된 형태("lck")(및 그의 위상 천이된 형태)를 생성한다. 구체적으로는, PLL(140)은 L개의 클럭의 세트인 다중-위상 클럭 세트를 생성하고, 그 각각은 링크 클럭 주파수(또는 도 10 내지 도 13을 참조하여 이하에 기술하는 바와 같이, 그의 정수배)를 가지며 또 그 각각은

을 만족시키는 서로 다른 위상

을 가지며, 여기서 인덱스 "m"은 {0,...,L-1} 범위에 있는 음이 아닌 정수이고,

는 에러 항이다. 일반적으로,

는 위상 증분

을 가짐)으로 이루어져 있는 이상적인 다중-위상 클럭 세트에 (실용적일 만큼 가깝게) 근접하도록 생성된다. 이 다중-위상 클럭 세트에 응답하여, 회로(144)는 상기한 바와 같이 링크를 통해 수신된 비디오 데이터를 역직렬화하는 동작, 8-비트 코드 워드를 복원하기 위해 역직렬화된 10-비트 TMDS 코드 워드를 디코딩하는 동작, 및 8-비트 코드 워드를 지연 파이프라인(146)으로 어써트하는 동작을 수행한다.

클럭 분할기(142)는 PLL(140)에 의해 그에게로 어써트된 복원 및 안정화된 링크 클럭 "lck"(및 다중-위상 클럭 세트의 다른 구성원)로부터 픽셀 클럭("pck")를 복원하기 위해 주파수 분할 동작을 수행한다. 클럭 분할기(142)는 (이하에서 기술될) 도 10 및 도 12에 도시한 회로를 포함할 수 있다. 다른 대안으로서, 클럭 분할기(142)는 PLL로서 구현될 수 있으며, 이 경우 수신기(130)는 2개의 PLL(PLL(140) 및 클럭 분할기(142)를 구현하는 PLL)을 포함한다. 그렇지만, 이러한 대체 실시예에서는 일반적으로 클럭 분할기(142)가 복원된 링크 클럭 또는 복원된 링크 클럭의 안정화된 형태로부터 픽셀 클럭을 복원하기 위해 논리 회로(예를 들어, 도 10 및 도 12에 도시된 로직)를 이용하는 것을 구현하는 데 더 많은 비용이 든다.

LCM 디코딩 로직(131)은 제어 비트 CTL0, CTL1 및 회로(144)로부터의 DE 출력을 수신한다. 로직(131)은 또한 제어 비트 CTL0 및 CTL1에 의해 결정되는 링크 제어 메시지 LCM[5:0]를 필터링하는 데 사용하기 위한 상기한 노이즈 필터 값 Np를 결정하는 2개의 출력 비트(i2c_Np[1:0])를 수신한다. 로직(131)은 비트 쌍 CTL0, CTL1의 시퀀스에 의해 결정되는 각각의 메시지 LCM[0:5]을 식별하고 그 메시지가 유효한 것인지 여부를 판정하기 위해 상기한 필터링 동작을 수행한다. 로직(131)은 이하의 출력 비트를 LCM 필터(132)로 어써트한다.

color_lcm[1:0] : 유효한 것으로 가장 최근에 결정된 색상 심도 링크 제어 메시지의 값을 나타냄(예를 들어, color_lcm[1:0] = 00, 01, 10 및 11은 각각 수신기가 8-비트, 10-비트, 12-비트 또는 16-비트 색상 모드에서 동작해야만 함을 나타냄),

got_color_lcm : 새로운 색상 심도 링크 제어 메시지가 디코딩될 때 하나의 링크 클럭 사이클 동안 하이로 됨,

got_phase_lcm : 새로운 패킹 위상 링크 제어 메시지가 디코딩될 때 하나의 링크 클럭 사이클 동안 하이로 됨,

phase_lcm : 유효한 것으로 가장 최근에 결정된 패킹 위상 링크 제어 메시지의 값을 나타냄.

LCM 필터(132)는 로직(131)으로부터 출력된 비트, 회로(144)로부터 출력된 DE 비트, 및 비트 "color_lcm[1:0]"에 의해 결정되는 색상 심도 링크 제어 메시지 및 비트 "phase_lcm[1:0]"에 의해 결정되는 패킹 위상 링크 제어 메시지를 필터링하는 데 사용하기 위한 상기한 노이즈 필터 문턱값 Nm을 결정하는 8개의 제어 비트(i2c_Nm[7:0])를 수신한다.

양호하게는, 비트 "i2c_Np[1:0]"는 디코딩 로직(131)으로 어써트되고, 비트 "i2c_Nm[7:0]"는 노이즈 필터 값 Np 및 노이즈 필터 문턱값 Nm을 규정하도록 사용자에 의해 구성 또는 프로그램될 수 있는 마이크로콘트롤러로부터 종래의 I2C 링크를 통해 필터(132)로 어써트된다.

컬러 시퀀서(134)는 수신기(130)가 동작하는 언패킹 상태의 시퀀스를 결정하는 상태 머신을 구현하고 또한 블랭킹의 시작 이전에 수신된 비디오 데이터의 마지막 프래그먼트의 위상을 포착한다. 시퀀서(134)는 DE의 가장 최근의 하강 엣지에서 수신기(130)에 의해 포착된 비디오 데이터의 프래그먼트의 위상을 나타내기 위해 비트 "capture_phase[2:0]"를 필터(132)로 어써트하고 또 언패커(136)가 (표 2 내지 표 10 및 도 3 내지 도 6에 따라) 프래그먼트를 픽셀 또는 블랭킹 데이터로 재조립하기 위해 사용해야만 하는 언패킹 위상을 나타내기 위해 비트 "current_phase[2:0]"를 필터(132)로 어써트한다.

LCM 필터(132)는 비트 color_lcm[1:0] 및 phase_lcm[1:0]에 의해 결정되는 링크 제어 메시지를 필터링한다. LCM 필터(132)는 상기한 "마지막 색상 모드 메시지 카운터" 및 "위상 에러 카운터"(이 각각은 양호하게는 8-비트 카운터로 구현됨)를 포함한다. 예를 들어, 필터(132)의 출력은 마지막 색상 모드 카운터의 카운트가 노이즈 필터 문턱값 Nm보다 크거나 같지 않는 한, 수신기(130)로 하여금 그의 색상 모드를 바꾸게 하지 않는다.

LCM 필터(132)는 이하의 출력 비트를 컬러 시퀀스(134)로 어써트한다.

color_depth[1:0] : 수신기(130)에 대한 현재의 색상 심도 파라미터("N")를 나타냄. color_depth[1:0]의 각각의 새로운 값은 색상 모드 변화를 트리거한다(필터(132)는 또한 언패커(136) 및 클럭 분할기(142)가 동작하는 색상 모드를 결정하기 위해 color_depth[1:0] 비트를 언패커(136) 및 클럭 분할기(142)로 어써트한다).

phase_delta[2:0] : 이상의 설명에서 "위상 오프셋"이라고 함. phase_delta[2:0]의 영이 아닌 값이 송신기의 패킹 시퀀스와 일치하도록 언패킹 상태 머신의 위상 조정을 트리거한다.

전형적인 구현에서, color_depth[1:0] 비트는 프로그램가능한 미리 결정된 수의 블랭킹 구간 동안 어떤 색상 심도 링크 제어 메시지 또는 패킹 위상 링크 제어 메시지도 디코딩되지 않는 경우 8-비트 모드 동작을 결정하는 값을 디폴트 값으로 한다.

컬러 시퀀서(134)는 각각의 지원된 N-비트 색상 모드에 대한 언패킹 상태 머신(즉, 제어 비트 color_depth[1:0]에 의해 결정되는 도 3 내지 도 6에서와 같은 N의 각각의 값에 대한 상태 머신)을 구현하지만, 임의의 시간에 단지 하나의 이러한 상태 머신이 활성이다.

컬러 시퀀서(134)로부터의 "de_out" 비트 출력은 상태 값으로부터 도출된다.

컬러 시퀀서(134)로부터 출력되는 상기한 비트 이외에, 컬러 시퀀서는 언패커(136)가 일련의 새로운 비트를 지연 파이프라인으로부터 언패커(136) 내의 FIFO 버퍼 내로 클로킹해야만 하는 "push" 비트를 언패커(136)로 출력한다.

컬러 시퀀서(134)의 전형적인 구현에서,

8-비트 모드 동작에서, 필터(132)로부터의 phase_delta[2:0] 비트는 무시되고,

N-비트 모드 동작(단, N≠8임)에서, phase_delta[2:0]의 영이 아닌 값은 현재 활성인 상태 머신의 그 다음 상태를 나타내는 제어 워드로부터 phase_delta[2:0] 값을 차감(픽셀 그룹 크기 G의 모듈로(modulo))함으로써 재동기화를 트리거한다. 다른 대안으로서, 컬러 시퀀서(134)는 항상 phase_delta[2:0]의 영이 아닌 값을 Y-비트 위상 카운터 내로 로드하며, 여기서 Y는 현재 활성인 상태 머신에서 위상을 표현하는 비트의 수이다. 상태 머신이 영 위상 상태를 지나갈 때마다, 이는 위상 카운터가 0에 도달할 때까지 위상 카운터를 동결(freeze) 및 증가시킨다. 이 시점에서, 상태 머신의 위상은 정확하게 설정되어야만 하며, 상태 머신은 동결 해제(unfreeze)된다.

전술한 바와 같이, 도 9의 수신기(130)는 직렬 링크로부터 종래의 TMDS-인코딩된 비디오 데이터를 수신하고 24-비트 비디오 데이터(예를 들어, 24-비트 픽셀, 각각은 8-비트 적색 성분, 8-비트 녹색 성분, 및 8-비트 청색 성분을 포함함)를 생성하기 위해 수신된 TMDS 코드 워드를 디코딩하도록 구현된다. 수신기는 또한 본 발명에 따라 이하의 모드 중 임의의 모드에서 동작가능하다(특정의 모드는 링크를 통해 수신된 색상 모드 데이터에 의해 결정된다).

수신기가 링크로부터 TMDS-인코딩된 비디오 데이터를 수신하고 수신된 TMDS 코드 워드를 디코딩하며 30-비트 비디오 데이터(비디오 데이터의 각각의 픽셀은 10-비트 적색 성분, 10-비트 녹색 성분, 및 10-비트 청색 성분으로 이루어져 있음)를 생성하기 위해 디코딩된 비트를 언패킹하는 30-비트 픽셀 모드,

수신기가 링크로부터 TMDS-인코딩된 비디오 데이터를 수신하고 수신된 TMDS 코드 워드를 디코딩하며 36-비트 비디오 데이터(비디오 데이터의 각각의 픽셀은 12-비트 적색 성분, 12-비트 녹색 성분, 및 12-비트 청색 성분으로 이루어져 있음)를 생성하기 위해 디코딩된 비트를 언패킹하는 36-비트 픽셀 모드, 및

수신기가 링크로부터 TMDS-인코딩된 비디오 데이터를 수신하고 수신된 TMDS 코드 워드를 디코딩하며 48-비트 비디오 데이터(비디오 데이터의 각각의 픽셀은 16-비트 적색 성분, 16-비트 녹색 성분, 및 16-비트 청색 성분으로 이루어져 있음)를 생성하기 위해 디코딩된 비트를 언패킹하는 48-비트 픽셀 모드.

수신기(130)에 대한 변형도 또한 본 발명에 따라 이하의 모드에서 동작가능하다(그의 특정의 동작 모드는 링크를 통해 수신된 색상 모드 데이터에 의해 결정됨).

수신기가 링크로부터 TMDS-인코딩된 비디오 데이터를 수신하고 수신된 TMDS 코드 워드를 디코딩하며 디코딩된 비트로부터 36-비트 비디오 데이터(비디오 데이터의 각각의 픽셀은 12-비트 적색 성분, 12-비트 녹색 성분, 및 12-비트 청색 성분으로 이루어져 있음) - 이는 또한 36 비트를 18-비트 비디오 데이터(비디오 데이터의 각각의 픽셀은 짝수 및 홀수 6-비트 적색 성분, 짝수 및 홀수 6-비트 녹색 성분, 및 짝수 및 홀수 6-비트 청색 성분으로 이루어져 있음)의 짝수 및 홀수 쌍으로 분할함으로써 추가적으로 언패킹됨 - 를 생성하는 18-비트 픽셀 모드. 36 비트 픽셀 레이트 클럭은 18 비트 픽셀 레이트 클럭을 획득하기 위해 1/2로 분할될 수 있다.

수신기(130)의 N-비트 동작 모드에서(이 모드에서 3개의 N-비트 컬러 성분이 픽셀 클럭 사이클마다 언패커(136)로부터 클로킹됨), 클럭 분할기(142)에 의해 생성된 픽셀 클럭 "pck"의 주파수는 (8/N)=L이며, 여기서 L은 복원된 링크 클럭 "lck"의 주파수이다.

도 10은 12-비트 동작 모드(이 모드에서 3개의 12-비트 컬러 성분이 픽셀 클럭 사이클마다 언패커(136)로부터 클로킹됨) 동안 도 9의 수신기(130)의 클럭 분할기(142)의 양호한 구현에서 사용하기 위한 회로의 블록도이다. 도 11은 도 10의 회로에 의해 수신 및 생성되는 신호의 타이밍도이다. 클럭 PLL(140)의 양호한 구현은 전술한 바와 같이, 다중-위상 클럭 세트를 출력한다. 구체적으로는, 양호한 구현에서, PLL(140)은 10 클럭의 세트인 다중-위상 클럭 세트를 생성하며, 그 각각은 위상 증분

및 링크 클럭 레이트의 5배와 같은 주파수를 갖는다.

다중-위상 클럭 세트의 위상 0, 5 및 7은 클럭 분할기(142)로의 입력 ph0, ph5 및 ph7으로서 사용된다. 클럭의 위상 ph0는 복원된 링크 클럭 "lck"의 위상에 대응하고, 클럭의 위상 ph5는 ph0의 위상 +

에 대응하며, 클럭의 위상 ph7은 ph0의 위상 +

에 대응한다. 12-비트 동작 모드에서, 원하는 픽셀 클럭 "pck"의 2개 사이클은 링크 클럭의 3개 사이클과 같아야만 한다. 링크 클럭의 3개 사이클은 PLL(140)으로부터의 5x 클럭 출력의 15개 사이클이다.

12-비트 동작 모드에서, 클럭 분할기(142)(도 10의 회로를 포함함)는 도 10에 나타낸 바와 같이, 플립-플롭 "a" 내지 "i"와 하나의 피드백 게이트(플립-플롭 "a"를 구동함) 및 2개의 초기화 게이트(플립-플롭 "i"에 연결됨)로 이루어진 존슨(Johnson) 카운터(당업자에게는 잘 알려짐)를 사용함으로써 먼저 도 11의 파형 "A"의 상보적 파형(complement)을 생성한다. 플립-플롭 "j"를 구동하는 NAND 게이트는 플립-플롭 "b" 및 "f"에 의해 구동되는 탭 포인트(tap point)에 연결되어 있다. 이 탭 포인트는 파형 "A"가 ph0 클럭의 4 사이클 동안 하이이고 11 사이클 동안 로우가 되도록 설계된다. 따라서, "A"는 15개 ph0 클럭 또는 3개 링크 클럭 또는 2개 픽셀 클럭의 기간을 갖는다.

플립-플롭 "l" 내지 "s"는 파형 "B"의 상보적 파형을 생성하기 위해 파형 "A"의 상보적 파형을 7.5 ph0 클럭만큼 지연시킨다. 이러한 소수 지연(fractional delay)은 지연 플립-플롭을 클로킹하는 데 ph7 및 ph5를 사용함으로써 달성되고, ph7(플립-플롭 "l"로의 입력)은 ph0로부터의 0.7 사이클 지연(플립-플롭 "j"의 출력)을 제공하고, ph5(플립-플롭 "p"로의 입력)는 ph7로부터의 0.8 사이클 지연(플립-플롭 "o"의 출력)을 제공하며, 합하여 이들은 1.5 사이클 지연을 제공하고, 나머지 명명된 플립-플롭은 나머지 6 사이클의 지연을 제공한다.

마지막의 반전 입력 OR 기능(300)(플립-플롭 "k" 및 "t"에 의해 구동됨)은 파형 "A" 및 "B"의 상보적 파형을 결합하여 원하는 픽셀 클럭(신호 "A+B")을 생성하며, 이는 7.5 ph0 클럭 또는 1.5(7.5/5) 링크 클럭을 갖는다. 그 결과 파형은 4 ph0 사이클 동안 하이이고 3.5 ph0 사이클 동안 로우이다. 신호(A+B)는 주파수 (L/1.5)(단, L은 링크 클럭 주파수임)를 갖는 픽셀 클럭 "pck"이다.

도 12는 10-비트 동작 모드 동안(이 모드에서 3개의 10-비트 컬러 성분이 픽셀 클럭 사이클마다 언패커(136)로부터 클로킹됨), 도 9의 수신기(130)의 클럭 분할기(142)의 양호한 구현에서 사용하기 위한 회로의 블록도이다. 도 13은 도 12의 회로에 의해 수신 및 생성되는 신호의 타이밍도이다. 10-비트 동작 모드에서, 클럭 분할기(142)에 의해 생성된 픽셀 클럭 "pck"의 주파수는 (8/10)L=(L/1.25)이다. 클럭 PLL(140)의 양호한 구현은 다중-위상 클럭 세트를 출력하며, 이 세트 내의 각각의 클럭은 10개의 서로 다른 위상 중 하나 및 링크 클럭 레이트의 5배와 같은 주파수를 갖는다. 다중-위상 클럭 세트의 위상 0, 5 및 7은 클럭 분할기(142)의 입력 ph0, ph5 및 ph7으로서 사용된다. 10-비트 동작 모드에서, 원하는 픽셀 클럭 "pck"의 4개 사이클은 링크 클럭의 5개 사이클과 같아야만 한다. 링크 클럭의 5개 사이클은 PLL(140)으로부터의 5x 클럭 출력의 25개 사이클이다.

10-비트 모드에서, 클럭 분할기(142)(도 12의 회로를 포함함)는 도 12에 도시된 바와 같이, 플립-플롭 "a0" 내지 "a8" 및 "b0" 내지 "b4"와 하나의 피드백 게이트(플립-플롭 "b0"를 구동함) 및 3개의 초기화 게이트(플립-플롭 "a8"에 연결됨)로 이루어진 존슨 카운터(당업자에게는 알려짐)를 사용함으로써 먼저 도 13의 파형 "A"를 생성한다. 플립-플롭 "b5"를 구동하는 NAND 게이트는 플립-플롭 "a2" 및 "a5"에 의해 구동되는 탭 포인트에 연결되어, ph0의 3 사이클 동안 하이이고 22 사이클 동안 로우인 제1 펄스를 생성한다. 플립-플롭 "b6"를 구동하는 NAND 게이트는 플립-플롭 "b1" 및 "b4"에 의해 구동되는 탭 포인트에 연결되어, 제1 펄스보다 6 사이클만큼 지연되어 있는 ph0의 3 사이클 동안 하이이고 22 사이클 동안 로우인 제2 펄스를 생성한다. "b7"을 구동하는 반전 입력 OR 게이트는 제1 및 제2 펄스를 결합하여 복합 파형 "A"를 획득하며, 이는 25 ph0 사이클 또는 5 링크 사이클 또는 4 픽셀 사이클의 기간을 갖는다.

상기한 12-비트 모드 분할기와 유사하게, 플립-플롭 "c0" 내지 "c5" 및 "d0" 내지 "d6"는 파형 "A"를 12.5 ph0 클럭만큼 지연시켜 파형 "B"를 생성한다. 이러한 소수 지연은 ph7 및 ph5와 상기한 기술을 사용함으로써 달성된다.

마지막 반전 입력 OR 기능(302)(플립-플롭 "b8" 및 "d7"에 의해 구동됨)은 파형 "A"와 "B"를 결합하여 원하는 픽셀 클럭(도 12 및 도 13 각각에 나타낸 신호 "A+B")을 생성하고, 이는 25 ph0 사이클(또는 5 링크 클럭)마다 4회 사이클링한다. 그 결과 파형은 3 ph0 사이클 동안 하이이고 3(때로는 3.5) ph0 사이클 동안 로우이다. 신호 (A+B)는 주파수 (L/1.25)(단, L은 링크 클럭 주파수임)를 갖는 픽셀 클럭 "pck"이다.

도 10 내지 도 13의 소수 클럭 분할기 설계의 이점은 이들이 종래의 PLL 기반 주파수 분할기 방식보다 더 적은 다이 면적을 필요로 하고 PLL 위상 검출기, 루프 필터 및 VCO에 대한 면적 또는 임계 설계를 필요로 하지 않고 단지 몇개의 플립-플롭 및 게이트만을 사용한다는 것이다.

도 10 내지 도 13의 클럭 분할기 설계의 일반적인 원리는 링크 클럭과 관계된 가장 빠른 이용가능한 클럭 신호를 이용한다는 것이다. 일반적으로, M개의 위상 및 링크 클럭의 N배의 주파수를 갖는 클럭 세트(단, M 및 N은 정수이고, M은 일반적으로 짝수임)가 역직렬화기(144)(도 9에 도시됨)의 동작에 필요하다. 이러한 클럭은 링크 클럭의 M*N 세분을 정의한다. 양호한 실시예에서, M=10 및 N=5이고, 링크 클럭 기간의 최대 50개 세분을 제공한다. 다른 실시예는 N=10 및 2보다 크거나 같은 M을 가질 수 있으며, 적어도 20개 세분을 제공한다. 본 발명의 양호한 실시예는 링크 클럭 기간의 이용가능한 세분점을 사용하여 파형을 정의하고(양호한 실시예에서 이것은 존슨 카운터를 사용함으로써 달성됨), 이용가능한 세분점을 사용하여 그 파형의 2개 이상의 복사본을 위상 천이 및 결합(예를 들어, OR 또는 NOR 게이트를 사용함)하여 (언패킹 시스템, 예를 들어 도 9의 언패킹 시스템에 의해 요구되는) 링크 클럭에 대한 요구된 소수비를 정확하게(또는 충분히 정확하게) 제공하는 픽셀 클럭을 생성한다. 픽셀 클럭 듀티비는 이용가능한 세분(M*N)의 수 및 요구되는 클럭 비에 따라 정확하게 50%이거나 50%의 아주 근접한 근사이다. 더 많은 세분은 정확한 픽셀 클럭에서의 근사 또는 결과를 향상시킨다.

어떤 실시예에서, 본 발명의 송신기는 비디오 데이터의 인코딩된 K-비트 워드를 전송하도록 구성된 직렬 링크를 통해 N-비트 비디오를 전송한다. 이러한 실시예에서, 송신기는, 적어도 하나의 N-비트 모드에서 비디오 데이터의 N-비트 워드의 시퀀스를 프래그먼트의 시퀀스로 패킹하는 동작을 하는 서브시스템 - N≠K이고 상기 프래그먼트 각각은 상기 비디오 데이터의 K 비트로 이루어져 있음 -, 및 상기 서브시스템에 연결되어 있고 상기 직렬 링크에 연결되도록 구성된 적어도 하나의 출력을 갖는 회로를 포함하며, 상기 회로는 상기 프래그먼트의 시퀀스 내의 각각의 프래그먼트를 인코딩함으로써 인코딩된 프래그먼트의 시퀀스를 생성하고 또 상기 인코딩된 프래그먼트의 시퀀스를 상기 적어도 하나의 출력으로 어써트(assert)하고 그에 의해 상기 링크가 상기 적어도 하나의 출력에 연결되어 있을 때 상기 인코딩된 프래그먼트가 상기 링크를 거쳐 전송될 수 있도록 구성되어 있다. 양호하게는, 상기 인코딩된 프래그먼트의 시퀀스는 M개의 인코딩된 프래그먼트의 그룹의 시퀀스이며, 여기서 M=M/D이고, D는 N과 K의 최대 공약수이고, 비디오 데이터의 상기 N-비트 워드는 단위 시간당 상기 N-비트 워드 중 P개와 같은 제1 레이트로 상기 서브시스템으로 어써트되고, 상기 회로는 단위 시간당 상기 인코딩된 프래그먼트의 (N/K)P와 적어도 실질적으로 같은 제2 레이트로 상기 인코딩된 프래그먼트의 시퀀스를 상기 적어도 하나의 출력으로 어써트하도록 구성되어 있다. 또한, 양호하게는 상기 송신기는, 각각의 상기 N-비트 모드로 동작 중에, 상태 시퀀스 - 각각이 M 개의 상태로 이루어져 있음(예를 들어, 이 상태에 대해서는 도 4 내지 도 6을 참조하여 전술하였음) - 를 실행하도록 구성되어 있다. 상기 상태 시퀀스는, 활성 비디오 구간 시퀀스(예를 들어, 도 4의 상태 10P0 내지 10P4의 시퀀스) - 상기 인코딩된 프래그먼트 중 M개는 각각의 상기 활성 비디오 구간 시퀀스 동안에 상기 적어도 하나의 출력으로 어써트됨 -, 블랭킹 구간 시퀀스(예를 들어, 도 4의 상태 10C0 내지 10C4의 시퀀스) - M개의 블랭킹 문자가 각각의 상기 블랭킹 구간 시퀀스 동안에 상기 적어도 하나의 출력으로 어써트되고, 상기 M개의 블랭킹 문자 중 하나는 상기 M개의 블랭킹 문자 중 다른 하나와 동일함 -, 활성 비디오-블랭킹 전이 시퀀스(예를 들어, 도 4의 상태 10P1, 10PC2, 10PC3, 10PC4 및 10C1의 시퀀스) - 상기 인코딩된 프래그먼트 중 하나는 각각의 상기 활성 비디오-블랭킹 전이 시퀀스의 제1 상태 동안에 상기 적어도 하나의 출력으로 어써트되고, 각각의 상기 활성 비디오-블랭킹 전이 시퀀스의 마지막 상태는 블랭킹 구간에서 일어남 -, 및 블랭킹-활성 비디오 전이 시퀀스(예를 들어, 도 4의 상태 10C0, 10P1, 10P2, 10P3 및 10P4의 시퀀스) - 상기 인코딩된 프래그먼트 중 하나는 각각의 상기 블랭킹-활성 비디오 전이 시퀀스의 마지막 상태 동안에 상기 적어도 하나의 출력으로 어써트되고, 각각의 상기 블랭킹-활성 비디오 전이 시퀀스의 제1 상태는 블랭킹 구간에서 일어남 - 를 포함하며, 상기 송신기는, 충분한 수의 상태 시퀀스 사이클을 (완전히 또는 부분적으로) 실행함으로써, 상기 인코딩된 프래그먼트의 시퀀스를, 그 시퀀스의 어떤 인코딩된 프래그먼트의 어써트도 빠뜨리는 일없이 상기 적어도 하나의 출력으로 어써트하도록 구성되어 있고, 상기 상태 시퀀스 사이클 각각은 임의의 수의 상기 활성 비디오 구간 시퀀스, 그 다음에 오는 상기 활성 비디오-블랭킹 전이 시퀀스 중 하나, 그 다음에 오는 다수의 상기 블랭킹 구간 시퀀스, 및 그 다음에 오는 상기 블랭킹-활성 비디오 전이 시퀀스 중 하나를 포함한다.

본 발명의 송신기의 어떤 실시예(예를 들어, 도 2의 송신기(201) 또는 송수신기(205)가 HDMI-호환 송신기로서 구현되어 있는 실시예)에서, 송신기는 활성 비디오 구간 동안 TMDS 링크(또는 직렬 비디오를 전송하기 위한 적어도 하나의 채널을 갖는 다른 TMDS-유사 링크)의 적어도 하나의 비디오 채널을 통해 인코딩된 비디오 데이터 워드(예를 들어, 8-비트 비디오 데이터 워드, 각각이 TMDS 인코딩 알고리즘을 사용하여 10-비트 전이-최소화된 코드 워드로서 인코드되어 있음)를 전송하는 동작을 한다. 활성 비디오 구간들 간의 블랭킹 구간의 일부분(예를 들어, 데이터 아일랜드) 동안, 인코딩된 패킹 위상 데이터 및/또는 인코딩된 색상 모드 데이터(및 선택적으로 또한 다른 인코딩된 데이터)를 포함하는(내포하는) 패킷은 그 링크의 적어도 하나의 비디오 채널을 통해 전송된다. 각각의 데이터 아일랜드 동안, 인코딩된 데이터를 내포하는 적어도 하나의 패킷이 전송된다. 어떤 실시예에서, 각각의 패킷에 내포된 모든 인코딩된 데이터는 10-비트 TMDS 전이-최소화된 코드 워드의 시퀀스로서 인코딩되어 있다. 활성 비디오 구간과 데이터 아일랜드 간의 기간(예를 들어, 제어 데이터 기간) 동안, 어떤 이러한 송신기는 비디오 채널을 통해 제어 워드(각각이 2개의 제어 비트, CTL0 및 CTL1 또는 CTL2 및 CTL3를 나타내는 10-비트 전이-최소화된 코드워드로서 인코딩됨) 및 동기 워드(각각이 2개의 동기 비트, HSYNC 및 VSYNC를 나타내는 10-비트 전이-최소화된 코드 워드로서 인코딩된)를 전송한다. 각각의 활성 비디오 구간 동안, HSYNC, VSYNC, CTL0, CTL1, CTL2 및 CTL3는 수신기에 의해 활성 비디오 구간이 시작될 때 가졌던 값을 유지하는 것으로 가정된다.

HDMI-호환 실시예에서, HSYNC 및 VSYNC 비트를 나타내는 전이-최소화된 코드 워드가 각각의 데이터 아일랜드 동안 TMDS 링크의 하나의 채널(CH0)을 통해 전송된다(예를 들어, 링크 클럭 사이클당 하나의 코드 워드, 각각의 워드는 HSYNC 비트, VSYNC 비트, 패킷 헤더 비트, 및 적어도 하나의 다른 비트).

HDIM-호환 실시예에서, 각각의 패킷은 32-비트 패킷 헤더 및 4개의 서브-패킷(각각이 64 비트로 이루어짐)을 갖는다. 각각의 서브패킷은 56개 데이터 비트, 및 그에 뒤따르는 8개의 BCH 패리티 비트를 포함한다. 링크 클럭 사이클당 패킷의 9개 데이터 비트가 전송된다. 본 발명의 어떤 실시예에 따르면, HDMI-호환 송신기는 데이터 아일랜드 동안 TMDS 링크의 데이터 채널 중 적어도 일부 각각을 통해 인코딩된 패킹 위상 데이터 및/또는 인코딩된 색상 모드를 내포한 패킷을 전송한다. 활성 비디오 구간 동안, 인코딩된 비디오 데이터의 패킷을 나타내는 TMDS 코드 워드가 (예를 들어, 본 발명의 다른 실시예를 참조하여 전술한 것과 동일한 방식으로) 링크를 통해 전송된다.

어떤 명시적인 패킹 위상 데이터도 수신기로 전송되지 않는 한 부류의 실시예(즉, 패킹 위상 데이터를 나타내는 어떤 메시지도 블랭킹 구간 동안에 전송되지 않는 실시예)에서, 패킹 위상 데이터는 라인당 총 비디오(픽셀 + 블랭킹) 워드를 패킹 그룹 크기(G개 비디오 워드)의 정수배로 제한함으로써 암시적으로 수신기에 알려질 수 있다. 이 제한은 어떤 응용에서는 타당할 수 있다. 이 특별한 경우에, 검사점(예를 들어, 각 라인에서의 첫번째 또는 마지막 픽셀 프래그먼트)에서의 위상은 (라인마다의 총 문자가 일정한 것으로 가정하면) 라인마다 변하지 않으며, 또 송신기 및 수신기 상태 머신의 설계에서 고정되어 링크 메시지(또는 다른 명시적으로 전송되는 패킹 위상 데이터)를 통한 위상의 전달이 필요없게 될 수 있다. 예를 들어, 송신기는 위상 0(예를 들어, 10-비트 모드에서 상태 10P0)을 갖는 프래그먼트를 전송함으로써 각각의 라인을 시작할 수 있고, 수신기는 DE의 상승 엣지를 관찰함으로써 라인의 시작을 알 수 있으며 위상 메시지를 필요로 하지 않고 그의 시작 위상을 위상 0으로 조정할 수 있는데, 그 이유는 위상이 DE에 의해 암시되기 때문이다. 이러한 구현에서, 송신기(송신기가 비디오 데이터의 N-비트 워드의 시퀀스를 프래그먼트의 시퀀스로 패킹하는 각각의 N-비트 모드(단, N≠K이고, 각각의 프래그먼트는 비디오 데이터의 K 비트로 이루어짐)에서 동작함)는 항상 각각의 검사점에서(예를 들어, 각각의 활성 비디오 구간의 시작 또는 끝에서) (M-프래그먼트 그룹 내에서) 고정된 미리 결정된 위상을 갖는 비디오 데이터의 (M-프래그먼트 그룹의) 프래그먼트(단, M=N/D이고 D는 N과 K의 최대 공약수임)를 전송한다. 이러한 실시예는 라인당 총 (픽셀 + 블랭킹) 수가 일정하고 픽셀 그룹 크기의 정수배인 것으로 제약된 경우(즉, 수평 라인당 전송된 프래그먼트 + 블랭킹 문자의 총 수가 X*M으로 제약된 경우, 단 X는 정수임), 전송된 비디오 데이터의 수평 라인당 임의적인 픽셀 수(전송된 프래그먼트의 수) 및 블랭킹 수(전송된 블랭킹 문자의 수)를 지원한다.

명시적인 패킹 위상 데이터가 수신기로 전송되지 않는 다른 부류의 실시예에서, 패킹 위상 데이터는 송신기(송신기가 비디오 데이터의 N-비트 워드의 시퀀스를 프래그먼트의 시퀀스로 패킹하는 각각의 N-비트 모드(단, N≠K임)에서 동작함, 각각의 프래그먼트는 비디오 데이터의 K 비트로 이루어짐)가 항상 각각의 검사점에서(예를 들어, 각각의 활성 비디오 구간의 시작에서) 패킹 시퀀스를 재시작하도록 송신기를 구현함으로써 암시적으로 수신기에 알려질 수 있다. 예를 들어, 이것은 도 14의 상태도를 구현하도록 송신기를 구성(또 도 15의 상태도를 구현하도록 수신기를 구성)함으로써 행해질 수 있으며, 이들 둘다는 10-비트 모드에서 동작하는 것으로 가정한다.

도 14의 송신기 상태도는 각각의 라인의 시작에서 패킹을 재시작하는 이 대안적인 방식의 한 구현을 나타낸 것이다. 픽셀 패킹 상태 10P0 내지 10P4는 도 4에서 이전에 사용된 동일 시퀀스이며 다시 말하지만 표 3에 정의된 프래그먼트를 말한다.

전이 상태 10PC0 내지 10PC3 및 블랭킹 상태 10C0 내지 10C4는 도 4와 유사하며, 이하의 수정을 갖는다.

● 블랭킹 구간에 들어갈 때(DE가 0으로 변할 때), 프래그먼트 카운터가 시작된다. 이것은 이하의 천이, 즉 10P1에서 10PC2로, 10P2에서 10PC3로, 10P3에서 10PC4로, 또는 10P4에서 10C0로의 천이 중 하나에서 일어난다.

● 프래그먼트 카운터가 수평 블랭킹 기간(이하에 기술됨)으로부터 도출되고 현재 라인 카운트에 기초하여 수정된 초기 카운트에서 시작된다.

● 블랭킹 기간이 진행함에 따라(대부분의 10PCn 상태 중 어느 것도 통과하지 않는 가능한 초기 전이 기간을 포함함, 궁극적으로 10Cn 상태를 통과하는 루프를 형성함), 프래그먼트 카운터는 링크 클럭당 하나씩 카운트 다운한다.

● 프래그먼트 카운터가 (10Cn 상태 중 하나에서) 0으로 될 때마다, 그 다음 상태는 강제적으로 10P0로 되고, 블랭킹 기간의 종료 위상에 상관없이 그 다음 라인을 위상 0로 시작한다.

● 라인 카운터가 각각의 라인의 시작에서 증가된다(10Cn 상태 중 하나로부터 10P0에 들어감). 이 카운터는 모듈로 G(픽셀 단위의 패킹 그룹 크기)를 카운트한다.

블랭킹 기간은 픽셀 클럭 영역에서 고정되어 있지만, 일반적으로 비디오 타이밍 활성 및 블랭킹 픽셀 카운트에 따라 링크 클럭 영역에서 한 사이클만큼 변하게 된다. 링크 클럭 레이트가 픽셀 클럭 레이트의 (N/K) 배일 때 정확한 픽셀 클럭 레이트에서 비디오 (픽셀 및 블랭킹) 문자를 정확하게 복원하기 위해, 링크 클럭 단위의 평균 블랭킹 기간(HBL)은 HBP*(N/K)이어야만 하며, 여기서 HBP는 픽셀 단위의 블랭킹 카운트이고, N은 픽셀 워드 크기(이 예에서 10 비트)이며, K는 링크 프래그먼트 크기(이 예에서 8 비트)이다. 480p CEA-861 디지털 텔레비전 규격 등의 타이밍에서, HBP=138이고, HBL은 이 10-비트 모드 예에 대해 172.7가 된다. 매 G번째 라인에 대해, 그 라인의 절반은 172개 프래그먼트를 가지며 절반은 173개 프래그먼트를 갖는 경우, 정확한 평균이 얻어진다. 블랭킹 기간 폭은 링크 클럭 영역에서 변하는 것처럼 보이지만, 픽셀 클럭 영역으로 복원될 때 일정하게 된다.

정확한 블랭킹 지속기간이 블랭킹 기간에 들어갈 때 프래그먼트 카운터(상기함)를 초기화함으로써 링크 클럭 영역에서 획득되며, HBL은 절사되거나 HBL은 반올림된다(가장 가까운 정수로, 이 예에서 172 또는 173). HBL의 소수 부분을 FHBL이라고 하는 경우, HBL은 매 G개 라인마다 FHBL*G 라인으로 반올림되어야만 한다. mod G 라인 카운터 및 FHBL을 내포하는 레지스터는 반올림 또는 절사된 HBL이 시작 값으로서 프래그먼트 카운터에 로드되는지를 제어하는 데 사용된다.

도 15의 수신기 상태도는 도 14의 송신기에 대응하는 수신기의 한 구현을 나타낸 것이다. 이 시퀀스는 도 4에서와 동일하며, 이하의 수정을 갖는다.

● (10Cn 상태들 중 하나에서) DE가 1로 될 때마다, 그 다음 상태는 강제로 10P0로 되며, 블랭킹 기간의 종료 위상에 상관없이 그 다음 라인을 위상 0에서 시작한다.

도 15 상태도를 구현하는 수신기는 링크 위상 메시지(앞서 기술된 명시적인 위상 방식)를 필요로 하지 않고 DE=0에서 DE=1로의 전이가 항상 송신기 및 수신기로 하여금 위상 0(10P0)로 가게 해야만 한다는 합의된 규칙을 사용함으로써 도 14의 송신기를 정확하게 추종한다.

도 4 내지 도 6의 송신기 및 수신기 상태도를 사용하는 다른 부류의 실시예에서, 송신기 위상을 수신기로 전달하는 데 명시적인 위상 메시지를 회피하는 다른 방법이 사용될 수 있다. 이들 상태도 각각에서, 블랭킹 루프의 마지막 위상(도 4의 10C2, 도 5의 12C2, 및 도 6의 16C1)은 이전의 상태에서 전송된 프래그먼트의 반복이다. 통상적인 비디오 타이밍에서, 블랭킹 코드는 블랭킹 구간 지속기간(일반적으로 수백 픽셀 클럭 사이클 또는 그 이상)에 비해 아주 느리게(블랭킹 구간당 3 이하의 서로 다른 값) 변한다. 이들 실시예에서, 송신기는 반복된 프래그먼트(도 4의 10C4, 도 5의 12C2, 및 도 6의 16C1)를 사용하여 이전의 프래그먼트에서 전송된 동기 코드의 보수를 전송한다(예를 들어, 블랭킹 구간 중의 하나의 링크 클럭 사이클 동안 HS=1이 전송되는 경우, 송신기는 그 다음 링크 클럭 사이클 동안 HS=0를 전송한다). (일반적인 것처럼) 동기 코드가 프래그먼트 그룹 레이트에 비해 아주 느리게 변할 때, 수신기는 의도된 동기 코드를 평가하기 위해 수신된 동기 코드를 저역통과 필터링할 수 있고(10 비트 예의 경우, 5개의 프래그먼트 중 4개가 진정한 동기 값이고 5개 중 하나가 동기 값의 보수인 경향이 있음), 그룹 내의 프래그먼트 중 어느 것이 평가된 진정한 동기 값의 보수인지를 결정할 수 있다. 이어서, 수신기는 보수된 프래그먼트가 (F-1)을 통과하는 위상 0의 위상 (F-1)이어야 함을 알게 된다. 수신기는 이 정보를 사용하여 그의 상태 머신 위상을 상기한 방식으로 송신기와 일치하도록 조정할 수 있다.

본 발명의 어떤 형태가 본 명세서에 예시되고 기술되어 있지만, 본 발명은 청구항에 의해 정의되고 또 기술되고 도시된 특정의 실시예에 한정되어서는 안됨을 잘 알 것이다.

Claims

비디오 데이터의 인코딩된 K-비트 워드를 전송하도록 구성된 직렬 링크를 통해 N-비트 비디오를 전송하는 송신기로서,

적어도 하나의 N-비트 모드에서 비디오 데이터의 N-비트 워드의 시퀀스를 프래그먼트의 시퀀스로 패킹하는 동작을 하는 서브시스템 - N≠K이고 상기 프래그먼트 각각은 상기 비디오 데이터의 K 비트로 이루어져 있음 -, 및

상기 서브시스템에 연결되어 있고 상기 직렬 링크에 연결되도록 구성된 적어도 하나의 출력을 갖는 회로를 포함하며,

상기 회로는 상기 프래그먼트의 시퀀스 내의 각각의 프래그먼트를 인코딩함으로써 인코딩된 프래그먼트의 시퀀스를 생성하고 또 상기 인코딩된 프래그먼트의 시퀀스를 상기 적어도 하나의 출력으로 어써트(assert)하고 그에 의해 상기 링크가 상기 적어도 하나의 출력에 연결되어 있을 때 상기 인코딩된 프래그먼트가 상기 링크를 거쳐 전송될 수 있도록 구성되어 있는 것인 송신기.
제1항에 있어서, 상기 인코딩된 프래그먼트의 시퀀스는 M개의 인코딩된 프래그먼트의 그룹의 시퀀스이며, 여기서 M=M/D이고, D는 N과 K의 최대 공약수이고, 비디오 데이터의 상기 N-비트 워드는 단위 시간당 상기 N-비트 워드 중 P개와 같은 제1 레이트로 상기 서브시스템으로 어써트되고,

상기 회로는 단위 시간당 상기 인코딩된 프래그먼트의 (N/K)P와 적어도 실질 적으로 같은 제2 레이트로 상기 인코딩된 프래그먼트의 시퀀스를 상기 적어도 하나의 출력으로 어써트하도록 구성되어 있는 것인 송신기.
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송신기로서,

다수의 서로 다른 3N-비트 픽셀 모드 중 임의의 선택된 하나에서 비디오 데이터의 N-비트 컬러 성분의 시퀀스를 프래그먼트의 시퀀스로 패킹하는 동작을 하는 서브시스템 - N≠8이고, 상기 프래그먼트 각각은 상기 비디오 데이터의 8 비트로 이루어져 있으며, 상기 3N-비트 픽셀 모드는 30-비트 픽셀 모드, 36-비트 픽셀 모드, 및 48-비트 픽셀 모드를 포함함 -, 및

상기 서브시스템에 연결되어 있고 TMDS(transition minimized differential signaling) 링크에 연결되도록 구성된 출력을 갖는 회로 - 상기 회로는 상기 프래그먼트의 시퀀스에 대해 TMDS 인코딩을 수행함으로써 인코딩된 프래그먼트의 시퀀스를 생성하고 활성 비디오 구간 동안 상기 인코딩된 프래그먼트의 시퀀스를 상기 출력으로 어써트하도록 구성되어 있고, 그에 의해 상기 인코딩된 프래그먼트는 상기 TMDS 링크가 상기 출력에 연결되어 있을 때 상기 TMDS 링크를 통해 전송될 수 있음 - 를 포함하며,

상기 송신기는 상기 서브시스템이 24-비트 픽셀의 8-비트 성분을 상기 회로로 어써트하는 24-비트 픽셀 모드에서 동작가능하고,

상기 회로는 상기 8-비트 성분 각각에 응답하여 10-비트 TMDS 코드 워드를 생성하기 위해 상기 8-비트 성분에 대해 TMDS 인코딩을 수행하며,

상기 회로는 각각의 상기 TMDS 코드 워드를 상기 출력으로 어써트하고,

상기 프래그먼트의 시퀀스 각각은 M_N-프래그먼트 그룹의 시퀀스이며, 여기서 M_N은 상기 3N-비트 픽셀 모드 중 어느 것이 상기 3N-비트 픽셀 모드 중 상기 선택된 하나인지에 의존하는 값을 갖는 정수이고, 상기 그룹 각각에서의 상기 프래그먼트 각각은 상기 그룹 내에서 서로 다른 위상을 가지며,

상기 회로는 블랭킹 구간 동안 블랭킹 문자를 상기 출력으로 어써트하도록 구성되어 있고,

상기 송신기는 상기 인코딩된 프래그먼트의 시퀀스 중 임의의 것에서의 어떤 인코딩된 프래그먼트의 어써트도 빠뜨리는 일 없이, 상기 그룹들 중 단일 그룹의 서로 다른 인코딩된 프래그먼트의 어써트 사이의 및 상기 그룹들 중 서로 다른 그룹의 어써트 간에 있는 경계들 사이의 경계에서의 상기 활성 비디오 구간과 상기 블랭킹 구간 간의 전이를 구현하는 상태 머신 시퀀스를 구현하도록 구성되어 있는 것인 송신기.
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수신기로서,

직렬 링크에 연결되도록 구성된 입력을 갖는 회로 - 상기 회로는 상기 입력의 적어도 일부분으로 전송된 비디오 데이터의 K-비트 워드를 복원하도록 구성되어 있음 -, 및

상기 회로에 연결되어 상기 K-비트 워드의 시퀀스를 수신하고 상기 K-비트 워드의 시퀀스가 N-비트 비디오 데이터 워드의 시퀀스의 패킹된 K-비트 프래그먼트의 시퀀스인 적어도 하나의 N-비트 모드(단, N≠K임)에서 동작가능한 서브시스템을 포함하며,

상기 서브시스템은 각각의 상기 N-비트 모드에서 상기 N-비트 비디오 데이터 워드의 시퀀스를 복원하기 위해 상기 프래그먼트를 언패킹하는 동작을 하는 것인 수신기.
제39항에 있어서, 상기 K-비트 프래그먼트의 시퀀스는 M-프래그먼트 그룹의 시퀀스이고, 상기 그룹 각각에서의 상기 프래그먼트 각각은 상기 그룹 내에서 서로 다른 위상을 가지며,

상기 회로는 활성 비디오 구간 동안 비디오 데이터의 상기 K-비트 워드를 복원하고 상기 활성 비디오 구간들 간의 적어도 어떤 블랭킹 구간 동안 상기 입력 중 적어도 어떤 것으로 전송된 패킹 위상 데이터를 복원하도록 구성되어 있고,

상기 패킹 위상 데이터는 기지의 검사점에서 전송된 상기 프래그먼트 중 하나의 위상을 나타내며,

상기 회로는 상기 패킹 위상 데이터에 응답하여 적어도 하나의 제어 비트를 생성하고 또 상기 서브시스템을 상기 기지의 검사점에서 전송된 상기 프래그먼트 중 상기 하나의 위상에 대응하는 상태로 설정하기 위해 각각의 상기 제어 비트를 상기 서브시스템으로 어써트하도록 구성되어 있는 것인 수신기.
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제39항에 있어서, 상기 회로는 상기 직렬 링크를 통해 상기 입력 중 적어도 어떤 것으로 전송된 비디오 데이터의 K-비트 워드를 나타내는 코드 워드를 수신하고 또 비디오 데이터의 상기 K-비트 워드를 복원하기 위해 상기 코드 워드를 디코딩하도록 구성되어 있는 것인 수신기.
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수신기로서,

TMDS(transition minimized differential signaling) 링크에 연결되도록 구성되어 있는 입력을 갖는 회로 - 상기 회로는 상기 입력의 적어도 일부분으로 전송된 비디오 데이터의 8-비트 워드를 나타내는 TMDS 코드 워드를 복원하고 또 비디오 데이터의 상기 8-비트 워드를 복원하기 위해 상기 코드 워드를 디코딩하도록 구성되어 있음 -, 및

상기 회로에 연결되어 상기 8-비트 워드의 시퀀스를 수신하고 또 N≠8이며 상기 8-비트 워드의 시퀀스가 3N-비트 픽셀의 패킹된 8-비트 프래그먼트의 시퀀스인 다수의 서로 다른 3N-비트 픽셀 모드 중 임의의 선택된 하나로 동작가능한 서브시스템을 포함하며,

상기 서브시스템은 각각의 상기 3N-비트 픽셀 모드에서 상기 3N-비트 픽셀의 시퀀스를 복원하기 위해 상기 프래그먼트를 언패킹하는 동작을 하고,

상기 3N-픽셀 모드는 30-비트 픽셀 모드, 36-비트 픽셀 모드, 및 48-비트 픽셀 모드를 포함하며,

상기 수신기는 또한 상기 서브시스템에 의해 수신된 상기 8-비트 워드의 시퀀스가 24-비트 픽셀의 시퀀스인 24-비트 픽셀 모드에서 동작가능하고,

상기 회로는 또한 상기 TMDS 링크를 통해 상기 입력의 적어도 일부분으로 전송된 주파수 L을 갖는 링크 클럭을 복원하도록 구성되어 있으며,

상기 회로는 상기 링크 클럭을 수신하도록 연결되어 있고 또 각각의 상기 3N-비트 픽셀 모드에서 상기 링크 클럭에 응답하여 적어도 실질적으로 (8/N)L과 같 은 주파수 P를 갖는 픽셀 클럭을 생성하는 동작을 하는 주파수 분할기를 포함하는 것인 수신기.
송신기,

수신기, 및

상기 송신기와 상기 수신기 간에 연결된 직렬 링크를 포함하며,

상기 송신기는,

적어도 하나의 N-비트 모드에서 비디오 데이터의 N-비트 워드의 시퀀스를 프래그먼트의 시퀀스로 패킹하는 동작을 하는 서브시스템 - N≠K이고 상기 프래그먼트 각각은 상기 비디오 데이터의 K 비트로 이루어져 있음 -, 및

상기 서브시스템에 연결되어 있고 상기 직렬 링크의 데이터 채널에 연결되도록 구성된 출력을 갖는 회로를 포함하며,

상기 회로는 상기 프래그먼트를 인코딩함으로써 인코딩된 프래그먼트의 시퀀스를 생성하고 또 상기 인코딩된 프래그먼트를 상기 링크를 통해 상기 수신기로 전송하기 위해 상기 인코딩된 프래그먼트의 시퀀스를 상기 출력으로 어써트(assert)하도록 구성되어 있는 것인 시스템.
제55항에 있어서, 상기 인코딩된 프래그먼트의 시퀀스는 M개의 인코딩된 프래그먼트의 그룹의 시퀀스이며, 여기서 M=M/D이고, D는 N과 K의 최대 공약수이고, 비디오 데이터의 상기 N-비트 워드는 단위 시간당 상기 N-비트 워드 중 P개와 같은 제1 레이트로 상기 서브시스템으로 어써트되고,

상기 송신기의 상기 회로는 단위 시간당 상기 인코딩된 프래그먼트의 (N/K)P와 적어도 실질적으로 같은 제2 레이트로 상기 인코딩된 프래그먼트의 시퀀스를 상기 출력으로 어써트하도록 구성되어 있는 것인 시스템.
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제55항에 있어서, 상기 인코딩된 프래그먼트의 시퀀스는 M개의 인코딩된 프래그먼트의 그룹의 시퀀스이고, 상기 그룹 각각에서의 상기 M개의 인코딩된 프래그먼트 각각은 상기 그룹 내에서 서로 다른 위상을 가지며,

상기 송신기는 활성 비디오 구간 동안에 상기 인코딩된 프래그먼트를 상기 출력으로 어써트하고 상기 활성 비디오 구간들 간의 적어도 어떤 블랭킹 구간 동안에 패킹 위상 데이터를 상기 출력 중 적어도 하나로 어써트하도록 구성되어 있고,

상기 패킹 위상 데이터는 상기 블랭킹 구간 이전에 상기 출력으로 어써트된 상기 인코딩된 프래그먼트 중 마지막 것의 위상을 나타내는 것인 시스템.
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