KR20000016664A - 시리얼 링크를 통해 다중 데이타 신호를 전송하는시스템 및 방법 - Google Patents

시리얼 링크를 통해 다중 데이타 신호를 전송하는시스템 및 방법 Download PDF

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Abstract

시리얼 링크를 통하여 다중 데이타 신호들을 전송하는 시스템 및 방법은 시리얼 라인을 통해 결합된 내장부 및 제거부를 포함한다. 이 내장부는 복수 개의 데이타 스트림들을 수신하여, 이 데이타 스트림을 엔코딩하고 나서 엔코딩된 데이타를 시리얼 라인을 통하여 제거부에 출력되는 시리얼 스트림에 통합시킨다. 제거부는 데이타의 시리얼 스트림을 수신하여, 이 시리얼 스트림을 디코딩하고 나서 이 디코딩된 시리얼 스트림을 분리 스트림들로 분리함으로써 내장부에 입력된 스트림들을 재구성한다. 내장부에 의한 엔코딩 및 전송과 제거부에 의한 수신 및 디코딩은 명백하고, 제거부로부터 출력된 신호들은 시간과 데이타 내용면에서 내장부에 입력된 신호들과 동일하다. 또한, 본 발명은 신호 라인을 통하여 복수 개의 데이타 스트림들을 전송하는 방법과, 시리얼 시퀀스로부터 복수 개의 데이타 스트림들을 생성하는 방법을 포함한다.

Description

시리얼 링크를 통해 다중 데이타 신호를 전송하는 시스템 및 방법
관련 출원들에 대한 교차 참조
본 발명은 본 명세서에 참조되어 있는 1996년 3월 27일에 출원된 "고속-디지탈 비디오 신호 전송 시스템"이란 제목의 미국 특허 출원 제08/ 호의 연속 출원이고, 또한 본 명세서에 참조되어 있는 1995년 10월 5일에 출원된 "천이-제어식 디지탈 부호화 및 신호 전송 시스템"이란 제목의 미국 특허 출원 제 08/539,816호의 연속 출원이고, 또한 본 명세서에 참조되어 있는 1996년 월 일에 출원된 "고속 스큐-인텐시브 다중-채널 데이타 전송"이란 제목의 미국 특허 출원 제08/ 호의 연속 출원이다.
1. 발명의 분야
본 발명은 일반적으로 컴퓨터 시스템의 디지탈 통신 및 인터페이스 장치에 관한 것으로, 특히 시리얼 라인을 통하여 다중 데이타 신호들 또는 스트림들을 송신하기 위한 시스템 및 방법에 관한 것이다. 보다 구체적으로, 본 발명은 시리얼 링크를 통하여 등시성 데이타 스트림과 하나 이상의 추가 데이타 스트림들을 송신하는 시스템 및 방법에 관한 것이다.
2. 종래 기술
컴퓨터의 사용 및 확산은 공지된 사실이다. 그러나, 최근, 다중 매체 에플리케이션용으로 컴퓨터 사용이 급속히 증가되었다. 특히, 데스크탑 컴퓨팅 분야에서, 새로운 다중 매체 애플리케이션들 (전체 모션 비디오, 정지 화상, 사운드 클립뿐만 아니라 오디오 입력/출력과 비디오 입력/출력을 결합하는 다른 프로그램을 편집)은 증가된 컴퓨팅 능력과 상호접속 리소스로부터 대역폭을 요구하고 있다. 예를 들면, 더 큰 대역폭이 필요한 주요 분야는 컴퓨터 시스템을 디스플레이 장치에 접속시키는 분야이다. 데스크탑 환경에서 조차도, 그래픽들에 대한 표준 해상도는 픽셀들의 밀도뿐만 아니라 컬러 및 그레이 명암의 갯수도 상당히 증가되었다. 고해상도 디스플레이를 위한 대역폭 요건은 극히 높은데, 너무 높아서 전형적인 상호 접속 시스템들이 디스플레이 데이타 스트림을 재생하는데 전용으로 사용되어 전체 데이타 채널이 디스플레이 비디오 및 제어 데이타를 캐리(carry)하는데만 이용 가능하다. 또한, 특정 디스플레이 타입들(예를 들어, CRT)에 요구되는 블랭킹 타임은 가용 대역폭의 일부를 사용 불가능하게 만든다. 이에 따라, 소정의 높은 속도 및 대역폭을 제공할 수 있는 디지탈 통신 상호접속 구조가 요구된다.
요구되는 데이타 전송 속도의 증가를 만족시키기 위한 통상의 방법은 상호 접속 구조들에 사용되는 병렬 라인들의 갯수를 증가시키는 것이었다. 그러나, 이러한 방법은 많은 단점들을 갖는다. 첫째, 병렬 라인들의 갯수를 증가시키는 것은 신호 라인들과 케이블들을 위한 재료의 증가뿐만 아니라 커넥터들과 같은 상호접속 구조들에 대한 증가된 양의 공간이 요구된다. 둘째, 이러한 집적 회로에 부가된 컴퓨팅 용량과 이에 대응한 더 많은 입력/출력 핀들의 필요 때문에, 병렬 라인들의 갯수의 증가는 집적 회로들에 대한 입력/출력 핀들의 갯수를 증가시켜서 기존의 문제점을 더 악화시킨다. 셋째, 병렬 라인들의 갯수를 증가시키는 것과 이러한 라인들을 통해 고속으로 데이타를 전송하는 것은 전자기 간섭 형태의 부가적인 문제점들을 만든다. 이에 따라, 더 많은 병렬 신호 라인들의 추가는 추가의 대역폭에 대한 요구를 만족시킬 수 없다.
그러므로, 간단하고 신뢰할 수 있는 시스템과 고속으로 데이타를 전송하는 방법에 대한 계속적인 요구가 있다. 이 시스템 및 방법은 확장된 하드웨어를 필요로하지 않아야 하고, 다양한 여러 등시성 신호들과 직렬 라인을 통해 전송될 필요가 있을 수 있는 데이타 스트림 조합들에 적응할 수 있어야 한다.
〈발명의 요약〉
본 발명은 등시성 데이타 스트림과 하나 또는 그 이상 추가의 데이타 스트림들을 단일한 직렬 라인을 통해 전송하기 위한 직렬 링크 시스템 및 그 방법을 사용하여 종래 기술의 결점 및 한계점들을 극복한다. 본 발명의 바람직한 실시예에 따른 직렬 링크 시스템은 많은 고속의 병렬 데이타 라인들을 사용하여 상술한 문제점들을 유익하게 제거하고 고해상도 디스플레이에 요구되는 것 이상의 레이트들로 고속 데이타 전송을 제공할 수 있다. 본 발명의 바람직한 실시예에 따른 시스템은 직렬 라인에 의해 접속된 내장부와 제거부를 포함한다. 내장부는 바람직하게 복수개의 데이타 스트림들을 수신하여, 이 데이타 스트림들을 엔코딩한 다음 엔코딩된 데이타를 직렬 라인을 가로질러 제거부에 출력되는 직렬 스트림 내로 합병시킨다. 제거부는 직렬 스트림 데이타를 수신하고, 이 직렬 스트림을 디코딩한 다음, 디코딩된 직렬 스트림을 분리된 스트림들로 분리함으로써 내장부에 입력된 스트림들을 재구성한다.
내장부는 바람직하게 엔코더, 데이타 버퍼, 제어 코드 발생기, 스케줄러, 멀티플렉서, 및 병렬-직렬 변환기를 포함한다. 엔코더는 복수개의 데이타 스트림들을 수신하여 이들 각각을 엔코딩한다. 엔코딩된 신호들은 멀티플렉서에 전송되기 전에 필요하다면 버퍼에 임시로 저장된다. 제어 코드 발생기는 직렬 라인을 통해 전송하기 위해 합병된 다중 스트림들을 디코딩하고 분리하는데 필요한 제어 코드 신호를 멀티플렉서에 제공한다. 스케줄러는 엔코더의 출력을 수신하도록 접속되고 멀티플렉서의 입력들에 인가된 스트림들 중 어떤 것이 병렬-직렬 변환기에 출력될 것인지를 제어하도록 접속된다. 병렬-직렬 변환기는 멀티플렉서로부터 병렬 비트들을 수신하고 그들을 직렬 라인 상에 보내지는 직렬 스트림으로 변환한다.
제거부는 바람직하게 직렬-병렬 변환기, 스트림 선택기, 디멀티플렉서, 데이타 버퍼, 및 디코더를 포함한다. 직렬-병렬 변환기는 직렬 라인에 접속되어 내장부로부터 직렬화된 신호를 수신한다. 직렬-병렬 변환기는 바람직하게 직렬 라인에 전송된 각각의 워드를 병렬 형태로 변환하고, 이 워드를 스트림 선택기와 디멀티플렉서에 출력한다. 스트림 선택기는 제어 문자들인 워드들을 식별한 다음, 디멀티플렉서를 제어하여 직렬-병렬 변환기에 의해 출력된 데이타가 디코더의 해당 입력 라인으로 향하도록 한다. 디코더는 디멀티플렉서로부터 각각의 워드를 수신하고 이 워드를 디코딩하여 이것을 엔코딩 및 직렬 라인을 통한 전송 이전의 원래 형태로 복원한다.
본 발명은 또한 복수개의 데이타 스트림을 단일 라인을 통해 전송하는 방법과, 직렬 시퀀스로부터 복수개의 데이타 스트림들을 발생시키는 방법을 포함한다. 복수개의 데이타 스트림들을 신호 라인을 통해 전송하는 방법은 바람직하게 제1 및 제2 데이타 스트림을 수신하는 단계; 제1 및 제2 데이타 스트림들을 코딩된 워드들로 엔코딩하는 단계; 제1 제어 코드를 신호 라인을 통해 전송하는 단계; 제1 데이타 스트림의 엔코딩된 워드들을 신호 라인을 통해 전송하는 단계; 제2 제어 코드를 신호 라인을 통해 전송하는 단계; 제2 데이타 스트림의 엔코딩된 워드들을 신호 라인을 통해 전송하는 단계를 포함한다. 직렬의 시퀀스로부터 복수개의 데이타 스트림들을 발생하는 방법은 바람직하게 직렬의 일련의 비트들을 워드로 변환하는 단계; 이 워드를 선정된 문자들의 세트와 비교하는 단계; 및 이 워드를 상기 선정된 제어 문자에 따라 디코더로 향하게 하는 단계; 및 이 워드를 디코딩하는 단계를 포함한다.
도 1은 직렬 링크를 통해 다중 데이타 스트림들을 전송하고 수신하는 본 발명의 바람직한 실시예에 따른 시스템의 블럭도.
도 2는 본 발명에 따라 구성된 시스템의 내장부의 제1 실시예의 블럭도.
도 3은 본 발명에 따라 구성된 시스템의 내장부의 제2 실시예의 불럭도.
도 4A 및 도 4B는 클럭 신호, 내장부에 입력된 2개의 스트림 신호들, 및 내장부의 시리얼 출력을 나타낸다.
도 5는 본 발명에 따라 구성된 내장부의 제2 실시예에 따른 비디오 디코더의 실시예의 블럭도.
도 6은 본 발명의 내장부의 스케줄러의 바람직한 실시예의 블럭도.
도 7은 본 발명에 따라 구성된 시스템의 제거부의 제1 실시예의 블럭도.
도 8은 본 발명에 따라 구성된 시스템의 제거부의 제2 실시예의 블럭도.
도 9는 제거부의 제2 실시예에 사용하기 위한 스트림 선택기의 실시예의 블럭도.
도 10A는 본 발명의 제거부의 워드 정렬기의 실시예의 개략적인 블럭도.
도 10B는 본 발명의 워드 정렬기의 유휴 문자 검출기의 실시예의 개략적인 블럭도.
도 11은 버블 버퍼를 포함한 본 발명의 시스템의 제거부의 제3 실시예의 블럭도.
도 12는 제거부의 제3 실시예의 버블 버퍼용 데이타 선택 제어기의 바람직한 실시예의 블럭도.
도 13은 본 발명의 실시예에 따른 데이타 선택 제어기의 유휴 워드 검출기의 실시예의 블럭도.
도 14는 본 발명의 실시예에 따른 데이타 선택 제어기의 등시성 워드 검출기의 바람직한 실시예의 블럭도.
도 15는 제거부의 제3 실시예의 버블 버퍼의 동작을 나타낸 챠트.
도 16은 버블 버퍼를 포함한 본 발명에 따른 시스템의 제거부의 제3 실시예의 블럭도.
도 17은 클럭 신호, 두개의 스트림 신호들, 제어 신호, 및 직렬 스트림을 나타낸 타이밍도이고 비디오 재생 데이타가 블럭들로 분할되어 있다.
도 18A 및 도 18B는 본 발명을 사용하여 구성된 바람직한 양방향 통신 시스템을 나타낸 블럭도.
도 1을 참조하면, 단일 직렬 라인을 통해 등시성 디지탈 데이타와 하나 이상의 추가의 디지탈 데이타 스트림들을 전송하기 위한 직렬 링크 시스템(20)의 바람직한 실시예의 블럭도가 도시되어 있다. 본 발명의 직렬 링크 시스템(20)은 내장부(22), 제거부(24), 단일 직렬 라인(28) 및 클럭 신호 라인(32)을 포함하는 것이 바람직하다. 본 발명은 기본적으로 직렬 디지탈 인터페이스로, 예를 들면, 디스플레이 인터페이스로 타임 멀티플렉스드 데이타를 전송하는 것이다. 종래의 병렬 디지탈 디스플레이 인터페이스에서는, 각각의 컬러(레드, 그린, 블루)와 비디오 제어 신호들(HSYNC, VSYNC, DE)에 대한 병렬 비디오 데이타 재생 신호들이 있다. 그러나, 본 발명에서는 라인 코딩을 채택함으로써 HSYNC, VSYNC, DE와 같은 비디오 제어 신호들뿐만 아니라 데이타 스트림의 다중 콘텐트(multiple content)이 또한 디스플레이 데이타 채널들을 통해 전송된다. 본 발명의 바람직한 실시예가 네개의 디지탈 신호들 또는 스트림들 사이의 직렬 데이타와 클럭 라인을 시분할하는 시스템이라는 측면에서 아래에 설명될 것이지만, 당해 분야의 통상의 기술자는 본 발명이 두개부터 n개의 임의의 갯수의 스트림들을 갖는 시스템에 적용될 수 있음을 이해할 것이다.
내장부(22)는 바람직하게 복수개의 입력들과 제1 및 제2 출력들을 갖는다. 복수개의 입력들 각각은 각각의 입력 신호 라인 26a, 26b, 26c, 26n에 접속되어, 최초 신호, 바람직하게는 비디오 신호, 제2 신호, 제3 신호, 제n 신호를 수신한다. 입력들 각각 및 이에 대응하는 입력 신호 라인들 26a, 26b, 26c, 26n은 복수개의 신호 라인들이다. 예를 들면, 최초 신호 라인은 데이타(8 비트 레드, 8비트 그린, 8비트 그린 순서로)용의 8개 신호 라인들과 제어 신호들(수평 동기, 수직 동기, 및 다른 제어 신호들)용의 신호 라인들을 갖는 비디오 신호일 수 있다. 그리고 제2 신호는 8개 신호 라인들을 필요로 하는 8비트 데이타 신호일 수 있다. 당해 분야의 통상의 기술자는 최초 신호, 제2 신호, 제3 신호, 및 제n 신호가 각각 다른 갯수들의 신호 라인들을 필요로 하고, 다양한 여러 조합들이 가능할 수 있음을 이해할 것이다. 내장부(22)는 최초 신호, 제2 신호, 제3 신호, 및 제n 신호를 수신하여, 각각의 신호를 엔코딩한다. 그런 다음, 내장부(22)는 엔코딩된 신호들을 조합하고, 엔코딩된 신호들이 유도되는 입력 신호를 식별하기 위한 분리 신호들 또는 문자들을 삽입한다. 이 조합체는 직렬 라인(28)을 거쳐 전송하기 위한 제1 출력 상에 출력되는 엔코딩된 신호 시퀀스를 초래한다. 내장부(22)의 제2 출력은 엔코딩된 시퀀스의 전송을 동기화하는데 사용되는 클럭 신호를 제공한다.
제거부(24)는 바람직하게 제1 입력, 제2 입력, 및 복수개의 출력들을 갖는다. 제거부(24)의 제1 입력은 직렬 라인(28)에 접속되어 내장부(22)로부터 엔코딩된 신호 시퀀스를 수신한다. 제거부(24)의 제2 입력은 클럭 라인(32)에 접속되어 내장부(22)로부터 클럭 신호를 수신한다. 제거부(24)는 엔코딩된 직렬 시퀀스를 분리 신호들로 분리하고, 분리 문자들을 제거하고 분리 신호들을 디코딩하여 제거부(24)의 각각의 출력 단자 상에 각각 출력한다. 제거부(24)의 출력들 각각은 신호 라인 30a, 30b, 30c, 30n에 접속되어 재구성된 최초 신호, 제2 신호, 제3 신호, 및 제n 신호를 출력한다. 입력 신호 라인들 26a, 26b, 26c, 26n과 같이, 출력 신호 라인들 30a, 30b, 30c, 30n은 복수개의 신호 라인들일 수 있다. 예를 들면, 출력 신호 라인들 30a는 25개 병렬 라인들이고, 다른 출력 라인들은 8개 병렬 라인들일 수 있다. 본 발명은 유익하게 저장, 직렬 라인(28)과 클럭 라인(32)을 통한 전송, 및 디코딩을 완전히 투명하게 하여 라인들 26a 내지 26n에 인가된 신호들이 콘텐트가 동일하고 출력 라인들 30a 내지 30n 상에 나타나는 신호들에 상대적 타이밍을 갖도록 한다.
도 2를 참조하면, 내장부(22)의 바람직한 제1 실시예가 도시되어 있다. 내장부(22)는 바람직하게 엔코더(40), 데이타 버퍼(42), 제어 코드 발생기(44), 스케줄러(46), 멀티플렉서(48), 및 병렬-직렬 변환기(50)를 포함한다. 편의상, 이해를 돕기 위해, 클럭 신호는 스케줄러(46)의 입력되는 것으로서 그리고 스케줄러(46)에 의해 라인(32) 상에 출력되는 것으로서 도시된다. 당해 분야의 통상의 기술자는 클럭 신호가 통상의 방식으로 내장부(22)의 다른 부품들에도 인가된다는 것을 이해할 것이다. 내장부(22)는 여러 데이타 스트림들을 단일 직렬 데이타 스트림에 혼합한다. 본 발명은 여러 다중 매체 데이타 스트림들을 수평 및 수직 블랭킹 주기들의 미사용 대역폭을 사용하여 디스플레이 재생 데이타(최초 스트림)에 혼합시킨다는 점에서 논의될 것이다. 혼합될 수 있는 가능한 다중 매체 데이타 스트림들은 오디오 I/O, 키보드 및 마우스, I2C 버스(주변 부품들을 위한 직렬 버스), 유니버셜 시리얼 버스(Universal Serial Bus) 및 P1394 데이타를 포함하지만 이에 국한되지 않는다. 데이타 스트림들 간의 분리는 정의된 특별 문자들을 라인 코딩 구조에 삽입함으로써 수행된다. 현재의 고속 직렬 링크들의 가용 대역폭을 사용함으로써, 유익하게 본 발명은 코딩된 스트림을 다중 데이타 스트림들의 저장이 가능하도록 하여 전송할 수 있다. 일반적으로, 내장부(22)는 복수개의 데이타 스트림들을 수신한다. 데이타 스트림들 각각에 대해, 전송될 n 비트들의 정보가 k 비트들로 엔코딩되는데, k는 n보다 더 크고, 직렬 라인(28)을 통해 비트별로 직렬로 전송된다. 2k개의 데이타 워드들은 k 비트들을 사용하여 정의될 수 있다. n 비트의 병렬 데이타 스트림들에 의해 표시되는 2n개 데이타 워드들은 2k 개 데이타 워드들의 서브세트들로 맵핑될 수 있기 때문에, 맵핑 후에 2k- 2n개의 데이타 워드들이 특별한 코드들로서 남겨진다. 병렬 스트림들이 k 비트의 워드들로 엔코딩되고, 다른 제어 워드들이 생성되고 삽입되면, 엔코딩된 워드들과 제어 워드들은 멀티플렉스되고 한번에 한 비트씩 직렬로 라인(28) 상에 전송된다. 이해를 쉽게 하기 위해, 본 발명은 8 비트로부터 10 비트로 엔코딩되고, 10 비트로부터 8 비트로 디코딩된다는 점에서 설명될 것이나, 당해 분야의 통상의 기술자는 본 발명이 여러가지 다른 코딩 레이트들용으로 사용될 수 있다는 것을 이해할 것이다.
엔코더(40)는 바람직하게 복수개의 입력들과 복수개의 출력들을 갖는다. 복수개의 입력들은 바람직하게 세트들로 그룹지어진다. 따라서, 도 2에서, 신호 라이들 26a, 26b, 26c, ...26n은 각각 데이타 스트림의 하나 또는 그 이상의 신호 라인들을 지정하는데 사용된다. 예를 들면, 최초 스트림은 바람직하게 데이타와 디스플레이 재생을 위한 제어 신호를 포함한 비디오 스트림이고, 예를 들면, 28개의 병렬 라인들, 즉 데이타용 24개와 제어용 4개일 수 있다. 남아있는 신호 라인들 26b, 26c, ...26n은 다른 타입들의 데이타용으로 사용될 수 있고, 각각은 예를 들어 8개의 병렬 라인들이다. 당해 분야의 통상의 기술자는 각각의 신호 라인 26a, 26b, 26c, ...26n이 여러가지의 병렬 라인들일 수 있음을 이해할 것이다. 입력 신호 라인들 각각에 대해, 엔코더(40)는 바람직하게 대응 출력 신호 라인 52a, 52b, 52c, ...52n을 제공한다. 출력 신호 라인 52a, 52b, 52c, ...52n 각각은 디코더(40)의 대응 입력 단자에 인가되는 엔코딩된 출력 신호를 제공한다. 바람직한 실시예에서, 본 발명은 8비트 데이타를 대응하는 10 비트 워드로 엔코딩하는 엔코딩 구조을 사용한다. 이에 따라, 출력 신호 라인들 52a, 52b, 52c, ...52n 각각은 10개의 병렬 라인들이다. 엔코더(40)의 제1 출력은 바람직하게 라인(52a)에 의해 멀티플렉서(48)의 입력에 접속된다. 나머지 출력 라인들 52b, 52c, ...52n은 데이타 버퍼(42)의 각각의 입력에 접속된다. 엔코더(40)는 바람직하게 입력 스트림을 10비트의 출력 스트림들로 엔코딩한다. 엔코더(40)에 의해 출력된 워드는 바람직하게 유휴(IDLE) 문자들, 등시성 데이타 전송 문자들, 데이타 스트림 분리 문자들, 및 링크 차단 문자들로서 사용된 특별 코드 워드들로서 부록 A에 식별되어 있는 것들 외의 다른 10 비트 워드들이다. 임의의 수의 통상적인 8 대 10 엔코딩 구조들이 아래에 도 5와 연관하여 식별되어 있는 특정 엔코딩 구조에 추가하여 사용될 수 있다.
데이타 버퍼(42)는 복수개의 입력들과 복수개의 출력들을 갖는다. 입력들 각각은 각각의 라인 52b, 52c, ...52n에 의해 엔코더(40)의 출력들에 접속된다. 디코더(40)에 의해 라인(52a) 상에 출력된 엔코딩된 최초 스트림은 멀티플렉싱되고 직렬로 전송됨에 있어서 우선 순위를 갖고, 그러므로, 데이타 버퍼(42)에 의해 버퍼링되지 않는다. 그러나, 라인들 52b, 52c, ...52n 상에 출력된 나머지 엔코딩된 데이타 스트림들은 멀티플렉서(48)에 의해 즉시 사용 가능하지 않을 수 있고 버퍼링되어야 한다. 데어터 버퍼(42)는 본질적으로 제2 내지 제n 데이타 스트림들에 대한 엔코딩된 워드들을, 이들이 다른 스트림들에 의해 사용되지 않는 직렬 채널의 부분들에 삽입될 수 있을 때까지, 저장한다. 데이타 버퍼(42)는 바람직하게 스트림들 각각에 대해 n개의 워드들을 홀딩할 수 있는 크기로 되는데, 여기서 n은 스트림들의 갯수이다. 이것은 데이타 버퍼가 매 n 클럭 사이클들을 제외하고 그의 대응하는 스트림으로부터의 데이타를 직렬 링크(28)에 출력하는 경우에 임시적으로 데이타를 저장할 수 있도록 보장한다. 데이타 버퍼(42)의 출력들은 각각의 신호 라인들 55b, 55c, ...55n에 의해 엔코더 멀티플렉서(48)의 대응하는 입력들에 접속된다. 데이타 버퍼(42)는, 아래에 더 상세히 설명되는 바와 같이, 또한 라인(62)을 경유하여 스케줄러에 접속되어 제어 신호들을 수신한다.
데이타 스트림들을 분리하는데 사용되는, 그리고 다른 제어 기능들을 위한 제어 워드들은 제어 코드 발생기(44)에 의해 제공된다. 바람직한 실시예에 있어서, 제어 코드 발생기(44)는 일련의 하드 와이어드 워드(hard wired word) 또는 문자값들로서 이들 각각은 각각의 멀티플렉서 입력에 접속된다. 본 발명은 고유의 제어 및 분리 구조을 제공하는데, 특별 또는 제어 워드들에 대한 4개의 카테로리들이 사용된다. 제어 워드들의 바람직한 세트는 부록 A에 제공된다. 제1 타입의 제어 워드는 유휴(IDLE) 워드이다. 이 유휴 워드는 임의의 데이타 스트림들로부터 전송될 데이타가 없는 경우에 직렬 링크(28)를 통해 전송된다. 유휴 워드의 목적은 프리엠블 주기 동안 충분한 천이들을 만들어 수신 회로가 비트 동기화를 얻을 수 있도록 그리고 워드 동기화가 쉽게 이루어질 수 있도록 한다. 제2 타입의 제어 워드는 등시성 데이타 전송 워드이다. 이 제어 워드들은 비디오의 타이밍 제어 신호들과 같은 타이밍이 중요한 데이타의 전송을 나타낸다. 등시성의 특별 워드는 다른 스트림들의 간섭없이 임의의 시간에 전송될 수 있다. 제3 타입의 제어 워드는 데이타 스트림 분리 워드인데, 이것은 데이타 스트림들의 다중 문맥들 사이를 분리하고 특정 타입의 데이타 전송의 시작과 종료를 나타낸다. 제4 타입의 제어 워드는 링크 차단 워드로서, 이것은 내장부(22)가 차단되고 데이타 수신 측이 데이타 전송의 종료를 알리는 경우에 사용된다. 만일 제거부(24)가 링크 차단 문자를 수신하면, 제거부(24)는 전력 다운 모드로 가거나 유휴 상태로 갈 수있다. 상기 조건들을 만족하는 임의의 특별 문자 선택이 본 발명에 사용될 수 있다. 상술한 바와 같이, 상기 엔코딩 구조의 바람직한 구현은 8 비트/10 비트 엔코딩이다.
8 비트/10 비트 엔코딩 구조을 위한 특별 문자들의 선택이 이하 상세히 설명될 것이다. 유익하게 코딩 구조은 정상의 데이타 워드들과 특별 제어 워드들 사이의 분리를 쉽게 만들고, 이에 따라 회로의 상당한 감축을 유도한다. 본 발명은 바람직하게 정상 데이타 워드들로부터의 특별 제어 워드들을 워드 프레임 내의 천이들의 갯수로 나눈다. 워드 프레임 내에 고정된 갯수 이상의 천이들이 있기 때문에, 이 프레임은 단지 단순한 카운터와 비교기만을 사용하여 특별 제어 워드로 분류될 수 있다. 상기 조건들을 만족하는 임의의 특별 제어 워드가 본 발명에 사용될 수 있다. 부록 A는 8 비트/10 비트 엔코딩에 대한 특별 제어 워드들의 선택 예를 나타낸다. 10 비트 워드 경계에 9개 만큼의 데이타 천이들이 있을 수 있다. 워드 경계 내에 6개의 데이타 천이 또는 0개의 데이타 천이를 갖는 워드는 특별 제어 워드로서 분류된다.
유휴 워드는 바람직하게 다음과 같은 특징을 갖는다. 첫째, 이것은 제거부(24)가 비트 동기화를 얻을 수 있기에 충분한 천이들을 갖는다. 둘째, 이것은 워드 동기화용의 시프트 불변값이다. 셋째, 이것은 평균적으로 동일한 갯수의 논리 1 비트들과 논리 0 비트들을 갖는다. 이렇게 균형이 맞는 패턴들은, 예를 들어, 직렬 링크(28) 내의 신호 경로가 접지 루프들의 방지와 공통 모드 신호 전파를 위한 변환을 포함해야 한다. 부록 A에 도시된 4개의 워드들은, 10 비트 프레임 내에 8개 데이타 천이들을 갖고 DC가 없고 서로 시프트 불변이고 유휴 워드들로서 정의된다. 4개의 워드들 중 임의의 것도 사용될 수 있다. 유휴 워드들의 반전된 버젼들이 또한 사용될 수 있다. 이러한 워드들을 사용함으로써 워드 동기화가 쉽게 얻어질 수 있다. 만일 2개의 프레임들 내에 15개 이상의 데이타 천이들이 있다면, 수신기는 워드 동기화를 얻을 것이다.
6개의 천이들을 갖는 워드들이 등시성 데이타 전송 워드들과 데이타 스트림 분리 문자들로서 사용될 수 있다. '0'로 시작하고 6개의 데이타 천이들을 갖는 워드들은 등시성 데이타 전송을 위해 사용된다. '1'로 시작하고 6개의 데이타 천이들을 갖는 워드들은 데이타 스트림 분리 정보를 위해 사용된다.
워드 경계 내에 천이가 없는 워드들은 링크 차단 문자들로서 사용된다.
1에서부터 5까지의 데이타 천이를 갖는 워드들은 정상 데이타 문자로서 사용된다.
도 2에 도시된 바와 같이, 스케줄러(46)는 데이타 버퍼(42) 및 멀티플렉서(48)를 제어한다. 스케줄러(46)는 엔코더(40) 및 데이타 버퍼(42)로부터 엔코딩된 워드들을 수신하는 라인들(52a, 54b, 54c, ... 54n)을 경유하여 접속된 복수의 입력들을 갖는 것이 바람직하다. 스케줄러(46)는 데이타 버퍼(62) 및 멀티플렉서(48)로 라인들(62 및 58)을 각각 통하여 접속된 제1 및 제2 출력들을 갖는다. 또한, 스케줄러(46)는 두개의 보조 입력: 클럭 신호를 수신하기 위해 접속된 제1 입력; 및 직렬 링크(28)를 개시할지 또는 중단할지를 지정하는 제어 신호들을 수신하기 위해 라인(66)을 경유해 접속된 제2 입력을 갖는다. 엔코딩된 신호들이 멀티플렉서(48)로부터 병렬-직렬 변환기(50, parallel-to-serial converter)로 전송되는 것을 스케줄러(46)가 제어한다. 바람직하게는, 스케줄러(46)는 하기 규칙들에 따라서 멀티플렉서(48)에 의해 출력된 신호들을 제어한다:
1) 최상 우선 순위를 수신하고 가질 때, 등시성 데이타 전송 워드들은 멀티플렉서(48)에 의해 출력된 데이타 스트림으로 입력된다;
2) 라인(52a) 상에서 출력된 엔코딩된 1차 스트림은 차순위 우선권을 가지며, 전송된 등시성 데이타 전송 워드들이 없고, 1차 스트림에 대한 데이타 스트림 분리 워드가 전송되었다면, 멀티플렉서(48)에 의해 출력에 대하여 선택된다;
3) 라인(54b) 상에서 데이타 버퍼(42)로부터 출력된 엔코딩된 2차 스트림은 차순위 우선권을 가지며, 전송된 등시성 데이타 전송 워드들 또는 엔코딩된 1차 스트림 데이타 워드들이 없고, 1차 스트림에 대한 데이타 스트림 분리 워드가 전송되었다면, 멀티플렉서(48)에 의해 출력에 대하여 선택된다;...
4) 라인(54n) 상에서 데이타 버퍼(42)로부터 출력된 엔코딩된 n차 스트림은 차순위 우선권을 가지며, 전송된 등시성 데이타 전송 워드들, 엔코딩된 1차 스트림 데이타 워드들... 또는 n-1차 스트림 데이타 워드들이 없고, 1차 스트림에 대한 데이타 스트림 분리 워드가 전송되었다면, 멀티플렉서(48)에 의해 출력에 대하여 선택된다; 및
5) 전송된 데이타 워드들 또는 등시성 데이타 전송 워드들이 없다면, 스케줄러(46)는 유휴 워드가 전송되는 멀티플렉서(48)를 제어한다.
멀티플렉서(48)는 복수의 입력들 및 복수의 출력들을 갖는 것이 바람직하다. 바람직하게는, 멀티플렉서(48)는 n개의 10대1 멀티플렉서들이다. 멀티플렉서(48)는 제어 코드 발생기(44), 엔코더(40) 및 데이타 버퍼(42)로부터 복수의 신호들을 수신한다. 각각의 신호들은 10개의 병렬 비트들인 것이 바람직하다. 멀티플렉서(48)는 라인(56)에 의해 병렬-직렬 변환기(50)의 입력에 접속된 자신의 출력부에 한 세트의 10개의 병렬 비트들 중 하나를 제공한다. 병렬-직렬 변환기(50)에 의해 수신된 각각의 워드에 대하여, 라인(28)을 통하여 10 비트 워드들을 한 비트씩 연속적으로 출력한다.
도 3에서는 내장부(22)의 특정 실시예가 더 상세하게 도시된다. 보다 쉽고 편리하게 이해하기 위하여, 동일한 부분들은 동일한 참조 번호를 사용하였다. 도 3에 도시된 특정 실시예는 1차 데이타 스트림이 비디오 데이타, 비디오 제어 신호들, 및 등시성 데이타 스트림을 포함하고, 다른 데이타 스트림들(1 내지 n)은 등시성 정보를 포함하지 않는 부가 다중화 데이타용인 것에 사용하기 위해 의도되었다. 엔코더(40), 데이타 버퍼(42) 및 제어 코드 발생기(44)가 복수의 엔코더들(40a, 40b, 40c, ... 40n, 40u, 40v), 복수의 스트림 버퍼들(42b, 42c, ... 42n) 및 복수의 제어 코드 발생기들(44a, 44b, 44c, ... 44n, 44x, 44y, 44z)로 각각 대체된 점을 제외하고는, 도 3에 도시된 본 발명의 실시예는 도 2에 도시된 실시예와 동일하다.
더 상세하게는, 비디오 데이타 코드(40a)가 비디오 데이타 신호들을 암호화하기 위하여 10-비트 병렬 출력에 제공된다. 본 분야의 숙련된 기술자라면, 비디오 데이타 코더(40a)가 비디오 데이타를 표현하는 데 사용된 비트의 개수에 의존하는 복수의 8대10 비트 코더들일 수 있다는 것을 알 수 있을 것이다. 예를 들어, 비디오 데이타 코더(40a)는 RGB 데이타의 24개의 비트가 적색 채널에 대하여 8개의 비트, 녹색 채널에 대하여 8개의 비트, 청색 채널에 대하여 8개의 비트로 사용된다면 3개의 8대10 비트 코더들일 수 있으며, YUV 데이타의 16개의 비트에 대해서는 2개의 8대10 비트 코더들일 수 있다. 본 발명에 따라서 구성된 비디오 코더(40a)의 예가 도 5에 도시된다. 코더들 40u, 및 40v는 비디오 제어 데이타, 및 등시성 데이타 스트림에 대하여 제공된다. 동일한 방식으로, 스트림(1 내지 n)은 각각의 특정 데이타 스트림을 암호화하는 전용 코더(40b 내지 40n)를 개별적으로 갖는다. 코더들(40b 내지 40n, 40u, 40v)는 동일한 것이 바람직하며, 그 각각은 코더들(40b 내지 40u)의 입력들에 제공된 8 비트값들을 선정된 코딩 구조에 따라서 대응 10-비트 워드에 매핑한다. 코더들(40b 내지 40u)에 사용될 수 있는 엔코딩 구조의 한 예는 본 명세서에서 참조적으로 설명하는 1996년 3월 27일자 미국 특허 출원 제________호인 "고속 디지털 비디오 신호 전송 시스템"의 18 내지 25면 및 도 7상에 설명되어 있다.
비디오 데이타 코더(40a), 비디오 제어 코더(40u) 및 등시성 코더(40v)의 출력은 라인들(52a, 52u, 52v)에 의해 멀티플렉서(48)의 대응 입력들에 각각 접속된다. 또한, 각각의 코더들(40a, 40u, 40v)은 대응 코더(40a, 40u, 40v)의 출력에 이용가능한 데이타가 있는지 여부를 지정하며, 직렬 링크(28) 상에서 전송될 수 있는 대기 신호를 제공하는 스케줄러(46)에 라인(64)를 경유하여 접속된 출력들을 구비한다.
코더 1(40b)의 출력은 라인(52b)에 의해 스트림 1 버퍼(42b)의 입력에 접속된다. 스트림 1 버퍼(42b)의 출력은 라인(54b)에 의해 멀티플렉서(48)의 입력에 순서대로 접속된다. 나머지 코더들(40c 내지 40n)은 멀티플렉서(48)에 개별적으로 입력하는 각 버퍼들(42c 내지 42n)을 통하여 동일한 방식으로 접속된다. 각 스트림 버퍼(42b, 42c, 42n)는 n개의 엔코딩된 워드들을 저장할 수 있는 FIFO 버퍼인 것이 바람직한데, 여기서 n은 다중화된 데이타 스트림들의 개수이다. 스트림 버퍼들(42b, 42c, 42n)은 라인(62)에 의해 스케줄러(46)에 접속되어, 스트림 버퍼들(42b, 42c, 42n)이 클럭(clock)되어야 하는 때를 지정하는 제어 신호를 수신한다. 또한, 스트림 버퍼들(42b, 42c, 42n) 각각은 라인(64)를 경유해 스케줄러(46)에 접속된 출력을 구비하여, 직렬 링크(28) 상에서 전송될 수 있는 대응 스트림 버퍼(42b, 42c, 42n)의 출력에서 이용가능한 데이타가 있는지의 여부를 지정하는 대기 신호를 제공한다.
도 3에 도시된 실시예는 복수의 제어 코드 발생기들(44a, 44b, 44c, ... 44n, 44x, 44y, 44z)을 포함한다. 제1 제어 코드 발생기(44x)는 라인(60a)을 경유해 멀티플렉서(48)의 입력에 접속되어 유휴 워드를 제공한다. 부가 제어 코드 발생기들(44y 및 44z)은 라인들(60y, 60z)을 각각 경유해 멀티플렉서로 중지 코드 및 개시 코드를 제공하기 위하여 제공된다. 나머지 제어 코드 발생기들(44a, 44b, 44c, ... 44n)은 개개의 데이타 스트림 분리 워드들을 각 스트림에 대하여 하나씩 제공한다. 제어 코드 발생기들(44a, 44b, 44c, ... 44n, 44x, 44y, 44z) 각각은 엔코딩 구조에 따라서 유휴 워드, 개시 링크 워드, 중지 링크 워드, 비디오 개시 워드, 스트림 1 개시 워드 등에 사용되는 10-비트 워드들을 제공하기 위해 하드 와이어(hard wired)되는 것이 바람직하다. 등시성 전송 워드들은 비디오 코더(40a)에 의해 직접 발생된다. 본 분야의 숙련된 기술자라면, 대체 실시예에서 멀티플렉서(48)의 데이타 입력이 스케줄러(46)의 데이타 출력에 접속될 수 있음을, 그리고 이와 같은 대체 실시예에서, 스케줄러(46)가 필요에 따라 이들 코드 워드들을 발생하고 제공한다는 사실을 이해할 수 있을 것이다.
본 발명의 동작은 도 4A 및 4b를 참조하여 가장 잘 이해될 수 있다. 도 4A은 제1 스트림을 형성하는 클럭 신호, 비디오 제어 및 데이타 신호들, 제2 스트림을 형성하는 데이타 신호들, 및 내장부에 의해 발생되어 라인(28) 상에서 출력되는 직렬 스트림을 도시하는 타이밍도이다. 본 발명의 주요 목적들 중 하나는 비디오 신호들과 등시성 데이타 스트림들에 자명한 메카니즘을 제공하는 것이다. 수신측에서 비디오 데이타 신호들 및 제어 신호들의 타이밍은 내장 신호(embedded signals)에 의해 변화되지 않는다. 도 4A 및 4b의 타이밍도는 도 3에 도시된 내장부의 실시예에 대응하는데, 여기서 비디오 스트림은 최상 우선 순위를 가지므로, 다른 스트림들에 의한 방해없이 전송된다. 본 발명은 수평 및 수직 동기 신호를 한 쌍의 개시 및 종료용 등시성 전송 워드들로 암호화하여 다른 스트림 데이타들과 멀티플렉싱에 이용가능한 많은 수직 및 수평 동기 주기들을 만든다. 도 4A에 도시된 바와 같이, 비디오 제어 신호가 그 값을 변화시키지 않는 기간이 다른 데이타를 전송하는 데 사용될 수 있도록, 비디오 제어 신호들은 동기 신호의 상승 및 하강 에지들에서 등시성 전송 워드들만을 단지 전송함으로써 전송된다. 비디오 제어 신호들 각각의 상승 및 하강 에지들은 서로 다른 특성들을 갖는다. 데이타 스트림 1은 수평 블랭킹 기간 동안 삽입되고, 이 데이타 스트림 1을 식별하는 개시 제어 워드는 데이타 스트림 1의 헤드 부분에서 사용된다. 각 다중 매체 데이타 스트림은 자신만의 특수한 식별용 개시 제어 워드를 갖는다. 예를 들어, 스트림 1은 비디오 개시 워드에 사용되는 것과는 다른 데이타 개시 워드를 갖는다. 모든 스트림 버퍼가 비어있고, 어떤 비디오 신호도 입력되지 않는다면, 스케줄러는 비트 동기화 및 워드 동기화에 대하여 유휴 워드를 전송한다. 도 4B는 본 발명을 이용하는 등시성 데이타 전송의 타이밍도를 도시한다. 다른 데이타의 전송시에 등시성이나 시간 임계 데이타를 전송할 필요가 있다면, 그 데이타의 전송 도중에 등시성 데이타 전송을 삽입할 수 있다. 특히, 도 4B에 도시된 바와 같이, 스트림 1에 대한 데이타의 전송이 중단되고 등시성 데이타 전송 워드되는 데, 이 후 스트림 1에 대한 데이타가 더 이상 전송되지 않을 때 까지, 스트림 1에 대한 데이타는 계속해서 전송된다. 이와 같이, 본 발명은 비디오 제어 신호들과 같은 시간 임계 데이타가 신호가 수신되는 정확한 타이밍이 감지되도록 전송될 수 있게 한다. 제거부(24, removing unit)은 특수 등시성 데이타 전송 워드들 앞에서 중단됨이 없이 정상 데이타 스트림을 수신하고, 정확한 시간에 등시성 타이밍 정보를 분리할 수 있도록 한다.
이하에서는, 도 6을 참조하여 스케줄러(46)에 대한 양호한 실시예를 설명한다. 스케줄러(46)는 엔코딩된 워드들이 병렬-직렬 변환기(50)으로 전송되는 순서를 제어한다. 바람직하게는, 스케줄러(46)는 각각의 코더들(40a, 40u, 40v) 및 스트림 버퍼들(54b, 54c, 54n)로부터 대기 신호를 수신하기 위해 접속되고, 링크가 동작성이 있는지의 여부를 표시하는 신호들을 수신하기 위해 접속된 복수의 제어 입력들을 갖는다. 또한, 스케줄러(46)는 멀티플렉서(48) 또는 각각의 스트림 버퍼(54b, 54c, 54n)들을 제어하기 위한 복수의 출력들을 갖는다. 스케줄러(46)는 조합 논리, 상태 머신(state machine), 또는 프로그램된 프로세서로서 구현될 수 있지만, 도 6의 흐름도에 의해 도시된 바와 같은 그 동작에 대한 일 실시예로부터 이해되는 것이 가장 바람직하다. 도 6에 도시된 바와 같이, 스케줄러(46)는 첫번째로 단계 600에서 전원 다운 신호가 가정되는 지를 테스트한다. 전원 다운 신호가 가정된다면, 직렬 링크(28)는 중단되며, 스케줄러(46)는 제어 신호를 멀티플렉서(48)로 전송하여 전원 다운 코드를 출력한다. 다음으로, 스케줄러(46)는 단계 604로 진행한다. 전원 다운 신호가 가정되지 않는다면, 스케줄러(46)는 직접 단계 604로 진행한다. 단계 604에서, 스케줄러(46)는 링크(28) 상에서 전송되기를 기다리는 비디오 데이타가 있는 지의 여부를 판단한다. 전송되기를 기다리는 비디오 데이타가 있다면, 스케줄러(46)는 멀티플렉서(48)로 제어 신호를 출력함으로써 단계 606에서 개시 비디오 데이타 코드를 전송하는 것을 계속한 다음,단계 608에서 멀티플렉서(48)로 제어 신호를 출력함으로써 비디오 데이타를 전송한다. 단계 608 이후, 스케줄러(46)는 단계 600으로 복귀한다. 전송되기를 기다리는 비디오 데이타가 없다면, 스케줄러(46)는 단계 610으로 진행하는데, 여기서 i는 1로 설정되고, 스케줄러(46)는 소정의 클락 사이클의 회수 k에 대한 유휴 코드를 전송하는 제어 신호를 출력한다. 다음으로, 스케줄러(46)는 비디오 제어 코더(40u) 또는 등시성 워드 코더(40v)로부터 이와 같은 것이 전송되는 등시성 신호가 있는지의 여부를 판단하고, 등시성 제어 워드들을 전송하는 제어 신호를 출력한다.
다음으로, 단계 614에서, 스케줄러(46)는 i번째 스트림이 링크(28)를 통해 전송될 예정인 데이타를 갖고 있는지의 여부를 판단한다. 그것이 없다면, 스케줄러(46)는 단계 624에서 계속된다. i번째 스트림이 링크(28)를 통해 전송될 예정인 데이타를 갖고 있다면, 스케줄러(46)는 단계 616에서 개시 i번째 개시 워드를 전송하는 멀티플렉서(48)로 제어 신호들을 출력한다. 다음으로, 단계 618에서, 스케줄러(46)는 비디오 제어 코더(40u) 또는 등시성 워드 코더(40v)로부터 그와 같은 것이 전송되는 등시성 워드가 있는지의 여부를 판단하고, 등시성 제어 워드들을 전송하는 제어 신호를 출력한다. 이것은, 링크(28)를 통해 전송되는 등시성 신호들이 없다면 자신의 타이밍을 보존하는 즉시 데이타 스트림 내로 그 신호들이 주입되는 것을 보증한다. 다음으로, 단계 620에서, 스케줄러(46)는 멀티플렉서(48)로 제어 신호들을 출력하여 i번째 데이타 스트림의 데이타 워드를 전송한다. 다음으로, 단계 622에서, 스케줄러(46)는 대응 버퍼 내에 저장된 i 번째 데이타 스트림 내에 전송될 필요가 있는 더 이상의 문자들이 있는지를 테스트한다. 그것이 있다면, 방법 루프는 단계 618로 되돌아간다. 그렇지 않다면, 데이타 스트림들의 개수인 i 값을 n값과 비교함에 의해 최종 데이타 스트림이 있는지를 판단함으로써, 스케줄러(46)는 단계 624를 계속한다. i가 n과 같지 않다면, 스케줄러(46)는 단계 626에서의 i 값을 증가시킨 후 단계 614를 계속한다. i가 n과 같다면, 스케줄러(46)는 단계 628에서 제어 신호들을 출력하여 유휴 코드를 출력한 다음, 비디오 제어 코더(40u) 또는 등시성 워드 코더(40v)로부터 이와 같은 것의 전송되는 등시성 신호가 있는지의 여부를 판단하고, 단계 630에서 등시성 제어 워드들을 전송하는 제어 신호를 출력한다. 단계 630 이후에, 스케줄러(46)는 단계 600으로 복귀한다.
도 7을 참조하면, 제거부(24)의 제1 실시예가 도시된다. 제거부(24)는 드라이버(70), 직렬-병렬 변환기(72), 워드 정렬기(73), 스트림 선택기(76), 디멀티플렉서(74), 데이타 버퍼(＆8) 및 디코더(80)을 포함하는 것이 바람직하다. 제거부(24)은 링크(28)로부터의 직렬 데이타를 복수의 데이타 스트림들로 분리한다. 제거부(24) 측에서, 직렬 비트 스트림은 k-비트 병렬 데이타 워드들 및 정렬된 워드로 변환된다. 다음으로, k-비트 병렬 워드들은 디코딩하기에 적절한 채널로 돌아간 다음 종래의 방식을 사용한다. 본 발명의 시스템(20)에서는 라인들(30a 내지 30n) 상의 디코더(80)에 의해 제공된 신호들이 라인들(26a 내지 26n) 상에서 입력된 대응 신호들과 데이타 내용 및 개개의 타이밍 면에서 동일하다는 것은 분명하다. 도 7은 또한 라인(32) 상에서 수신된 클락 신호의 사용을 도시한다. 클럭 신호는 라인(28) 상에서 수신된 직렬 비트 스트림을 처리하는 데 사용하기 위해 종래의 방식에서 구성 요소들(72, 74, 76, 78, 및 80) 각각에 제공되는 것이 바람직하다.
제거부(24)의 입력은 버퍼 또는 라인 드라이버(70)로의 입력에 의해 제공된다. 버퍼(70)의 출력은 라인(82)을 경유하여 직렬-병렬 변환기(72)로 직렬 데이타 스트림을 제공한다.
직렬-병렬 변환기(72)는 하나의 데이타 입력과 복수의 데이타 출력을 갖는다. 직렬-병렬 변환기(72)는 직렬 스트림을 k-비트 병렬 데이타 워드로 변환한다. 예를 들어, 직렬-병렬 변환기(72)는 직렬 스트림을 10-비트 워드로 변환한다. 또한, 직렬-병렬 변환기(72)는 워드 정렬을 수행한다. 직렬 스트림을 10-비트 워드들로 변환하기 위하여, 이와 같은 직렬-병렬 변환기(72)의 예시적인 실시예가 도 5 및 본 명세서에서 참조적으로 설명하는 1996년 3월 27일자 미국 특허 출원 제________호인 "고속 디지털 비디오 신호 전송 시스템"에 설명되어 있다. 직렬-병렬 변환기(72)는 직렬-인, 병렬 아웃 시프트 레지스터 및 버퍼 레지스터로 대안적으로 구성될 수 있다. 직렬-병렬 변환기(72)의 데이타 입력은 라인(82)에 접속되어 직렬 데이타 스트림을 수신하고, 라인(83) 상에서 병렬 출력들을 제공한다.
직렬-병렬 변환기(72)의 출력은 워드 정렬기(73)로의 입력으로서 제공된다. 워드 정렬기(73)는 비트 및 워드 동기화를 위한 데이타 스트림 내의 아이들 문자들을 사용한다. 워드 정렬기(73)는, 병렬로 엔코딩된 데이타를 수신하고 병렬로 정렬된 엔코딩된 데이타 워드를 출력하기 위하여, 복수의 입력들 및 복수의 출력들을 갖는다. 예시적인 실시예에서 워드의 크기는 10 비트인 것이 바람직하다. 복수의 입력들은 라인(83)에 접속되고, 복수의 출력들은 라인(84)에 접속된다. 특수 문자 분리가 10 비트 경계 내에 다수의 천이들을 카운트함으로써 단순하게 행해질 수 있기 때문에, 직렬-병렬 변환기(72) 이후 즉시 워드 정렬기(73)의 커플링하는 것은 특히 유리하다. 워드 정렬기의 예는 도 10A 및 10B와 관련하여 이하에서 상세하게 설명된다.
라인(84) 상의 병렬로 워드 정렬된 비트들이 디멀티플렉서(74) 및 스트림 선택기(76)로의 입력으로서 제공된다. 디멀티플렉서(74)는 복수의 데이타 입력들, 복수의 데이타 출력들, 및 제어 입력을 갖는 것이 바람직하다. 디멀티플렉서(74)의 입력들은 직렬-병렬 변환기(72)로부터 엔코딩된 워드를 수신하기 위해 접속된다. 복수의 출력들은 세트들로 나누어지는데, 각 세트는 디멀티플렉서(74)로의 입력들의 개수와 같은 개수의 출력들을 갖는다. 이와 같이, 각각의 출력 세트는 디멀티플렉서(74)의 입력들에서 수신된 워드가 루트(route)될 수 있는 채널을 정의한다. 디멀티플렉서(74) 각각의 출력 세트는 개개의 신호 라인(88a, 88b, 88c, ... 88n)에 접속된다. 예시적인 실시예에서는 10개의 입력들, 및 10개 출력으로된 n개의 세트가 있다. 디멀티플렉서(74)는 스트림 선택기(76)로부터 라인(86)을 경유하여 수신된 신호에 의해 제어되거나, 디멀티플렉서(74)의 입력 상의 워드들이 루트되는 채널이 선택된다.
스트림 선택기(76)는 또한 라인(84)에 접속되어 직렬-병렬 변환기(72)로부터 엔코딩된 워드를 수신한다. 스트림 선택기(76)는 디멀티플렉서(74)를 제어함으로써 특수 워드들을 검색하고 그 워드들을 적절한 채널들에 지정한다. 예를 들어, 스트림 선택기(76)는 라인(84) 상의 워드를 스트림 분리 워드들과 비교한 다음, 신호 라인들(88a, 88b, 88c, ... 88n)에 의해 대표되는 적절한 스트림 채널에 라인(84)을 접속한다. 각 스트림이 데이타 스트림의 개시를 표시하는 유일한 분리 워드를 가지기 때문에, 디멀티플렉서(74)는 분리 워드들의 지정에 따라서 변경될 수 있다. 스트림 선택기(76)는 스트림의 개시 제어 워드 또는 비디오 스트림의 등시성 데이타 문자가 라인(84) 상에 제공될 때 마다 출력 스트림 채널을 선택함으로써 이와 같은 동작을 하는 것이 바람직하다. 정상 데이타 워드들 또는 유휴 워드가 스트림 선택기(76)에 의해 검색되면, 선택 변경은 없으며, 그 워드들을 출력하기 위하여 선택된 스트림은 변경되지 않은 채로 유지된다. 스트림 선택기(76)에 대한 한가지 모범적인 실시예가 도 9를 참조하여 이하에서 설명된다. 제거부 측 상의 다른 구성 요소들이 링크(28)가 더 낮은 전력 동작과 다른 목적들에 대하여 동작한 기간을 인식할 수 있도록, 스트림 선택기(76)는 라인(92)에 접속된 출력을 가지며, 링크 중지 또는 개시 워드가 수신될 때, 제어 신호들을 제공한다.
디멀티플렉서(74)는 신호 라인들(88a, 88b, 88c, ... 88n) 상에서 다양한 데이타 스트림들을 출력한다. 제1 스트림 신호 라인(88a)은 디코더(80)의 입력에 접속된다. 나머지 데이타 스트림들은 데이타 버퍼(78)의 개개의 입력들에 접속된다. 데이타 버퍼(78)의 출력들은 디코더(80)의 개개의 입력들에 순서대로 접속된다. 버퍼(70)는 스케줄러(46)에 의해 기능이 수행되지 않는 데이타 스트림 신호들을 리타이밍하기 위하여 사용되는 것이 바람직하다. 다시 말해서, 스트림에 대한 데이타의 블록이 존재할 때 까지, 스트림에 대한 데이타는 버퍼 내에 저장되고, 그 다음 하나의 그룹으로서 디코더(80)로 전송될 수 있다. 대체 실시예에서, 버퍼(80)는 디코더(80)의 개개의 입력들에 접속된 디멀티플렉서(74)의 출력들과 함께 제거될 수 있다.
마지막으로, 엔코딩된 병렬 스트림들은 라인들(88a, 90b, 90c, ... 90n)을 경유하여 디코더(80)의 입력들로 인가된다. 각각의 신호 라인들은 엔코딩된 워드의 병렬식 k-비트를 표시한다. 디코더(80)는 각각의 신호 라인을 개개의 n-비트 워드로 디코딩하거나 번역한다. 예를 들어, 디코더는 10-비트 워드들을 원래의 8-비트 워드 형태로 변환함으로써 매립형 유닛(24)에 의해 제공된 어떠한 엔코딩도 제거한다. 신호들은 개개의 신호 라인(30a, 30b, 30c, ... 30n) 상의 각각의 출력이다.
도 8에서는 제거부(24)의 더 구체적인 제2 실시예가 상세하게 도시된다. 보다 쉽고 편리하게 이해되도록, 같은 부품들은 동일한 참조 번호로서 표시하였다. 도 8에 도시된 특정 실시예는 제1 데이타 스트림이 비디오 데이타 및 제어 신호들을 포함하고, 다른 데이타 스트림들(1 내지 n)은 등시성 정보를 포함하지 않는 부가적으로 다중화된 데이타에 대한 것일 경우에 사용하기 위하여 의도되었다. 도 8에 도시된 본 발명의 실시예는 데이 버퍼(78) 및 디코더(80)이 복수의 스트림 버퍼들(78b, 78c, ... 78n) 및 복수의 디코더들(80a, 80b, 80c, ...80n)로 각각 대치된 점을 제외하고는 도 7에 도시된 실시예와 동일하다.
디멀티플렉서(74)의 두번째 부터 n번째 출력들은 라인들(88b, 88c, 88n)을 경유하여 스트림 버퍼들(78b, 78c, 78n)에 각각 접속된다. 스트림 1 버퍼(78b)의 출력은 라인(90b)에 의해 제1 디코더(80b)의 입력에 차례로 접속된다. 나머지 스트림들은 각 버퍼들(78c 내지 78n)을 통하여 각 디코더들(80c 내지 80n)의 입력들에 동일하게 접속된다. 각 스트림 버퍼(78b, 78c, 78n)는 엔코딩된 10-비트 워드들을 n개 저장할 수 있는 FIFO 버퍼가 바람직한데, 여기서 n은 디멀티플렉스되고 있는 스트림들의 개수를 의미한다.
보다 구체적으로, 비디오 디코더(80a)는 비디오 데이타 및 제어 신호들을 8-비트 병렬 데이타 출력 신호 및 병렬 제어 신호들로 디코딩하기 위하여 제공된다. 동일한 방식으로, 스트림 1 내지 n에 대하여, 각 스트림은 각각의 특정 데이타 스트림을 디코딩하기 위한 전용 디코더(80b 내지 80n)를 각각 갖는다. 디코더들(80a 내지 80n)은 동일한 것이 바람직한데, 그 각각은 디코더들(80a 내지 80n)의 입력들 상으로 제공된 10-비트 값들을 대응 8-비트 워드로 소정의 코딩 구조의 역을 적용함으로써 매핑된다. 디코더들(80a 내지 80n)에 사용될 수 있는 예시적인 디코딩 구조가 본 명세서에서 참조적으로 설명하는 1996년 3월 27일자 미국 특허 출원 제________호인 "고속 디지털 비디오 신호 전송 시스템"의 25 내지 28면 그리고 도 8 및 9에 설명되어 있다.
도 9에서는 스트림 선택기(76)에 대한 실시예가 상세하게 도시된다. 스트림 선택기(76)에 대한 본 실시예는 제1 스트림이 비디오 제어 및 데이타이고, 나머지 스트림들은 등시성 데이타 전송 워드들이 없는 데이타인 시스템에 대한 것이다. 도 9의 스트림 선택기(76)는 복수의 비교기들(102a... 102n, 102z), OR 게이트(112) 및 2진 엔코더(104)를 포함하는 것이 바람직하다. 또한, 스트림 선택기(76)는 그 각각이 서로 다른 등시성 데이타 전송 워드 또는 데이타 스트림 분리 워드를 출력하는 복수의 레지스터들, 또는 하드-와이어된 커플링들(101a... 101n, 101z)를 포함할 수 있다. 비교기 A(102z)는 제1 입력, 제2 입력 및 하나의 출력을 갖고, 그 입력에 인가된 신호들의 일치 여부에 대하여 비교한다. 비교기 A(102z)의 제1 입력은 라인(106z)을 경유하여 비디오 제어 워드(들)을 저장하는 레지스터(100z)의 출력에 접속된다. 비교기 A(102z)의 제2 입력은 라인(84)을 경유하여 엔코딩된 워드를 수신하기 위하여 접속된다. 나머지 비교기들 1 내지 n(102a,... 102n)은 제1 입력에서 개시 제어 워드를 각각 수신하고, 라인(84) 상에서 직렬 링크(28)로부터 워드를 수신하도록 동일한 방식으로 접속된다. 비교기 A(102z)에 의한 일치를 신호하는 출력은 라인(110a) 상에서 OR 게이트(112)의 제1 입력에 제공된다. 비교기 1(102a)에 의한 일치를 신호하는 출력은 라인(110b) 상에서 OR 게이트(112)의 제2 입력으로 제공된다. OR 게이트(112)의 출력은 2진 엔코더(104)의 제1 입력에 순서대로 접속된다. 이와 같이, 비디오 제어 워드 또는 비디오 개시 워드 중 어느 하나가 라인(84) 상에서 수신되면, 2진 엔코더(104)는 신호를 디멀티플렉서(74)에 라인(86)을 경유하여 제공하여 라인(88a) 상에 스트림을 출력한다. 다른 구성 요소들(102b,... 102n)의 출력들은 적절한 스트림 라인(88b, ... 88n)으로 디멀티플렉서(74) 출력을 변경하는 라인(86) 상에 제공된 신호로 번역하기 위하여 2진 엔코더의 입력들 각각에 접속된다.
도 10A 및 10B를 참조하여, 워드 정렬기(73)에 대한 양호한 실시예가 설명된다. 워드 정렬기(73)는 워드들의 크기가 10 비트인 예시적인 실시예에 대한 워드 정렬기(73)와 관련하여 이하에서 설명될 것이다. 본 분야의 숙련된 기술자라면, 워드들이 다른 크기들을 갖는 워드 정렬기들의 구성 방법을 이해할 수 있을 것이다. 본 발명에 의해 사용된 엔코딩 구조는 워드 경계 내에서의 천이 회수에 기초하여 정상 문자들로부터 특수 문자들을 분리하는 장점을 갖는다.
유휴 문자들은 10 비트 경계 내에 8개의 천이를 가지는 반면 등시성 데이타 전송 워드와 데이타 스트림 분리 워드는 10 비트 경계 내에 6개의 천이를 가지고; 상기 등시성 데이타 전송 워드는 0에서 시작하고, 상기 데이타 스트림 분리 워드는 1에서 시작한다. 유휴 워드는 이하 부록 A에 기재되어 있다. 유휴 패턴은 유휴 워드들 중 연속된 일련의 유휴 워드 및 그 역이다. 유휴 패턴의 예는 011010101010010101010110101010100101010101101010101001010101이다. 워드 정렬기(73)는 21 비트 데이타 윈도우를 보고 이 21 비트 데이타 윈도우 내의 천이의 개수를 카운트함으로써 유휴 패턴을 검출한다. 만일 21 비트 데이타 윈도우 내에 2개의 연속 주기 동안 18개의 천이가 있다면, 유휴 패턴이 검출되고 워드 정렬이 수행된다. 나머지 특수 문자들 또는 노말 데이타의 결합을 위한 21 비트 데이타 윈도우 내에 2개의 연속 주기 동안 18개의 천이가 존재할 수 없다는 것이 확실하다.
도 10A에 나타난 바와 같이, 워드 정렬기(73)는 제1 레지스터(174), 제2 레지스터(172), 제3 레지스터(170), 유휴 문자 검출기(176) 및 천이기(178)을 포함하는 것이 바람직하다. 이 제1 레지스터(174)는 10개의 입력과 10개의 출력을 가지는 것이 바람직하다. 이 제1 레지스터(174)의 입력들은 라인(83)에 결합되어 반전된 병렬 워드를 수신한다. 제1 레지스터(174)의 출력들은 천이기(178)의 입력 D[9:0], 유휴 문자 검출기(176)의 입력 및 제2 레지스터(172)의 입력에 결합된다. 제1 레지스터(174)와 같은 제2 레지스터(172)는 10개의 입력과 10개의 출력을 가지는 것이 바람직하다. 이 제2 레지스터(172)의 출력들은 천이기(178)의 입력 D[19:10]과 유휴 문자 검출기(176)의 입력에 결합된다. 또한, 제2 레지스터(172)의 LSB 출력 D[10]은 제3 레지스터(170)의 입력에도 결합된다. 제3 레지스터(170)는 입출력을 가지는데, 이 출력은 천이기(178)의 MSB 입력 D[20]과, 유휴 문자 검출기(176)의 입력에 결합되는 것이 바람직하다. 제1, 제2 및 제3 레지스터들(174, 172, 170)은 각기 시스템 클럭을 수신하도록 결합된 클럭 입력을 가진다. 따라서, 3번의 연속적인 클럭 사이클에 걸쳐서 제1, 제2 및 제3 레지스터들(174, 172, 170)로부터 출력된 21 비트 윈도우는 유휴 문자 검출기(176) 및 천이기(178) 둘다에 제공된다. 천이기(178)는 입력에 인가된 제어 신호에 응답하여 레지스터들(174, 172, 170)로부터 21 비트를 수신하고 10 인접 비트를 출력한다. 천이기(178)의 출력은 라인(84) 상에 10 워드 정렬된 비트를 제공하도록 결합된다.
유휴 문자 검출기(176)은 입출력을 가지고, 이 출력은 천이기(178)의 제어 출력에 결합된다. 도 10B에 보다 상세히 나타나 있는 바와 같이, 유휴 문자 검출기(176)는 복수 개의 배타적 OR 게이트(180)들, 카운터(182), 제1 AND 게이트(184), D-플립플롭(186), 제2 AND 게이트(188), 천이 제어 포인터(190) 및 MSB 검출기(190)를 포함하는 것이 바람직하다. 20개의 배타적 OR 게이트(180)들을 가지는 것이 바람직하다. 이 배타적 OR 게이트(180)들 각각은 인접 비트들을 수신하도록 결합된 2개의 입력을 가진다. 예를 들면, 제1 배타적 OR 게이트(180)은 비트 D0와 D1을 수신하도록 결합되고, 다음 배타적 OR 게이트(180)는 D1과 D2 등을 수신하도록 결합된다. 복수 개의 배타적 OR 게이트(180)들의 출력들 각각은 카운터(182)의 각 입력에 결합된다. 카운터(182)는 21 비트 윈도우 내의 천이의 개수를 카운트함으로써, 입력 상에 수신된 것들의 개수를 카운트하는 것이 바람직하다. 또한, 카운터(182)는 해당되는 것들의 수를 5 비트 이진수로 엔코딩된다. 따라서, 카운터(182)는 5개의 출력을 가진다. 이 카운터(182)의 제2 및 제5 출력(CNT 4는 MSB=16을 나타내고 CNT 1은 LSB=2 다음을 나타냄)은 AND 게이트(184)의 각 입력에 결합된다. 따라서, AND 게이트(184)는 21 비트 윈도우 상에 18개의 천이가 있는 경우에 신호를 보낸다. AND 게이트(184)의 출력은 AND 게이트(188)에 직접적으로 그리고 플립플롭(186)을 통하여 입력된다. AND 게이트(188)의 출력은 천이 제어 포인터 레지스터(190)의 로딩을 제어하는데 사용되고, 이 천이 제어 포인터 레지스터(190)은 2번의 연속 사이클 내에서 21 비트 윈도우 상에 18개의 천이가 있는 경우에만 로드될 것이다. 천이 제어 포인터 레지스터(190)의 입력은 MSB 검출기(192)의 출력에 결합된다. MSB 검출기(192)는 제2 및 제3 레지스터들(172, 170)로부터 비트 D[20:10]를 수신하도록 결합되고, 유휴 워드의 MSB의 위치를 가리키는 값을 출력한다. 예를 들면, 전술된 유휴 패턴의 경우에, MSB 검출기(192)는 시퀀스 011 또는 100 중 어느 한 위치를 MSB 위치로서 찾아낼 것이고, 올바르게 정렬된 워드에 대한 MSB 값을 출력할 것이며, 이는 차례로 천이 제어 포인터 레지스터(190)에 로드되어 라인(194)를 통하여 천이기(178)을 제어할 것이다.
도 11을 참조하면, 제거부(24)의 제3 실시예가 나타난다. 편의상, 도 11에는 나머지 실시예와는 다른 제3 실시예의 부분들만을 나타내었다. 특히, 이 실시예와 이전 실시예 간의 차에 촛점을 맞추기 위하여, 도 11에는 디코더를 포함시키지 않았다. 다시, 유사하거나 동일한 기능을 하는 유사 부분들에 대해서는, 다른 실시예에 사용된 동일 참조 번호들을 병기하였다. 제거부(24)의 제3 실시예는 특수한 등시성 데이타 전송 워드들을 분해할 필요없이 노말 데이타를 분리하는 "버블 버퍼" 구조(120)를 포함하기 때문에 특히 유용하다. 제거부(24)의 제3 실시예는 다른 실시예에 관련하여 이미 기술되었던 드라이버(70), 직렬-병렬 변환기(72), 워드 정렬기(73), 디멀티플렉서(74) 및 디코더(80) 이외에 버블 버퍼 구조(120)를 형성하는 데이타 선택 제어기(122), 복수 개의 버퍼들(124a, 124b, . . . 124n), 멀티플렉서(126) 및 등시성 워드 디코더(128)를 더 포함한다. 데이타 선택 제어기(122), 복수 개의 버퍼들(124a, 124b, . . . 124n), 멀티플렉서(126) 및 등시성 워드 검출기(128)는 직렬-병렬 변환기(72)와 디멀티플렉서(74) 사이에 결합되는 것이 바람직하다.
제거부(24)의 제3 실시예의 "버블 버퍼" 구조(120)에는 복수 개의 버퍼들(124a) 내지 (124n)이 제공된다. 버퍼들(124a) 내지 (124n)의 개수는 적어도 내장부(22)에 의해 시리얼 스트림으로 다중화될 수 있는 상이한 데이타 스트림들의 개수만큼이 바람직하다. 제1 버퍼(124a)는 입출력을 가진다. 제1 버퍼(124a)의 입력은 라인(130a)에 결합되어 워드 정렬기(73)의 출력을 수신한다. 제1 버퍼(124a)의 출력은 라인(130b)을 통해 제2 버퍼(124b)의 입력에 결합된다. 나머지 버퍼들(124b) 내지 (124n)은 캐스케이드 방식으로 유사하게 결합되어 n단 버퍼를 형성한다. 최종 버퍼(124n)은 멀티플렉서(126)의 입력과 라인(130n)을 통하여 등시성 워드 디코더의 입력에 결합된 출력을 가진다. 각 버퍼(124a, 124b, 124n)의 출력은 각 출력 라인(130b, 130c, 130n)을 통하여 멀티플렉서(126)의 각 입력에 결합되는 것이 바람직하다. 따라서, 멀티플렉서(126)는 버블 버퍼(120)에 저장된 n개의 워드들 중 임의의 하나를 라인(84)을 사용하여 디멀티플렉서(74)의 입력에 제공하고 나서 이 디멀티플렉서(74)를 통해 적절한 채널에 제공할 수 있다. 또한, 직렬-병렬 변환기(72)와 제1 n-1 버퍼들의 출력은 각기 라인(130a), (130b) 및 (130c)에 의해 데이타 선택 제어기(122)의 각 입력에 결합된다.
전술된 바와 같이, 최종 버퍼(124n)는 라인(130n)을 통하여 등시성 워드 디코더(128)의 입력에 결합된 출력을 가진다. 이는 신호 내의 타이밍을 유지하는 동안 등시성 워드들이 디코딩되게 한다. 등시성 워드 디코더(128)은 등시성 워드들을 디코딩하여 라인(136)상에 대응되는 타이밍 제어 신호를 출력한다. 예를 들면, 등시성 워드 디코더(128)는 본 분야의 숙련된 자라면 알 수 있는 바와 같이 원하는 라인 상에 제어 신호들을 포맷으로 제공하는 추가적인 생성 논리 뿐만 아니라 전술된 나머지들과 같은 디코더일 수 있다. 예를 들면, 등시성 신호들만이 비디오에 사용된 수평 동기 신호, 수직 동기 신호 및 DE 제어 신호인 경우, 추가적인 생성 논리는 그러한 제어 신호들을 어서트(assert)할 때를 가리키는 등시성 데이타 전송 워드들의 수신에 응답하여 각 제어 신호와 어스팅 및 비어서팅된 신호들에 대해 분리된 신호 라인을 제공할 것이다.
데이타 선택 제어기(122)는 버블 버퍼(120)의 동작을 제어하고 라인들(130a, 130b, 130c) 상의, 직렬-병렬 변환기(72)와 버퍼들(124a, 124b)로부터의 데이타 신호들을 수신한다. 또한, 데이타 선택 제어기(122)는 라인(134)를 통하여 멀티플렉서(126)의 출력에 결합된 입력을 가진다. 데이타 선택 제어기(122)는 버퍼 출력들이 디멀티플렉서(74)에 입력될 것을 특정화한다. 데이타 선택 제어기(122)는 멀티플렉서(126)를 제어하기 위하여 라인(132)에 결합된 출력을 가진다. 이 데이타 선택 제어기(122)는 버퍼들(124a, 124b, 124c)에 포인터들을 기본적으로 보유하며, 이 버퍼들의 출력은 멀티플렉서(126)로 출력된다. 데이타 선택 제어기(122)는 등시성 데이타 전송 워드에 대한 제(n-1) 버퍼(124b)를 모니터한다. 이 등시성 데이타 전송 워드가 검출되지 않는 경우, 데이타는 버퍼 n을 통하여 디멀티플렉서(74)에 전송된다. 등시성 데이타 전송 워드가 검출되는 경우, 다음 클럭 이후에: 1) 등시성 데이타 전송 워드는 제n 버퍼에 저장되어 등시성 워드 검출기(128)에 제공될 것이며, 2) 멀티플렉서(126)은 이 멀티플렉서(126)의 출력에 등시성 데이타 전송 워드를 저장하지 않는 다음 버퍼의 출력을 왼쪽에 제공하도록 스위칭될 것이다.
도 12를 참조하면, 데이타 선택 제어기(122)가 보다 상세히 나타나 있다. 이 데이타 선택 제어기(122)는 등시성 워드 검출기(140), 선택 포인터(142), 유휴 워드 검출기(144) 및 멀티플렉서(150)를 포함하는 것이 바람직하다. 선택 포인터(142)는 업 제어 입력, 다운 제어 입력 및 출력을 가진다. 선택 포인터(142)는 출력이 라인(132)를 통하여 멀티플렉서(126)의 제어 입력에 결합되기 때문에 멀티플렉서(126)로 신호가 출력되게 되는 것을 결정한다. 또한, 선택 포인터(142)의 출력은 멀티플렉서(150)의 제어 입력에 결합되어 등시성 워드 검출기(140)에 인가된 신호를 제어한다. 이 선택 포인터(142)는 N-1 멀티플렉서용 제어 신호와 포인터용 업/다운 제어를 제공하는 임의 종류의 포인터일 수 있다. 업 신호가 인가되는 경우에는, 논리 1비트의 위치가 우측으로 이동한다. 다운 신호가 인가되는 경우에는, 좌측으로 이동한다.
유휴 워드 검출기(144)는 하나의 입력과 하나의 출력을 가지며, 입력에 인가된 신호를 유휴 워드용 엔코딩 구조에 사용된 값과 비교한다. 유휴 워드 검출기(144)의 입력은 라인(134)를 통하여 멀티플렉서(126)의 출력에 결합되는 것이 바람직하다. 유휴 워드 검출기(144)의 출력은 라인(148)을 통하여 선택 포인터(142)의 제어 입력에 결합된다. 따라서, 유휴 문자가 멀티플렉서(126)에 의해 출력에 검출될 때 마다, 선택 포인터(142)는 좌측 또는 N쪽 위로 이동될 것이다. 선택 포인터(142)는 포인터가 이미 N을 가리키고 있다면 업 제어 입력의 부가적인 어서트를 위한 N을 계속 가리킬 것이다. 예시적인 유휴 워드 검출기(144)는 도 13에 구체적으로 나타나 있다. 유휴 워드 검출기(144)의 예시적인 실시예는 복수 개의 배타적 OR 게이트(200)들, 복수 개의 가산기(202)들, 및 복수 개의 반가산기(204)들을 포함하는 것이 바람직하다. 배타적 OR 게이트(200)들, 복수 개의 가산기(202)들 및 복수 개의 반가산기(204)들은 도 13에 나타난 바와 같이 결합되고, 유휴 워드 검출기(144)에 입력된 워드의 전송 회수를 카운트하는 데 사용된다. 엔코딩 구조는 유휴 문자가 8개의 천이를 가질 것을 필요로 하기 때문에, 최종 반가산기(204)의 출력은 8개의 천이가 복수 개의 배타적 OR 게이트(200)들에 의해 검출되는 경우 라인(148)을 통하여 어서트되고 출력된다.
등시성 워드 검출기(140)는 멀티플렉서(150)와 함께 사용되어 선택 포인터(142)의 이동을 하향 제어한다. 이 등시성 워드 검출기(140)는 하나의 입력과 하나의 출력을 가지며, 입력에 인가된 신호를 등시성 데이타 전송 워드용 엔코딩 구조에 사용된 값과 비교한다. 따라서, 등시성 워드 검출기(140)는 복수 개의 비교기들로 구성될 수 있으며, 예시적인 실시예에서 함께 논리합된 출력들과 함께, 각기 입력 신호를 엔코딩 구조의 각 등시성 데이타 전송 워드와 비교한다. 등시성 워드 검출기(140)의 입력은 멀티플렉서(150)의 출력에 결합되는 것이 바람직하다. 등시성 워드 검출기(140)의 출력은 라인(146)을 통하여 선택 포인터(142)의 다운 제어 입력에 결합된다. 따라서, 등시성 데이타 전송 워드가 멀티 플렉서(150)를 통하여 등시성 워드 검출기(140)에 입력될 때 마다, 선택 포인터(142)는 우측 또는 1쪽으로 하향 이동될 것이다. 멀티플렉서(150)는 신호 라인(132)에 결합된 선택 제어 입력을 가지고, 직렬-병렬 변환기(72)의 출력 또는 버퍼단들(124a, 124b) 중 하나를 등시성 워드 검출기(140)에 대한 입력으로서 선택한다. 등시성 워드 검출기(140)의 다른 예시적인 실시예는 도 14에 나타나 있다. 등시성 워드 검출기(140)의 예시적인 실시예는 복수 개의 배타적 OR 게이트(210)들, 복수 개의 가산기(212)들, 복수 개의 반가산기(214)들 및 OR 게이트를 포함한다. 복수 개의 배타적 OR 게이트(210)들, 복수 개의 가산기(212)들, 복수 개의 반가산기(214)들 및 OR 게이트는 도 14에 나타난 바와 같이 결합되고, 등시성 워드 검출기(140)에 입력된 워드의 천이 회수를 카운트하고, 리딩(leading) 0을 검출하는 데 사용된다. 엔코딩 구조는 모든 등시성 전송 워드들이 MSB 위치에 0을 가지고 6개의 천이를 가질 것을 요구한다. 따라서, 배타적 OR 게이트(210)들의 어레이와 가산기(212)들과 반가산기(214)들의 스태거형 결합은 등시성 워드 검출기(140)의 입력에 인가된 워드의 6회 천이가 있었는지를 판정하는데 사용된다. AND 게이트(216)는 워드의 MSB가 AND 게이트(216)의 출력 순에서 0인 추가 조건을 부가하여 등시성 전송 워드의 검출을 어서트하고 신호 처리한다. AND 게이트(216)의 출력은 라인(146)에 결합되어 선택 포인터(142) 위치의 감소를 신호한다.
버블 버퍼(120)의 동작은 도 15를 참조하여 이해될 수 있는 최적의 상태일 수 있다. 도 15는 8번의 연속적인 클럭 사이클 동안 직렬-병렬 변환기(72)(B0)의 출력, 제1 버퍼(124a)(B1), 제2 버퍼(124b)(B2), 제n 버퍼(124n)(B3), 멀티플렉서(126)(Muxout), 및 등시성 워드 디코더(128)에 입력된 신호(Isout)를 나타내는 테이블이다. 도 15는 등시성 데이타 전송 워드가 노말 데이타 스트림에 삽입된 상황을 도시한다. 도 15에는, 4개의 디지탈 버퍼들이 있고, D0-D5는 노말 데이타 스트림이다. D0는 수신기에서 시작하여 최종적으로 D5에 도달한다. 그러나, D0 이후에 등시성 데이타 전송 워드 I1이 삽입된다. 선택 포인터(142)는 타임 슬롯 4까지 변경되지 않는다. 등시성 워드 검출기(140)은 타임 슬롯 4에서 삽입된 등시성 워드 버블(I1)을 검출하고, 선택 포인터(142)는 다음 사이클에서 좌측으로 이동한다. 타임 슬롯 5에서, 노말 데이타 및 등시성 데이타가 동시에 나타나는데; 이 노말 데이타는 멀티플렉서(126)를 통하여 디멀티플렉서(74)로 출력되고, 등시성 데이타는 제n 버퍼(124n)에 의해 등시성 워드 디코더(128)로 출력된다. 따라서, 노말 데이타는 중단없이 수신되고 등시성 데이타는 임의의 시간 변경없이 수신된다. 타임 슬롯 7에서, 유휴 워드 검출기(144)는 멀티플렉서(126)으로부터 유휴 워드를 수신하고 선택 포인터(142)를 우측으로 이동시킨다. 포인터가 우측 끝에 도달한 후에는 더 이상 움직이지 않는다. 최대 N개의 등시성 문자가 노말 데이타 스트림에 "버블"을 마킹하지 않고 정정 타이밍에 삽입되고 수신될 수 있다. 선택 포인터(142)는 한번의 사이클 동안 N개의 포인트들을 움직여서 N개의 등시성 문자들을 열 방향으로 삽입할 수 있다.
도 16을 참조하면, 본 발명의 제거부(24)의 또 다른 실시예가 나타난다. 제거부(24)의 제4 실시예는 제3 실시예와 유사하지만, 비디오 라인 버퍼(160)를 더 포함한다. 전술된 실시예에 사용된 동일 부분에 대해서는 동일 참조 번호가 사용되었다. 제4 실시예는 비디오 라인 버퍼(160)가 라인(90a)를 통하여 비디오 디코더(80a)의 출력에 결합된다는 점에서 나머지 실시예들과는 다르다. 비디오 라인 버퍼(160)의 존재 및 사용은 비디오 리프레쉬 데이타로 하여금 제거부(24)측 상의 비디오 데이타의 출력에 영향을 미치지 않고도 내장부(22)의 그룹들 또는 블럭들을 더 작게 분할되게 할 수 있다. 통상적으로, 비디오 리프레쉬 데이타는 프레임 메모리로부터 억세스되어 연속적으로 디스플레이로 전송된다. 디스플레이 데이타가 전송될 수 있는 때에 대한 타이밍은 종래의 디스플레이 데이타 전송에 고정된다. 그러나, 비디오 신호의 라인 버퍼링의 추가에 의해, 리프레쉬 데이타 스트림은 더 작은 청크들(chunks)로 분할될 수 있다. 다음으로 데이타 전송을 훨씬 더 쉽게 하고 프레임 억세스를 훨씬 더 유용하게 한다. 비디오 데이타 스트림이 더 작은 조각들로 분할될 수 있기 때문에, 다른 멀티미디오 데이타 스트림들이 보다 신축성 있게 삽입될 수 있다. 또한, 제4 실시예는 라인(130n) 상에 버블 버퍼(120)에 의해 제공된 제어 워드의 등시성 스트림이 출력으로서 전송되고, 디멀티플렉서(74)로부터 라인(88a)을 통하여 수신된 비디오 데이타와 함께 비디오 디코더(80a)로의 입력으로서 제공되기 때문에 다른 나머지 실시예들과는 다르다. 비디오 데이타가 수신되어 비디오 디코더(80a)에 의해 디코딩되기 때문에, 비디오 라인 버퍼(160)에 로드된다. 더 작아진 데이타의 청크들 또는 블럭들은 충만할 때 까지 라인 버퍼(160)에 전송된다. 라인 버퍼가 충만된 후, 라인은 디지탈 디스플레이로 전송된다. 이 라인 버퍼링은 디스플레이 인터페이스에 완전히 투명한 리프레쉬 비디오 데이타 메카니즘을 분할한다. 도 17은 비디오 리프레쉬 데이타가 2개의 블럭들로 분할될 수 있고, 다른 멀티미디어 스트림과 혼합될 뿐만 아니라 시리얼 링크(28)를 통해 전송되는 예시적인 방법의 타이밍도를 나타낸다. 제거부(24)에서, 동기 신호가 어서트될 때의 주기 동안 전송된 제1 비디오 데이타 블럭과 멀티미디오 데이타 스트림(1) 이후에 전송된 제2 비디오 데이타 블럭이 라인 버퍼(160)에서 재결합되어 전송중에 분할이 없었던 것과 같이 비디오 데이타를 제공한다.
본 발명은 소정의 바람직한 실시예를 참조하여 기술되었지만, 본 분야의 숙련된 자라면 다양한 변형이 이루어질 수 있다는 것을 알 수 있을 것이다. 예를 들면, 본 발명은 8B/10B 엔코딩/디코딩 구조의 상황을 초기에 기술했었다. 본 분야의 숙련된 자라면 본 발명이 엔코딩에 사용된 비트수에 무관하게 적용될 수 있다는 것을 알 수 있을 것이다. 더욱이, 본 분야의 숙련된 자라면 양방향 통신 시스템이 도 18A와 도 18B의 실시예에 나타난 바와 같이 다중 내장부와 제거부를 이용하여 구성될 수 있다는 것을 알 수 있을 것이다. 바람직한 실시예에 대한 이들 그리고 다른 변경 및 변형은 본 발명에 제공되며, 첨부된 청구 범위에 의해서만 제한된다.
부록 A-제어 워드의 샘플
유휴 워드
0101010110
0101011010
0101101010
0110101010
1010101001
1010100101
1010010101
1001010101
등시성 데이타 전송 워드
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0010110110
0010111010
0011010110
0011101010
0100101110
0100110110
0100111010
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0111001010
0111010010
0111010100
데이타 스트림 분리 워드
1000101011
1000101101
1000110101
1001001011
1001001101
1001010011
1001011001
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링크 션트 다운 워드
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Claims (63)

  1. 시리얼 링크를 통하여 다중 데이타 신호들을 전송하는 시스템에 있어서:
    복수 개의 입력들과 하나의 출력을 가지며, 복수 개의 입력 데이타 스트림들을 엔코딩하여 엔코딩된 데이타 스트림들을 제공하고 상기 엔코딩된 데이타 스트림들을 하나의 데이타 전송 스트림으로 결합하는 내장부(embedding unit) -상기 복수 개의 입력들 각각은 각각의 데이타 스트림을 수신하도록 결합됨- 와;
    상기 내장부의 출력에 결합된 시리얼 링크; 및
    상기 시리얼 링크에 결합되어 상기 내장부로부터 상기 데이타 전송 스트림을 수신하는 입력과 복수 개의 출력들을 가지고, 상기 데이타 전송 스트림을 복수 개의 분리된 데이타 스트림들로 분리하고 상기 분리된 데이타 스트림들을 디코딩하여 상기 내장부에 의해 가해진 상기 엔코딩을 제거하는 제거부(removing unit) -상기 제거부는 상기 디코딩된 분리 데이타 스트림들 각각을 상기 제거부의 복수 개의 출력들 각각에 제공함-
    를 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  2. 제1항에 있어서, 상기 내장부는,
    각각의 데이타 스트림을 수신하도록 결합된 복수 개의 입력들과 복수 개의 출력들을 가지며, 데이타 워드들을 수신하여 엔코딩된 데이타 워드들을 생성하는 엔코더;
    제어 입력, 복수 개의 데이타 입력들 및 복수 개의 출력들을 가지는 멀티플렉서 - 상기 멀티플렉서는 상기 복수 개의 입력들 중 한 세트를 데이타 전송 스트림으로서 출력되도록 선택하고, 상기 멀티플렉서의 입력들은 상기 엔코더의 복수 개의 출력들에 결합됨- ;
    상기 멀티플렉서의 출력들에 결합된 복수개의 입력들과 하나의 출력을 가지는 병렬-직렬 변환기;
    복수개의 입력들과 하나의 출력을 가지며, 상기 시리얼 링크를 통하여 출력된 상기 데이타 스트림을 제어하는 스케줄러 -상기 스케줄러의 입력들은 상기 엔코더의 상기 출력들에 결합되고, 상기 스케줄러의 출력은 상기 멀티플렉서의 제어 입력에 결합됨-
    를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  3. 제2항에 있어서, 상기 내장부는 복수개의 입력들과 복수개의 출력들을 가지며, 상기 엔코더와 상기 멀티플렉서 사이에 결합된 데이타 버퍼를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  4. 제2항에 있어서, 상기 내장부는 스트림들을 식별하는 제어 코드들, 상기 링크가 유휴 상태(idle)인 시기 및 등시성 제어 문자들을 생성하고, 상기 멀티플렉서의 대응 입력들에 결합된 복수개의 출력들을 가지는 제어 코드 발생기를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  5. 제2항에 있어서, 상기 엔코더는 8 비트의 각 그룹을 10 비트의 그룹으로 엔코딩하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  6. 제2항에 있어서, 상기 시리얼 링크는 하나의 데이타 신호 라인과 하나의 클럭 라인인 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  7. 제2항에 있어서, 상기 시리얼 링크는 복수 개의 데이타 신호 라인들과 하나의 클럭 라인인 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  8. 제2항에 있어서, 상기 시리얼 링크는 3개의 데이타 신호 라인들과 하나의 클럭 라인인 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  9. 제1항에 있어서, 상기 제거부는,
    상기 시리얼 링크에 결합된 입력과, 복수개의 출력을 가지며, 시리얼 스트림을 병렬의 데이타 워드 출력으로 변환하는 변환기;
    제어 입력, 복수 개의 입력들 및 복수 개의 출력들을 가지는 디멀티플렉서 -상기 디멀티플렉서의 복수 개의 출력들은 각 세트가 상이한 데이타 스트림을 제공하도록 세트로 그룹화되고, 상기 디멀티플렉서의 복수 개의 입력들은 상기 변환기의 복수 개의 출력들에 결합됨-;
    상기 변환기의 복수 개의 출력들에 결합된 복수 개의 입력들과, 하나의 출력을 가지며, 데이타 워드를 전송할 세트를 가리키는 제어 신호를 생성하는 스트림 선택기 -상기 스트림 선택기의 제어 입력에 결합됨- ; 및
    상기 디멀티플렉서의 각 출력들에 결합된 복수 개의 입력들과, 복수개의 출력들을 가지며, 데이타 워드를 디코딩하기 위한 디코더
    를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  10. 제9항에 있어서, 상기 제거부는 복수 개의 입력들과 복수 개의 출력들을 가지며 상기 디멀티플렉서와 상기 디코더 사이에 결합된 데이타 버퍼를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  11. 제9항에 있어서, 상기 디코더는 10 비트의 각 그룹을 8 비트의 그룹으로 디코딩하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  12. 제9항에 있어서, 상기 스트림 선택기는, 각각이 상기 변환기로부터의 상기 데이타 워드와, 각각의 스트림 시작 제어 워드를 수신하도록 결합된 복수 개의 비교기들을 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  13. 제9항에 있어서, 상기 제거부는 복수 개의 입력들과 복수 개의 출력들을 가지며, 상기 변환기와 상기 디멀티플렉서 사이에 결합되고, 상기 데이타 스트림 내의 유휴 워드들을 사용하고 워드 정렬을 위해 데이타를 비트 단위로(bit-wise) 천이(shift)시키는 워드 정렬기를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  14. 제9항에 있어서, 상기 제거부는, 상기 변환기로부터 출력된 데이타 워드들을 저장하는 n-단 버블 버퍼를 더 포함하며, 상기 n-단 버블 버퍼는 복수 개의 입력들과 복수 개의 출력들을 가지며, 상기 변환기와 상기 디멀티플렉서 사이에 결합되고, 상기 디멀티플렉서에 출력되는 데이타 스트림으로부터 등시성 데이타 문자들을 분리하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  15. 제1항에 있어서, 상기 시리얼 링크는 제1 데이타 신호 라인, 제2 데이타 신호 라인 및 클럭 라인을 포함하고, 상기 제1 데이타 신호 라인과 상기 클럭 라인은 상기 내장부와 상기 제거부에 결합되며, 상기 시스템은,
    리턴 데이타 스트림을 수신하도록 결합된 입력과, 상기 제2 데이타 신호 라인에 결합된 출력을 가지며, 상기 리턴 데이타 스트림으로부터 엔코딩된 데이타 워드들을 생성하는 엔코더와;
    상기 제2 데이타 신호 라인에 결합된 입력과, 출력을 가지며, 상기 엔코딩된 데이타 워드들로부터 데이타 스트림을 생성하는 디코더
    를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  16. 제1항에 있어서, 상기 시리얼 링크는 제1 데이타 신호 라인, 제2 데이타 신호 라인 및 클럭 라인을 포함하고, 상기 제1 데이타 신호 라인과 상기 클럭 라인은 상기 내장부와 상기 제거부에 결합되며, 상기 시스템은,
    복수 개의 입력들과 하나의 출력을 가지며, 복수 개의 입력 데이타 스트림들을 엔코딩하여 엔코딩된 데이타 스트림들을 생성하고, 상기 엔코딩된 데이타 스트림들을 하나의 리턴 데이타 전송 스트림으로 결합하는 제2 내장부 -상기 제2 내장부의 복수 개의 입력들 각각은 각각의 데이타 스트림을 수신하도록 결합되고, 상기 제2 내장부의 출력은 상기 제2 데이타 신호 라인에 결합됨- ; 및
    하나의 입력과 복수 개의 출력들을 가지는 제2 제거부 -상기 제2 제거부의 입력은 상기 제2 내장부로부터 상기 리턴 데이타 전송 스트림을 수신하도록 상기 제2 데이타 신호 라인에 결합되고, 상기 제2 제거부는 상기 리턴 데이타 전송 스트림을 복수 개의 분리 데이타 스트림들로 분리하고, 상기 분리 데이타 스트림들을 디코딩하여 상기 제2 내장부에 의해 가해진 상기 엔코딩을 제거하며, 상기 디코딩된 분리 데이타 스트림들 각각을 상기 제2 제거부의 복수개의 출력들 각각에 제공함-
    를 더 포함하는 것을 특징으로 하는 다중 데이타 신호 전송 시스템.
  17. 복수 개의 데이타 스트림들을 단일 데이타 스트림으로서 전송하는 장치에 있어서:
    각각의 데이타 스트림을 수신하도록 결합된 복수 개의 입력들과, 복수 개의 출력들을 가지며, 상기 데이타 스트림으로부터 엔코딩된 데이타 워드들을 생성하는 엔코더;
    제어 입력, 복수 개의 데이타 입력들 및 하나의 출력을 가지는 멀티플렉서 -상기 멀티플렉서는 상기 복수 개의 입력들 중 하나가 데이타 전송 스트림으로서 출력되도록 선택하고, 상기 멀티플렉서의 입력들은 상기 엔코더의 복수 개의 출력들에 결합됨- ; 및
    복수 개의 입력들과 하나의 출력을 가지며, 상기 시리얼 링크를 통해 출력된 상기 데이타 스트림을 제어하는 스케줄러 -상기 스케줄러의 복수 개의 입력들은 상기 엔코더의 복수 개의 출력들에 결합되고, 상기 스케줄러의 출력은 상기 멀티플렉서의 제어 입력에 결합됨-
    를 포함하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  18. 제17항에 있어서, 상기 멀티플렉서의 출력에 결합되어 n-비트 워드를 병렬로 수신하는 입력과, 상기 n-비트 워드를 직렬 스트림으로서 출력하는 출력을 갖는 직렬-병렬 변환기를 더 포함하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  19. 제17항에 있어서, 복수 개의 입력들과 복수 개의 출력들을 가지며, 상기 엔코더와 상기 멀티플렉서 사이에 결합된 데이타 버퍼를 더 포함하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  20. 제19항에 있어서, 상기 데이타 버퍼는 복수 개의 전용 버퍼들을 포함하며, 상기 전용 버퍼들 각각은 하나의 입력과 하나의 출력을 가지고, 상기 엔코더로부터 출력된 엔코딩된 데이타 스트림을 저장하게 되어 있고, 상기 엔코더의 복수 개의 출력들의 각 출력과 상기 멀티플렉서의 복수 개의 입력들의 각 입력 사이에 결합되는 것을 특징으로 하는 데이타 스트림 전송 장치.
  21. 제17항에 있어서, 스트림들을 식별하는 제어 코드들, 유휴 조건 및 등시성 제어 문자들을 생성하고, 상기 멀티플렉서의 해당 입력들에 결합된 복수 개의 출력들을 가지는 제어 코드 발생기를 더 포함하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  22. 제21항에 있어서, 상기 제어 코드 발생기는 스트림 시작 제어 워드들, 등시성 데이타 전송 워드들, 및 유휴 제어 워드용으로 할당된 워드값들로 배선된 복수 개의 라인들인 것을 특징으로 하는 데이타 스트림 전송 장치.
  23. 제17항에 있어서, 상기 엔코더의 각 입력들은 8 비트를 병렬로 수신하고 상기 엔코더의 각 출력은 10 비트를 병렬로 제공하며, 상기 엔코더는 8 비트의 각 그룹을 10 비트의 그룹으로 엔코딩하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  24. 제17항에 있어서, 상기 엔코더는 복수 개의 전용 엔코더들을 더 포함하며, 상기 각 전용 엔코더들은 하나의 입력과 하나의 출력을 가지고, 상기 각 전용 엔코더의 입력은 각각의 데이타 스트림을 수신하도록 결합되며, 상기 각 전용 엔코더의 출력은 상기 멀티플렉서의 각각의 입력에 결합되는 것을 특징으로 하는 데이타 스트림 전송 장치.
  25. 제24항에 있어서, 상기 각 전용 엔코더는 데이타 신호들과 제어 신호들의 그룹으로부터 하나를 엔코딩하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  26. 제24항에 있어서, 상기 복수 개의 전용 엔코더들 중 적어도 하나는 데이타 신호들과 제어 신호들의 결합을 엔코딩하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  27. 제24항에 있어서, 상기 복수 개의 전용 엔코더들 중 제1 엔코더는 비디오 데이타를 엔코딩하고, 상기 복수 개의 전용 엔코더들 중 제2 엔코더는 비디오 제어 데이타를 엔코딩하며, 상기 복수 개의 전용 엔코더들 중 제3 엔코더는 제1 데이타 스트림을 엔코딩하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  28. 제24항에 있어서, 복수 개의 전용 버퍼들을 더 포함하고, 상기 전용 버퍼들 각각은 하나의 입력과 하나의 출력을 가지고, 상기 각 전용 버퍼의 입력은 각각의 전용 엔코더의 출력에 결합되고, 상기 각 전용 버퍼의 출력들은 상기 멀티플렉서의 입력들에 결합되는 것을 특징으로 하는 데이타 스트림 전송 장치.
  29. 제17항에 있어서, 상기 스케줄러는 상기 엔코더가 전송될 데이타를 가지고 있는지의 여부를 판정하고, 등시성 코드들이 최우선 순위를 가지고 다른 데이타 스트림들에 앞서서 전송되고, 다른 데이타 스트림의 전송은 스트림 시작 제어 코드에 후속되게 데이타와 제어 코드들을 출력하도록 상기 멀티플렉서를 제어하는 신호들을 생성하는 조합 논리로부터 형성된 상태 머신인 것을 특징으로 하는 데이타 스트림 전송 장치.
  30. 제17항에 있어서, 상기 스케줄러는,
    상기 엔코더에 결합되어 상기 엔코더가 전송 준비된 데이타를 가지고 있는지의 여부를 판정하는 수단;
    상기 엔코더에 결합되어 전송용 데이타를 가진 스트림을 식별하는 수단;
    상기 식별된 스트림에 의해 데이타 스트림 전송의 시작을 식별하는 코드를 출력하도록 상기 멀티플렉서를 제어하기 위한 제1 제어 신호를 생성하는 수단; 및
    상기 식별된 스트림에 대하여 상기 엔코더로부터 상기 데이타를 출력하도록 상기 멀티플렉서를 제어하기 위한 제2 제어 신호를 생성하는 수단
    을 더 포함하는 것을 특징으로 하는 데이타 스트림 전송 장치.
  31. 하나의 데이타 스트림을 수신하여 복수 개의 데이타 스트림들을 생성하는 장치에 있어서:
    제어 입력, 데이타 입력 및 복수 개의 출력들을 가지는 디멀티플렉서 -상기 디멀티플렉서의 복수 개의 출력들은 각기 서로 다른 데이타 스트림을 제공하고, 상기 디멀티플렉서의 입력은 데이타 스트림을 수신하도록 결합됨- ;
    상기 디멀티플렉서의 데이타 입력에 결합된 입력과, 상기 디멀티플렉서의 제어 입력에 결합된 출력을 가지며, 데이타 워드를 송신할 출력을 가리키는 제어 신호를 생성하는 스트림 선택기; 및
    복수 개의 입력들과 복수 개의 출력들을 가지며 데이타 워드들을 디코딩 하는 디코더 -상기 디코더의 복수 개의 입력들은 상기 디멀티플렉서의 복수 개의 출력들의 각각의 출력에 결합됨-
    를 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  32. 제31항에 있어서, 하나의 입력과 복수 개의 출력을 가지며 시리얼 스트림을 병렬로 출력되는 데이타 워드로 변환하는 변환기 -상기 입력은 상기 시리얼 링크에 결합되고 상기 출력들은 상기 디멀티플렉서의 입력에 결합됨- 를 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  33. 제31항에 있어서, 복수 개의 입력들과 복수 개의 출력들을 가지며, 상기 디멀티플렉서와 상기 디코더에 결합된 데이타 버퍼를 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  34. 제33항에 있어서, 상기 데이타 버퍼는 복수 개의 전용 버퍼들을 포함하고, 상기 전용 버퍼들 각각은 하나의 입력과 하나의 출력을 가지고, 상기 디멀티플렉서로부터 출력된 엔코딩된 데이타 스트림을 저장하고, 상기 디멀티플렉서의 복수 개의 출력들의 각 출력과 상기 디코더의 복수 개의 입력들의 각 입력에 결합되는 것을 특징으로 하는 데이타 스트림 생성 장치.
  35. 제31항에 있어서, 상기 디코더는 10 비트의 각 그룹을 8 비트의 그룹으로 디코딩하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  36. 제31항에 있어서, 상기 디코더는 각각이 상기 디멀티플렉서로부터 각각의 데이타 스트림을 수신하도록 결합된 입력과 출력을 가지는 복수 개의 전용 디코더들을 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  37. 제36항에 있어서, 상기 각 전용 디코더들은 엔코딩된 워드들을 데이타 신호들과 제어 신호들의 그룹 중 하나로 디코딩하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  38. 제36항에 있어서, 상기 복수 개의 전용 디코더들 중 적어도 하나는 엔코딩된 워드를 데이타 신호들과 제어 신호들의 결합으로 디코딩하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  39. 제31항에 있어서, 상기 스트림 선택기는 복수 개의 비교기들을 더 포함하고, 상기 각 비교기는 제1 입력, 제2 입력 및 출력을 가지고, 상기 각 비교기의 제1 입력은 상기 변환기로부터 상기 데이타 워드를 수신하도록 결합되고, 상기 각 비교기의 제2 입력은 각 스트림 시작 제어 워드를 수신하도록 결합되며, 상기 복수 개의 비교기들의 출력들은 상기 디멀티플렉서를 제어하도록 결합되는 것을 특징으로 하는 데이타 스트림 생성 장치.
  40. 제32항에 있어서, 복수 개의 입력들과 복수 개의 출력들을 가지며, 상기 변환기와 상기 디멀티플렉서 사이에 결합되고, 상기 데이타 스트림 내의 유휴 워드들을 사용하며 워드 정렬을 위하여 데이타를 비트 단위로 천이시키는 워드 정렬기를 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  41. 제40항에 있어서, 상기 워드 정렬기는,
    상기 변환기의 출력에 결합된 입력과 출력을 가지며, 복수 개의 데이타 워드들을 저장하는 레지스터;
    상기 레지스터의 출력에 결합된 데이타 입력, 제어 입력 및 출력을 가지며, 선정된 수의 비트들을 출력하는 천이기(shifter) -상기 선정된 비트수는 상기 천이기의 입력에서 수신된 비트수 미만임- ; 및
    상기 레지스터의 출력에 결합된 입력과, 상기 천이기의 제어 입력에 결합된 출력을 가지며, 유휴 문자를 검출하고, 상기 천이기에 입력된 신호를 천이시킬 비트수를 특정화하는 신호들을 생성하는 유휴 문자 검출기
    를 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  42. 제41항에 있어서, 상기 레지스터는,
    상기 변환기의 출력에 결합된 입력과, 상기 유휴 문자 검출기와 상기 천이기에 결합된 출력을 가지는 제1 레지스터;
    상기 제1 레지스터의 출력에 결합된 입력과, 상기 유휴 문자 검출기와 상기 천이기에 결합된 출력을 가지는 제2 레지스터; 및
    상기 제2 레지스터의 출력에 결합된 입력과, 상기 유휴 문자 검출기와 상기 천이기에 결합된 출력을 가지는 제3 레지스터
    를 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  43. 제41항에 있어서, 상기 유휴 문자 검출기는,
    상기 레지스터의 출력에 결합된 입력들과, 출력들을 가지는 배타적 OR 게이트들의 어레이;
    상기 배타적 OR 게이트들의 어레이의 출력들에 결합된 입력들과, 출력들을 가지는 1 카운터(ones counter); 및
    워드의 시작을 식별하는 값을 로딩하기 위해 레지스터 및 조합 논리에 의해 상기 1 카운터의 출력에 결합된 제어 입력을 가지는 제어 포인터 레지스터
    를 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  44. 제31항에 있어서, 데이타 워드들을 저장하기 위한 n-단 버블 버퍼를 더 포함하고, 상기 n-단 버블 버퍼는 입력, 제1 데이타 출력 및 제2 데이타 출력을 가지고, 상기 n-단 버블 버퍼의 제2 데이타 출력은 상기 디멀티플렉서에 결합되고, 상기 n-단 버블 버퍼의 입력은 데이타 스트림을 수신하도록 결합되며, 상기 n-단 버블 버퍼는 상기 디멀티플렉서에 출력된 데이타 스트림으로부터 등시성 데이타 문자들을 분리하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  45. 제44항에 있어서, 상기 n-단 버블 버퍼는,
    하나의 입력과 하나의 출력을 각기 가지며, 캐스케이드(cascade) 방식으로 결합된 복수 개의 데이타 버퍼들;
    상기 복수 개의 데이타 버퍼들의 각 출력에 각기 결합된 복수 개의 데이타 입력들, 상기 디멀티플렉서의 입력에 결합된 출력 및 제어 입력을 가지는 멀티플렉서; 및
    복수 개의 입력들과 하나의 출력을 가지며, 상기 멀티플렉서를 통해 출력하기 위해 상기 복수 개의 데이타 버퍼들의 출력들 중 하나를 선택하는 신호를 생성하기 위한 데이타 선택 제어기 -상기 데이타 선택 제어기의 복수 개의 입력들은 각각 상기 복수 개의 데이타 버퍼들의 각각의 출력에 결합되고, 상기 데이타 선택 제어기의 출력은 상기 멀티플렉서의 제어 입력에 결합되며, 상기 데이타 선택 제어기의 복수 개의 입력들 중 하나는 상기 멀티플렉서의 출력에 결합됨-
    를 더 포함하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  46. 제45항에 있어서, 상기 n-단 버블 버퍼는, 하나의 입력과 하나의 출력을 갖는 등시성 워드 검출기를 더 포함하고, 상기 등시성 워드 검출기의 입력은 상기 복수 개의 데이타 버퍼들 중 하나의 출력에 결합되고, 상기 등시성 워드 검출기는 등시성 워드를 검출하고 출력에서 제어 신호들을 생성하는 것을 특징으로 하는 데이타 스트림 생성 장치.
  47. 신호 라인을 통하여 복수 개의 데이타 스트림들을 전송하는 방법에 있어서:
    제1 데이타 스트림과 제2 데이타 스트림을 수신하는 단계;
    상기 제1 및 제2 데이타 스트림들을 코딩된 워드들로 엔코딩하는 단계;
    상기 신호 라인을 통해 제1 제어 코드를 전송하는 단계;
    상기 신호 라인을 통해 상기 제1 데이타 스트림의 엔코딩된 워드들을 전송하는 단계;
    상기 신호 라인을 통해 제2 제어 코드를 전송하는 단계; 및
    상기 신호 라인을 통해 상기 제2 데이타 스트림의 엔코딩된 워드들을 전송하는 단계
    를 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  48. 제47항에 있어서, 상기 신호 라인을 통하여 제3 제어 코드 -상기 제3 제어 코드는 상기 라인을 통한 통신의 단절을 가리킴- 를 전송하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  49. 제47항에 있어서, 상기 신호 라인을 통하여 제3 제어 코드 -상기 제3 제어 코드는 등시성 데이타 신호의 시작을 가리킴- 를 전송하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  50. 제48항에 있어서, 상기 신호 라인을 통하여 제4 제어 코드 -상기 제4 제어 코드는 등시성 데이타 신호의 종료를 가리킴- 를 전송하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  51. 제47항에 있어서, 상기 제1 제어 코드, 상기 제1 데이타 스트림의 엔코딩된 워드들, 상기 제2 제어 코드, 및 상기 제2 데이타 스트림의 엔코딩된 워드들이 상기 신호 라인을 통하여 전송되지 않을 때 제1 특수 코드 워드를 전송하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  52. 제47항에 있어서, 시간 임계 제어 신호의 어서션(assertion)에 응답하여 등시성 코드 워드를 생성하는 단계; 및
    상기 신호 라인을 통하여 상기 등시성 코드 워드를 전송하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  53. 제52항에 있어서, 상기 등시성 코드 워드를 전송하는 단계는,
    상기 제1 제어 코드, 상기 제1 데이타 스트림의 엔코딩된 워드들, 상기 제2 제어 코드, 및 상기 제2 데이타 스트림의 엔코딩된 워드들의 그룹으로부터 하나가 상기 신호 라인을 통하여 전송중인지의 여부를 판정하는 단계;
    상기 제1 제어 코드, 상기 제1 데이타 스트림의 엔코딩된 워드들, 상기 제2 제어 코드, 및 상기 제2 데이타 스트림의 엔코딩된 워드들의 그룹으로부터 하나가 상기 신호 라인을 통하여 전송중이라면 전송을 인터럽트하는 단계;
    상기 신호 라인을 통하여 상기 등시성 코드 워드를 전송하는 단계; 및
    상기 제1 제어 코드, 상기 제1 데이타 스트림의 엔코딩된 워드들, 상기 제2 제어 코드, 및 상기 제2 데이타 스트림의 엔코딩된 워드들의 그룹으로부터 하나가 상기 신호 라인을 통하여 전송중이라면 전송을 재개하는 단계
    를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  54. 제47항에 있어서, 상기 제1 제어 코드와 제1 엔코딩된 제2 데이타 스트림들이 상기 신호 라인을 통하여 전송되는 동안 상기 엔코딩된 제2 데이타 스트림들을 저장하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  55. 제47항에 있어서, 상기 엔코딩된 제1 데이타 스트림과 상기 엔코딩된 제2 데이타 스트림을 전송하는 것 간에 우선 순위를 결정하고, 최우선 순위의 엔코딩된 데이타 스트림을 먼저 전송하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  56. 제47항에 있어서, 상기 전송 단계들은 워드들을 비트들의 시리얼 스트림으로 변환하고 상기 신호 라인 상에 각 비트를 순차적으로 어서트(assert)하는 단계를 포함하는 것을 특징으로 하는 데이타 스트림의 전송 방법.
  57. 시리얼 시퀀스로부터 복수 개의 데이타 스트림들을 생성하는 방법에 있어서:
    비트들의 시리얼 시퀀스를 워드로 변환하는 단계;
    상기 워드를 이용하여 스트림 경로를 선택하는 단계;
    상기 선택된 경로 상에 상기 워드를 전송하는 단계; 및
    상기 워드를 디코딩하여 출력 워드를 생성하는 단계
    를 포함하는 것을 특징으로 하는 데이타 스트림의 생성 방법.
  58. 제57항에 있어서, 상기 시리얼 시퀀스를 변환하는 단계는 상기 변환된 시리얼 시퀀스를 워드 정렬하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 생성 방법.
  59. 제58항에 있어서, 상기 변환된 시리얼 시퀀스를 워드 정렬하는 단계는,
    제1 워드를 수신하는 단계;
    제2 워드를 수신하는 단계;
    제3 워드를 수신하는 단계; 및
    상기 제1, 제2 및 제3 워드들의 연쇄상에서 유휴 워드 패턴을 검출함으로써 상기 제1, 제2 및 제3 워드를 천이시켜서 적절하게 정렬된 워드를 생성하는 단계
    를 포함하는 것을 특징으로 하는 데이타 스트림의 생성 방법.
  60. 제57항에 있어서, 상기 스트림 경로를 선택하는 단계는,
    상기 워드와 선정된 제어 문자들의 세트를 비교하는 단계; 및
    상기 선정된 제어 문자들의 세트 중 상기 워드와 일치하는 제어 문자와 관련된 스트림 경로를 선택하는 단계
    를 더 포함하는 것을 특징으로 하는 데이타 스트림의 생성 방법.
  61. 제57항에 있어서, 상기 선택된 스트림 경로 상에 상기 워드를 전송하는 단계 후에 상기 워드를 디코딩하여 출력 워드를 생성하는 단계 이전에 상기 워드를 저장하는 단계를 더 포함하는 것을 특징으로 하는 데이타 스트림의 생성 방법.
  62. 제57항에 있어서, 상기 디코딩하는 단계는 상기 워드를 10 비트값에서 8 비트값으로 변환하는 것을 특징으로 하는 데이타 스트림의 생성 방법.
  63. 제57항에 있어서, 상기 선택된 스트림 경로 상에 상기 워드를 전송하는 단계 이전에 상기 워드를 저장하는 단계;
    상기 저장된 워드에 억세스하는 단계; 및
    상기 워드가 등시성 워드인 경우 상기 워드를 디코딩하는 단계
    를 더 포함하는 것을 특징으로 하는 데이타 스트림의 생성 방법.
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