JP6325263B2 - 画像データの受信回路およびそれを用いた電子機器、画像データの伝送方法 - Google Patents

Description

本発明は、画像データを伝送するシリアル伝送システムに関する。

少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ伝送では、送信すべきパラレルデータをシリアルデータに変換し、シリアルデータをそれに付随した同期クロックとともに伝送する。受信側では、シリアルデータを同期クロックを利用してパラレルデータに再変換する。

たとえば、表示パネルを備える電子機器においては、画像データ（動画、静止画を含む）が格納されるフレームメモリから、表示パネルのドライバ回路に画像データを伝送する際に、シリアルデータ伝送が利用されるのが一般的である。

特開２０００−７８０２７号公報 特開２００７−９６９０３号公報

近年の高画質化に伴い、１フレームのピクセル数およびフレームレートが増大する傾向にあり、これにともない伝送システムに必要とされる伝送容量も増大している。このような大容量の画像データを高速シリアル伝送する場合、伝送エラーが発生したとしても、正しいデータを再送する時間的な余裕はない。したがって、伝送エラーにより誤った画像データをそのまま表示パネルに表示することとなり、画像の乱れとしてユーザに視認されてしまう。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、伝送エラーが生じた場合でも、表示パネルに表示される画像の乱れを抑制可能な伝送技術の提供にある。

本発明のある態様は、画像データを構成するピクセルデータを含むシリアルデータを送信回路から受信する受信回路に関する。シリアルデータは、受信回路が伝送エラーを検出できる形式を有する。受信回路は、シリアルデータを受信し、パラレルデータに変換するシリアルパラレル変換器と、パラレルデータにもとづいて、当該パラレルデータが正しいデータであるか誤ったデータであるかを判定するエラー検出器と、エラー検出器によってパラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれるピクセルデータを保持しておく訂正用バッファと、エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、訂正用バッファに格納されたピクセルデータに応じた値に置換する補正部と、を備える。

画像データを構成するひとつのピクセルに注目すると、そのピクセルの輝度は、その近傍のピクセルの輝度に近い場合が多く、あるいは、同一ピクセルの１フレーム前の輝度に近い場合が多い。この態様では、過去において正しいと判定されたパラレルデータに含まれるピクセルデータを、正しい輝度を示すピクセルデータとして保持しておく。これにより、誤っていると判定されたパラレルデータに含まれるピクセルデータ、つまり誤った輝度を示すピクセルデータを、正しい輝度を示すピクセルデータから復元することができ、画像の乱れを抑制できる。

補正部は、エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、訂正用バッファに格納されたピクセルデータに置換してもよい。

補正部は、エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、訂正用バッファに格納されたピクセルデータから演算される値に置換してもよい。たとえば訂正用バッファに格納される周囲のピクセルデータの平均値を計算してもよい。

補正部は、エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、訂正用バッファに格納されたピクセルデータであって、それと隣接するピクセルデータに応じた値に置換してもよい。

訂正用バッファは、１ライン分のピクセルデータを保持してもよい。

訂正用バッファは、１フレーム分のピクセルデータを保持してもよい。

シリアルデータにパラレルシリアル変換される前のパラレルデータは、誤り検出用の少なくともひとつのビットを含んでもよい。

シリアルデータにパラレルシリアル変換される前のパラレルデータは、受信回路におけるデコード処理によって伝送エラーを検出しうる形式にてエンコードされてもよい。

シリアルデータにパラレルシリアル変換される前のパラレルデータは、ピクセルデータに加えて、時間的に規則的に変化する同期信号を含んでおり、エラー検出器は、パラレルデータに含まれる同期信号をその期待値パターンと比較することにより、パラレルデータが正しいデータであるか、誤ったデータであるかを判定してもよい。

ある態様の受信回路は、同期信号をその期待値パターンと比較し、同期信号が期待値パターンと異なるとき、同期信号を期待値パターンにもとづいて補正する同期信号生成部をさらに備えてもよい。
これにより、同期信号に伝送エラーが発生した場合であっても、正しく画像を表示できる。

シリアルデータは、Ｍビット（Ｍは２以上の整数）を含み、並列なＮ（Ｎは２以上の整数）レーンを介して伝送され、１回に伝送されるＭ×Ｎビットは、ピクセルデータとして、Ｒデータ、Ｇデータ、Ｂデータを含んでもよい。

Ｍ≧７、Ｎ＝４であり、Ｒデータ、Ｇデータ、Ｂデータはそれぞれ８ビットからなり、１回に伝送される２８ビットは、ピクセルデータの２４ビットに加えて、イネーブル信号の１ビット、垂直同期信号の１ビット、水平同期信号の１ビットを含んでもよい。

１回に伝送される２８ビットは、誤り検出用の１ビットを含んでもよい。
これにより、すべてのビットを有効利用できる。

受信回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

本発明の別の態様は、電子機器に関する。電子機器は、上述のいずれかの受信回路を備える。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、表示パネルに表示される画像の乱れを抑制できる。

実施の形態に係る伝送システムのブロック図である。 パラレルデータのデータ構造の一例を示す図である。 第１の補正処理を示す図である。 変形例１に係る伝送システムのブロック図である。 電子機器を示す斜視図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る伝送システム１０のブロック図である。伝送システム１０は、表示装置を有する電子機器１に利用される。電子機器１は、伝送システム１０に加えて、画像処理装置１２および表示装置１４を備える。画像処理装置１２は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）であって、表示装置１４に表示すべき画像データ（静止画、動画を含む）を生成する。多くの電子機器１において、画像処理装置１２と表示装置１４は離間して配置される。伝送システム１０は、画像処理装置１２から表示装置１４へ画像データを伝送する。

伝送システム１０は、送信回路２０、伝送チャネル１８、受信回路３０を備える。送信回路２０と受信回路３０は、伝送チャネル１８を介して、画像データを構成するピクセルデータをシリアル形式に変換して高速シリアル伝送を行う。本実施の形態では、伝送チャネル１８は、複数Ｍ個のレーン（本実施の形態ではＭ＝４）Ｌ１〜Ｌ４と、クロックレーンＬＣＫを含む場合を説明する。画像データを構成するピクセルデータ（以下、ＲＧＢデータとも称する）は、そのピクセルに含まれるＲ、Ｇ、Ｂ３色のサブピクセルの輝度データ（以下、サブピクセルデータあるいはＲデータ、Ｇデータ、Ｂデータと称する）で構成される。送信回路２０は、画像処理装置１２からＲＧＢデータと、それと同期したピクセルクロックＣＫＰＸを受ける。ピクセルクロックＣＫＰＸの周期は、ＲＧＢデータの生成周期に比例する。

また送信回路２０は、ＲＧＢデータに付随して画像処理装置１２により生成された同期信号ＳＹＮＣをさらに受ける。同期信号ＳＹＮＣは、後述するように、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、データイネーブル信号ＤＥを含む。

送信回路２０は、送信ピクセルバッファ２００、誤り検出符号生成部２０２、パラレルシリアル変換器２０６、差動ドライバ２０８、ＰＬＬ（Phase Locked Loop）回路２１０を備え、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。

送信ピクセルバッファ２００は、画像処理装置１２から出力されたピクセルデータＲＧＢおよび同期信号ＳＹＮＣを、ピクセルクロックＣＫＰＸを利用してラッチし、保持する。

誤り検出符号生成部２０２は、受信回路３０側において、伝送エラーを検出するために必要な信号処理を行う。具体的には、伝送チャネル１８を伝送するシリアルデータに埋め込まれる誤り検出符号ＥＤＢ（Error Detection Bit）を生成する。誤り検出は、公知技術を用いればよく、本発明において特に限定されるものではない。たとえばチェックサムデータ方式、パリティビット方式、ＢＣＣ（Block Check Character）方式、ＣＲＣ（Cyclic Redundancy Check）を利用してもよい。

パラレルシリアル変換器２０６は、送信ピクセルバッファ２００に格納されたピクセルデータＲＧＢおよび同期信号ＳＹＮＣおよび誤り検出符号ＥＤＢを受け、それにもとづいてＭ（＝４）個のパラレルデータＰＤ１〜ＰＤ４にエンコードする。図２は、パラレルデータＰＤ１〜ＰＤ４のデータ構造の一例を示す図である。各パラレルデータＰＤは、Ｎビットからなる。図２には、Ｎ＝７ビットの例が示される。サブピクセルデータはそれぞれ８ビットからなる。

各パラレルデータが１ワードＮビットであるとき、Ｍ個のパラレルデータによって、Ｍ×Ｎビットが同時伝送可能である。本実施の形態では、４×７＝２８ビットが同時伝送される。この２８ビットのうち、２４ビットはＲＧＢデータにより占有され、そのうち同期信号ＳＹＮＣによって３ビットが占有され、残りの１ビットが誤り検出符号ＥＤＢに割り当てられる。なお、パラレルデータＰＤ１〜ＰＤ４のデータ構造は特に限定されず、各ビットを適宜いれかえてもよい。

ＰＬＬ回路２１０は、ピクセルクロックＣＫＰＸの周波数をＮ逓倍し、シリアルクロックＣＫＳを生成する。パラレルシリアル変換器２０６は、シリアルクロックＣＫＳと同期して、４個のパラレルデータＰＤ１〜ＰＤ４を、シリアルデータＳＤ１〜ＳＤ４に変換する。かくして、送信ピクセルバッファ２００によって、受信回路３０側において伝送エラーを検出できる形式を有するシリアルデータが生成される。

差動ドライバ２０８は、４個のシリアルデータＳＤ１〜ＳＤ４を第１データレーンＬ１〜第４データレーンＬ４に出力するとともに、シリアルクロックＣＫＳと同じ周波数あるいはそれを分周したクロック信号ＣＫを、クロックレーンＬＣＫに出力する。

以上が送信回路２０の構成である。続いて受信回路３０について説明する。

受信回路３０は、差動レシーバ３００、シリアルパラレル変換器３０２、ＤＬＬ（Delay Locked Loop）回路３０４、受信ピクセルバッファ３０８、クロック生成部３１０、エラー検出器３１２、同期信号生成部３１４、訂正用バッファ３１６、エラー補正部３１８を備え、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。

差動レシーバ３００は、伝送チャネル１８を介して入力されるシリアルデータＳＤ１〜ＳＤ４およびクロック信号ＣＫを受信する。

ＤＬＬ回路３０４は、クロック信号ＣＫと同期して、サンプリングクロックＣＫ’を生成する。シリアルパラレル変換器３０２は、サンプリングクロックＣＫ’と同期して、４個のシリアルデータＳＤ１〜ＳＤ４それぞれを、パラレルデータＰＤ１〜ＰＤ４にシリアルパラレル変換する。

クロック生成部３１０は、送信回路２０側のピクセルクロックＣＫＰＸと同一の周波数を有するピクセルクロックＣＫＰＸを生成する。受信ピクセルバッファ３０８よりも下流の処理は、ピクセルクロックＣＫＰＸと同期して行われる。

エラー検出器３１２は、受信ピクセルバッファ３０８に格納された誤り検出符号ＥＤＢを参照し、伝送エラーの有無を判定する。エラー検出器３１２は、伝送エラーが検出されると、パラレルデータＰＤ１〜ＰＤ４が正しくないものと判定し、伝送エラーが検出されない場合、パラレルデータＰＤ１〜ＰＤ４が正しいものと判定する。

同期信号生成部３１４は、同期信号ＳＹＮＣを受け、表示装置１４に同期信号ＳＹＮＣを出力する。ここで同期信号ＳＹＮＣ、具体的には、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、イネーブル信号ＤＥは、時間的に規則的に変化する。つまり受信回路３０は、各ピクセルにおいて、同期信号ＳＹＮＣがとるべき正しい値（期待値パターン）を予測することができる。そこでエラー検出器３１２は、同期信号ＳＹＮＣをその期待値パターンと比較することにより、パラレルデータＰＤ１〜ＰＤ４が正しいデータであるか、誤ったデータであるかを判定する。

たとえば、ある同期信号ＳＹＮＣについて、連続する４ピクセルに着目する。同期信号ＳＹＮＣは、連続する４ピクセル内で２回遷移することは起こりえない。したがって、同期信号ＳＹＮＣのレベル遷移（エッジ）に着目し、連続する４ピクセル内で、２回以上のレベル遷移を検出した場合、伝送エラーと判定してもよい。

加えて、同期信号生成部３１４は、同期信号ＳＹＮＣと期待値パターンの比較結果にもとづいて、同期信号ＳＹＮＣを補正してもよい。つまり受信した同期信号ＳＹＮＣが、期待値パターンから外れたときは、期待値パターンにもとづいて同期信号ＳＹＮＣを補正してもよい。これにより、同期信号ＳＹＮＣに伝送エラーが生じた場合であっても、正しい同期信号ＳＹＮＣを再生し、画像を正しく表示できる。

訂正用バッファ３１６は、エラー検出器３１２によってパラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれるピクセルデータＲＧＢを保持しておく。たとえば訂正用バッファ３１６は、現在受信したピクセルからさかのぼって１ライン分のピクセルデータを保持するラインバッファである。たとえば表示装置１４が、６４０×４８０ピクセルの表示領域を有する場合、ラインバッファは直前の連続する６４０ピクセル分のピクセルデータＲＧＢを保持する。あるピクセルに対して、正しくないピクセルデータＲＧＢが発生した場合、ラインバッファには、その近傍のピクセルの正しいピクセルデータＲＧＢを格納してもよい。

エラー補正部３１８は、エラー検出器３１２によって誤ったデータであると判定されたパラレルデータＰＤ１〜ＰＤ４に含まれるピクセルデータＲＧＢを、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’に応じた値に置換する。

補正されたＲＧＢデータは、後段の表示装置１４に供給される。
以上が伝送システム１０の構成である。続いてその動作を説明する。

上述のように、伝送チャネル１８を伝送するシリアルデータＳＤ１〜ＳＤ４は、受信回路３０によりエラー検出可能な形式を有している。そしてエラー検出器３１２は、誤り検出符号ＥＤＢにもとづいて、伝送エラーを検出する。

訂正用バッファ３１６に格納されるピクセルデータは、エラー検出器３１２によるエラー検出の有無に応じて更新されていく。エラー補正部３１８は、伝送エラーが検出されるとき、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’を選択し、伝送エラーが検出されないとき、受信ピクセルバッファ３０８のピクセルデータＲＧＢ’を選択し、選択されたピクセルデータに応じた値を、表示装置１４に出力する。

エラー補正部３１８の処理について説明する。

（第１の補正処理）
図３は、第１の補正処理を示す図である。たとえばエラー補正部３１８は、エラー検出器３１２によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータＲＧＢを、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’に置換する。図３において座標（Ｘ，Ｙ）は、現在受信しているピクセルを示す。ピクセルデータＲＧＢ’は、エラーが検出されたピクセルの近傍のピクセルのデータである。近傍のピクセルとは、水平方向に（左方向に）隣接するピクセルＰ_Ｈであってもよいし、ひとつ前のラインに垂直方向（上方向）に隣接するピクセルＰ_Ｖであってもよい。

なお、１行目のピクセルについては、上方向に隣接するラインが存在しない。そこで、訂正用バッファ３１６は、１フレーム前の１行目のピクセルデータをさらに保持してもよい。これにより、過去のフレームデータＦＲにもとづいて、補正が可能となる。

（第２の処理）
エラー補正部３１８は、エラー検出器３１２によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータＲＧＢを、訂正用バッファ３１６に格納されたピクセルデータＲＧＢ’から演算される値に置換する。たとえば現在のピクセル（Ｘ，Ｙ）の近傍の複数のピクセルのデータＲＧＢ’を平均した値を利用してもよい。

（第３の処理）
訂正用バッファ３１６は、１ライン分ではなく、１フレーム分のピクセルデータを保持してもよい。この場合、１フレーム前の同一ピクセルのピクセルデータを参照して、現在の誤ったデータを補正できる。

以上が伝送システム１０の動作である。
画像データを構成するひとつのピクセルに注目すると、そのピクセルの輝度は、その近傍のピクセルの輝度に近い場合が多く、あるいは、同一ピクセルの１フレーム前の輝度に近い場合が多い。訂正用バッファ３１６は、過去において正しいと判定されたパラレルデータに含まれるピクセルデータを、正しい輝度を示すピクセルデータとして保持しておく。これにより、誤っていると判定されたパラレルデータに含まれるピクセルデータ、つまり誤った輝度を示すピクセルデータを、正しい輝度を示すピクセルデータから復元することができ、画像の乱れを抑制できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

（変形例１）
図４は、変形例１に係る伝送システム１０ａのブロック図である。
実施の形態では、伝送されるデータに、誤り検出符号ＥＤＢを挿入することで、受信回路３０側で伝送エラーを検出するようにしたが、本発明はそれには限定されない。この変形例では、送信回路２０ａは、エンコーダ２０４をさらに備える。

エンコーダ２０４は、送信ピクセルバッファ２００に格納されたピクセルデータＲＧＢおよび同期信号ＳＹＮＣおよび誤り検出符号ＥＤＢを受け、それにもとづいてＭ（＝４）個のパラレルデータＰＤ１〜ＰＤ４にエンコードする。エンコードは、受信回路３０ａ側において、コードエラーを検出可能なアルゴリズムが採用される。たとえば、８Ｂ１０Ｂ符号化、１０Ｂ１２Ｂ符号化、６４Ｂ／６６Ｂ符号化、マンチェスター符号、ＲＬＬ（Run Length Limited encoding）方式、ＥＦＭ（Eight to Fourteen Modulation）などを用いてもよい。特に８Ｂ１０Ｂ、１０Ｂ１２Ｂ符号化などのＤＣバランスエンコードを採用した場合、ビットストリームのハイレベルとローレベルの出現頻度を均一化できるため、ＥＭＩ対策にもなる。

つまり、この変形例では、誤り検出ビットＥＤＢにもとづくエラー検出、同期信号にもとづくエラー検出に加えて、受信側におけるデコード処理によるエラー検出が可能となっている。

受信回路３０ａは、デコーダ３０６をさらに備える。デコーダ３０６は、エンコーダ２０４と逆の手順で、パラレルデータＰＤ１〜ＰＤ４から、誤り検出符号ＥＤＢ、同期信号ＳＹＮＣ、ピクセルデータＲＧＢをデコードする。デコードされたデータは、受信ピクセルバッファ３０８に格納される。
エラー検出器３１２は、デコーダ３０６のデコード結果にもとづいて、パラレルデータＰＤ１〜ＰＤ４が正しいデータであるか誤ったデータであるかを判定する。デコーダ３０６は、コードエラーを検出すると、コードエラー信号ＣＥをアサート（たとえばハイレベル）する。コードエラーは、エンコーダ２０４におけるエンコードに際して生ずるエラー、伝送チャネル１８を伝送する際に生ずる伝送エラー、デコーダ３０６におけるデコードに際して生ずるエラーを含み得るが、受信回路３０は、それらを特に区別せずに伝送エラーとして扱う。

この変形例によれば、より高い確率でエラー検出が可能となるため、より画像の乱れを抑制することができる。

（変形例２）
実施の形態では、訂正用バッファ３１６が、１ライン分、あるいは１フレーム分のピクセルデータを保持する場合を説明したが本発明はそれには限定されない。
たとえば現在のピクセルと最隣接する２個、あるいは４個の程度のピクセルのみを保持するようにしてもよい。あるいは、１ライン分あるいは１フレーム分のピクセルデータを圧縮して保持してもよいし、解像度を低下させて保持してもよい。この場合、メモリを大幅に削減することができる。

（変形例３）
実施の形態では、４つのレーンで、７相のシリアル伝送を行う場合を説明したが、レーン数Ｍ、相数Ｎは特に限定されない。またＲＧＢデータのビット数も特に限定されない。

（変形例４）
実施の形態では、クロックレーンＬＣＫを介してクロック信号ＣＫを伝送する場合を説明したが、本発明はそれには限定されない。たとえばＣＤＲ（Clock Data Recovery）方式を採用して、クロック信号をシリアルデータに埋め込んでもよい。この場合、クロック信号とシリアルデータの位相ずれ（ジッタ）の問題から開放されるため、より大きな容量のデータ伝送に対応できる。

（第５の処理）
実施の形態では、伝送エラーを、（i）誤り検出符号ＥＤＢ、（ii）同期信号にもとづいて検出し、あるいは（ii）エラー検出可能な形式でエンコードする場合について説明したが、エラー検出の方法は特に限定されず、その他の方式を用いてもよい。

最後に、伝送システム１０の用途を説明する。
図５は、電子機器を示す斜視図である。図５の電子機器５００は、ノートＰＣやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器５００は、筐体５０２に内蔵された画像処理装置１２、伝送システム１０、表示装置１４を備える。表示装置１４は、具体的には、ディスプレイパネル５０４およびその駆動回路５０６を備える。駆動回路５０６は、タイミングコントローラ５０６ａ、ゲートドライバ５０６ｂおよびデータドライバ５０６ｃを備える。

あるいは伝送システム１０は、車載用のカーナビゲーションシステム、あるいはコンソールパネルに設置されるディスプレイへのデータ伝送に利用可能である。車載では、ノイズに対する強い耐性が求められるため、伝送システム１０の用途として好適である。また伝送システム１０は、ぱちんこ遊技機などに利用することもできる。ぱちんこ遊技機では、球が釘にあたるときにノイズが発生し、伝送エラーの原因となるが、伝送システム１０を用いることで画像乱れを低減できる。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…電子機器、１０…伝送システム、１２…画像処理装置、１４…表示装置、２０…送信回路、２００…送信ピクセルバッファ、２０２…誤り検出符号生成部、２０４…エンコーダ、２０６…パラレルシリアル変換器、２０８…差動ドライバ、２１０…ＰＬＬ回路、３００…差動レシーバ、３０２…シリアルパラレル変換器、３０４…ＤＬＬ回路、３０６…デコーダ、３０８…受信ピクセルバッファ、３１０…クロック生成部、３１２…エラー検出器、３１４…同期信号生成部、３１６…訂正用バッファ、３１８…エラー補正部、１８…伝送チャネル、３０…受信回路。

Claims (18)

1. 画像データを構成するピクセルデータを含むシリアルデータを、送信回路から受信する受信回路であって、
   前記シリアルデータは、前記受信回路が伝送エラーを検出できる形式を有するものであり、
   前記受信回路は、
   前記シリアルデータを受信し、パラレルデータに変換するシリアルパラレル変換器と、
   前記パラレルデータにもとづいて、当該パラレルデータが正しいデータであるか誤ったデータであるかを判定するエラー検出器と、
   前記エラー検出器によって前記パラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれる前記ピクセルデータを保持しておく訂正用バッファと、
   前記エラー検出器によって誤ったデータであると判定された前記パラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに応じた値に置換する補正部と、
   を備え、
   前記訂正用バッファは、２行目以降のラインについて、直前の１ライン分のピクセルデータを保持するとともに、それとは別に、１行目のラインについて、１フレーム前の１行目のピクセルデータを保持可能に構成されることを特徴とする受信回路。
2. 前記補正部は、前記エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに置換することを特徴とする請求項１に記載の受信回路。
3. 前記補正部は、前記エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータから演算される値に置換することを特徴とする請求項１に記載の受信回路。
4. 前記補正部は、前記エラー検出器によって誤ったデータであると判定されたパラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータであって、それと隣接するピクセルデータに応じた値に置換することを特徴とする請求項１または２に記載の受信回路。
5. 前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、誤り検出用の少なくともひとつのビットを含むことを特徴とする請求項１から４のいずれかに記載の受信回路。
6. 前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、前記受信回路におけるデコード処理によって伝送エラーを検出しうる形式にてエンコードされ、
   前記受信回路は、
   前記シリアルパラレル変換器が生成したパラレルデータをデコード処理するとともに、コードエラーを検出可能に構成されたデコーダをさらに備えることを特徴とする請求項１から５のいずれかに記載の受信回路。
7. 前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、前記ピクセルデータに加えて、時間的に規則的に変化する同期信号を含んでおり、
   前記エラー検出器は、前記パラレルデータに含まれる前記同期信号をその期待値パターンと比較することにより、前記パラレルデータが正しいデータであるか、誤ったデータであるかを判定することを特徴とする請求項１から６のいずれかに記載の受信回路。
8. 前記同期信号をその期待値パターンと比較し、前記同期信号が前記期待値パターンと異なるとき、前記同期信号を前記期待値パターンにもとづいて補正する同期信号生成部をさらに備えることを特徴とする請求項７に記載の受信回路。
9. 前記シリアルデータは、Ｍビット（Ｍは２以上の整数）を含み、並列なＮ（Ｎは２以上の整数）レーンを介して伝送され、
   １回に伝送されるＭ×Ｎビットは、前記ピクセルデータとして、Ｒデータ、Ｇデータ、Ｂデータを含むことを特徴とする請求項１から８のいずれかに記載の受信回路。
10. Ｍ≧７、Ｎ＝４であり、前記Ｒデータ、前記Ｇデータ、前記Ｂデータはそれぞれ８ビットからなり、１回に伝送される少なくとも２８ビットは、前記ピクセルデータの２４ビットに加えて、イネーブル信号の１ビット、垂直同期信号の１ビット、水平同期信号の１ビットを含むことを特徴とする請求項９に記載の受信回路。
11. １回に伝送される少なくとも前記２８ビットは、誤り検出用の１ビットを含むことを特徴とする請求項１０に記載の受信回路。
12. ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から１１のいずれかに記載の受信回路。
13. 請求項１から１２のいずれかに記載の受信回路を備えることを特徴とする電子機器。
14. 画像データを構成するピクセルデータの伝送方法であって、
    送信側において、前記ピクセルデータを受信側において伝送エラーを検出できる形式を有するシリアルデータを生成するステップと、
    受信側において、前記シリアルデータをパラレルデータに変換するステップと、
    前記パラレルデータにもとづいて、当該パラレルデータが正しいデータであるか誤ったデータであるかを判定するステップと、
    前記パラレルデータが正しいデータであると判定されたとき、当該パラレルデータに含まれる前記ピクセルデータを、訂正用バッファに保持しておくステップと、
    誤ったデータであると判定された前記パラレルデータに含まれるピクセルデータを、前記訂正用バッファに格納されたピクセルデータに応じた値に置換するステップと、
    を備え、
    前記訂正用バッファは、
    ２行目以降のラインについて、直前の１ライン分のピクセルデータを保持するための領域と、
    それとは別に、１行目のラインについて、１フレーム前の１行目のピクセルデータを保持するための領域と、
    を含むことを特徴とする伝送方法。
15. 送信側において、前記シリアルデータにパラレルシリアル変換される前のパラレルデータに、誤り検出用の少なくともひとつのビットを付加するステップをさらに備え、
    前記判定するステップは、前記誤り検出用の少なくともひとつのビットにもとづいて伝送エラーを検出することを特徴とする請求項１４に記載の伝送方法。
16. 送信側において、前記シリアルデータにパラレルシリアル変換される前のパラレルデータは、前記受信側におけるデコード処理によって伝送エラーを検出しうる形式にてエンコードするステップをさらに備え、
    前記判定するステップは、受信側におけるデコード処理によって伝送エラーを検出することを特徴とする請求項１４または１５に記載の伝送方法。
17. 送信側において、シリアルデータにパラレルシリアル変換される前のパラレルデータに、前記ピクセルデータに加えて、時間的に規則的に変化する同期信号を含ませるステップと、
    をさらに備え、
    前記判定するステップは、受信した前記同期信号をその期待値パターンと比較することにより、前記パラレルデータが正しいデータであるか、誤ったデータであるかを判定することを特徴とする請求項１４から１６のいずれかに記載の伝送方法。
18. 前記同期信号をその期待値パターンと比較し、前記同期信号が前記期待値パターンと異なるとき、前記同期信号を前記期待値パターンにもとづいて補正するステップをさらに備えることを特徴とする請求項１７に記載の伝送方法。

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