SU1578836A1 - Формирователь квазиоптимальных дискретно-частотных сигналов - Google Patents
Формирователь квазиоптимальных дискретно-частотных сигналов Download PDFInfo
- Publication number
- SU1578836A1 SU1578836A1 SU884487397A SU4487397A SU1578836A1 SU 1578836 A1 SU1578836 A1 SU 1578836A1 SU 884487397 A SU884487397 A SU 884487397A SU 4487397 A SU4487397 A SU 4487397A SU 1578836 A1 SU1578836 A1 SU 1578836A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- decoder
- adder
- block
- Prior art date
Links
Abstract
Изобретение относитс к электросв зи и может быть использовано в асинхронно-адресных системах св зи. Цель изобретени - увеличение числа формируемых сигналов. Дл достижени цели в формирователь введены блок 6 буферных регистров, первый и второй посто нные запоминающие блоки 7 и 8, элемент И 9, счетчик 10, второй-п тый дешифраторы 11 - 14, второй сумматор 15, регистр 16 и мультиплексор 17. Блок 6 буферных регистров осуществл ет прием цифровых кодов от источника сообщени . В качестве адреса корреспондента используетс набор частот, элементы базовых блоков размещены во втором посто нном запоминающим блоком 8, а элементы производного блока вычисл ютс во втором сумматоре 15. Арифметическа операци сложени по модулю K выполн етс в реальном масштабе времени в первом сумматоре 3, а результат арифметических вычислений записи - в первом посто нном запоминающим блоке 7. Обеспечиваетс оперативна смена системы сигналов при значительном увеличении числа дискретно-частотных сигналов. 1 ил.,4 табл.
Description
У1
Ч
эо эо до
&
3
Изобретение относитс к электросв зи и может быть использовано в асинхронно-адресных системах св зи.
Цель изобретени - увеличение числа формируемых сигналов.
На чертеже представлена структур на электрическа схема формировател квазиоптимальных дискретно- частотных сигналов.
Формирователь квазиоптимальных дискретно-частотных сигналов содержит блок 1 ключей, генератор 2 синхроимпульсов , первьй сумматор 3, первый дешифратор 4 и блок 5 высокочастотных генераторов, а также блок 6 буферных регистров, первый и второй посто нные запоминающие блоки 7 и 8, элемент И9, счетчик 10 с второго по п тый дешифраторы 11-1 второй сумматор 15, регистр 16 и мультиплексор 17.
Формирователь квазиоптимальных дискретно-частотных сигналов работает следующим образом
При включении источника питани (не показан) производитс установка в нулевое состо ние регистра 16 и счетчика 10 по модулю (k+1). При этом на первом выходе второго дешиф
ратора 11 имеетс сигнал 1, от которого блок 1 ключей закрыт. На выходах первого дешифратора 4 имеетс число, равное нулю, при котором на всех его выходах, кроме нулевого имеетс сигнал О. При этом все U генераторов блока 5 высокочастотных генераторов выключены. Генератор 2 синхроимпульсов вырабатывает импульсы , поступающие на вход элемента И9 Так как на входах блока 6 буферных регистров дес тичные числа равны нулю , то на п том выходе блока 6 буфеных регистров присутствует сигнал О и на вход счетчика 10 импульсы от генератора 2 синхроимпульсов не поступают.
Затем в регистр 16 записываетс в двоичном коде последовательность дес тичных чисел из сегмента натурального р да от 1 до U, причем в двух произвольно выбранных группах чеек не допускаетс запись одинаковых чисел, пор док записи которых произволен, т, е. в регистр 16 записываетс из общего количества U чисел произвольна выборка U дес тичных чисел.
От источника сообщений поступа- ют два цифровых кода Y( 0 - (U-1)
и 1 - m, которые при матричном способе значени адресов вл ютс составным адресом корреспондента.
а также два цифровых кода (k-1) и Уд 1 - (k-1), определ ющие при табличном способе задани М-ичный символ информации, передаваемый корреспонденту асинхронно-адресной сис
темы св зи, где m - число базовых блоков циклической схемы Штейнера S(4, k, U); M - объем алфавита, равный (k-1)xk0 При этом с п того выхода блока 6 буферных регистров поступает сигнал 1 и импульсы с генератора 2 синхроимпульсов начинают поступать на вход счетчика 10. По первому импульсу счетчик 10 из нулевого состо ни переходит в первое, и сигнал О с первого выхода второго дешифратора 11 открывает блок 1 ключей и переводит блок 6 буферных регистров из режима приема информации в режим хранени цифровых кодов Y( -Y на все врем передачи дискретно-частотного сигнала. Цифровой код Y1 0 - (U-1) поступает на вторые входы второго сумматора 15 по модулю U. Цифровой код Y 1 - m поступает на вторые входы п того дешифратора 14, который выбирает одну из m строк второго посто нного запоминающего блока 8 емкостью m x k дес - тичных чисел. Цифровой код (k-1 поступает на вторые входы первого сумматора 3 по модулю k. Цифровой код 1 - (k-1) поступает на входы третьего дешифратора 12, который выбирает одну из (k-1) строк первого посто нного запоминающего блока 7 емкостью (k-1) xk дес тичных чисел.
Под действием каждого импульса счетчик 10 из состо ни L переходит в состо ние (L+1), после чего на (Ъ+1)-м выходе третьего дешифратора 11 по вл етс сигнал ,
Цифровой код h, наход щийс в первом посто нном запоминающем блоке 7 на пересечении -и строки и (L+D-ro столбца, определ етс по формуле
h 5 Y4 L mod k, (1)
где Y - I + (k - 1); L - 0 + (k - 1); k - простое число; г - наименьшее из чисел, взаимно простых с числом (k-1). С выходов первого посто нного за- -поминающего блока 7 цифровой код h
поступает на первые входы первого сумматора 3 ио модулю k, с выходов которого вычисленна сумма
nsh + Y, mod k (2)
поступает на входы четвертого дешифратора 13, которьй выбирает во втором посто нном запоминающем блоке 8 емкостью m x k дес тичных чисел из k столбцов одно из чисел с пор дковым номером По Число L, наход щеес на пересечении m-й строки и n-го столбца , с выходов второго посто нного запоминающего блока 8 поступает на первые входы второго сумматора 15 по модулю U, с выходов которого вычисленна сумма
1- L + Y
mod U
поступает на управл ющие входы мультиплексора 17, Число 1 вл етс номером одной из U групп чеек регистра 16, в которых хран тс исходные кодовые последовательности. В результате этого информаци , хран ща с в указанной группе чеек регистра 16, через мультиплексор 17 и открытый блок 1 ключей воздействует на входы первого дешифратора 4, что вызывает включение соответствующего высокочастотного генератора, вход щего в блок 5 высокочастотных генераторов, на врем , определ емое тактовой частотой генератора 2 синхроимпульсов.
Окончанию передачи дискретно-частотного сигнала соответствует поступление на вход счетчика 10 (k+0-го синхроимпульса, по которому счетчик 10 по модулю (k-t-1) переходит в нулевое состо ние о Сигнал 1 с первого выхода второго дешиЛратора 11 поступает на управл ющий вход блока 6 буферных регистров управл ющий вход блока 1 ключей, которьй запираетс , вызыва прекращение работы блока 5 высокочастотных генераторов.
Блок 6 буферных регистров осуществл ет прием новых цифровых кодов Y, - Y4, поступающих от источника сообщений. Под воздействием очередного синхроимпульса цикл работы формировател по передаче дискретно- частотного сигнала повтор етс .
При отсутствии сигнала от источника сообщений дес тичные числа в двоичном коде Y, - Y4 на выходах блока 6 буферных регистров равны нулю, все U высокочастотные генераторы блока 5 выключены, В этом случае мож10
5788366
но осуществить смеку испольэуемой квазиоптимальной системы дискретно- частотнык сигналов путем записи (через управл ющие входы) в регистр 16 5 новой кодовой последовательности чисел из сегмента натурального р да от 1 до U, представл ющей собой другую перестановку U чисел из U возможных перестановоко
Таким образом, в предлагаемом устройстве в качестве адреса корреспондента асинхронно-адресной системы св зи используетс набор k частот, номера которых взаимно однозначно соответствуют элементам одного блока циклической 4-схемы Штейнера, Элементы базовых блоков размещены во втором посто нном запоминающем блоке 8, а элементы производного блока вычисл ютс относительно выбранного базового блока.
j L,, L4,.. o,L| | (3)
при помощи второго сумматора 15 по модулю U по правилу
15
20
25
JL, +Y, ,LL+Y, , .. . ,L((+Y, mod U,
(4)
0
Каждый из М-ичных символов передаваемого корреспонденту сообщени
5
0
определ етс пор дком следовани выбранных k частот (элементов ьрсиз- водного блока)0 Перестановка элементов производного блока 4-схемы Штей- нера осуществл етс по известному алгоритму синтеза квазиоптимальной композиционной системы дискретно- частотных сигналов
n Уд./2 + Y3 mod k (5)
Арифметическа операци сложени по модулю k выпопн етс в реальном масштабе времени при помощи сумматора 3 по модулю k, а результат операций умножени и возведени в степень по модулю числа k вычислен заблаговременно и записан в первый посто нный запоминающий олок 7.
В табл. 1 представлено содержимое элементов пам ти второго посто нного
О запоминающего блока 8 при использовании 4 схемы 11,тепнера с параметрами k 7 и U 23. В качестве элементов одиннадцати базовых блоков вз ты степени одиннадцати многочленов, по5 лученных на основе порождающего полинома хг+х 3 + х7 + х6 + хь + х + 1 двоичного (23,12)-кода Гола по правилу
Х«Ч + XV Х7П ХИ + X5n .(fij
5
где (i - (1,2,3,4,6,8,9,12,13,16,18j - квадратичные вычеты по модулю 23,
В табло 2 представлено содержимоь элементов пам ти первогр посто нного запоминающего блока 7.
Расчеты проведены по формуле (1) с параметром г 5.
В табл. 3 представлены 253 блока системы Штейнера 8(4,7,23). Семь элементов каждого блока взаимно однозначно соответствуют семи частотам, определ ющим адрес корреспондента асинхронно-адресной системы св зи„ Например, корреспонденту с составным адресом № 11-2 (т.е„ Y, 11 и ) соответствует семь частот (см. с номерами (11,12,16,17,18,20,22). Путем перестановки данных частот по алгоритму (5) корреспонденту передаетс любой из 42 символов (знаков) информации. Такими символами могут быть тридцать две буквы русского алфавита (без буквы е) и дес ть арабских цифр; В табл. 4 показано соответствие между символами сообщени , передаваемого корреспонденту с составным адресом № 11-2, и кодовыми последовательност ми дискретно.-час- тотных сигналов. Например, дл передачи символа Ф необходимо, чтобы цифровые коды УЗ и Ґ4 были равны шести и трем соответственно, В этом случае согласно формуле (5) перестановка типа (см„ табл. 4)
О 1 2 3 4 5 б .6240513
определ ет следующий пор док следовани частот tдискретно-частотного сигнала: (22J16,18,11,20,12,17).
Предлагаемый формирователь позвол ет увеличить число дискретно- частотных сигналов как минимум в 20 раз по сравнению с известными, обеспечива при этом оперативную смену используемой системы сигналов, что приводит дополнительно к повышению скрытности св зи или увеличению ее устойчивостл к преднамеренным помехам.
Claims (1)
- Формула изобретениФормирователь к.зазиоптимальных дискретно-частотных сигналов, содержащий блок ключей, генератор синхроимпульсов , первый сумматор, первый дешифратор и блок высокочастотных генераторов , входы которого подключены к выходам первого дешифратора, а выходы вл ютс выходами формировател , отличающийс тем, что, с целью увеличени числа формируемыхсигналов, введены блок буферных регистров , первый и второй посто нные запоминающие блоки, последовательно соединенные элемент И и счетчик, второй, третий, четвертый и п тый5 дешифраторы, второй сумматор, регистр и мультиплексор, управл ющие Входы и выходы которого соединены соответственно с выходами второго сумматора и сигнальными входами блока ключей,0 выходы и управл ющий вход которого подключены соответственно к входам первого дешифратора и к первому выходу второго дешифратора, входы и вторые выходы которого соединены со5 ответственно с выходами счетчика и с первыми входами первого посто нного запоминающего блока, вторые входы и выходы которого подключены соответственно к выходам третьего дешифра0 тора и к первым входам первого сум- матора, выходы которого через четвертый дешифратор соединены с первыми входами второго посто нного запоминающего блока, вторые входы и выхо5 ды которого подключены соответственно к выходам п того дешифратора и к первым входам второго сумматора, вторые входы которого и вторые входы п того дешифратора соединены соответ0 ственно с первыми и вторыми выходами блока буферных регистров, третьи, четвертые и п тый выходы которого подключены соответственно к вторым входам первого сумматора, к входам5 третьего дешифратора и к первому входу элемента И, второй вход которого соединен с выходом генератора синхроимпульсов , причем первый выход второго дешифратора соединен с упQ равл ющим входом блока буферных регистров , сигнальные входы которого вл ютс сигнальными входами формировател , управл ющими входами которого вл ютс входы регистра, выходы которого подключены к сигнальным вхо5дам мультиплексора.19157833620Продолжение табл.421157883622 Продолжение табл.АСоставитель В.Зенкин Редактор А„0гар Техред л.Олийнык Корректор О.ЦигшеЗаказ 1924Тираж 529ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 1 13035, Москва, Ж-35, Раушска наб., д. 4/5Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101Подписное
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884487397A SU1578836A1 (ru) | 1988-09-28 | 1988-09-28 | Формирователь квазиоптимальных дискретно-частотных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884487397A SU1578836A1 (ru) | 1988-09-28 | 1988-09-28 | Формирователь квазиоптимальных дискретно-частотных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1578836A1 true SU1578836A1 (ru) | 1990-07-15 |
Family
ID=21401306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884487397A SU1578836A1 (ru) | 1988-09-28 | 1988-09-28 | Формирователь квазиоптимальных дискретно-частотных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1578836A1 (ru) |
-
1988
- 1988-09-28 SU SU884487397A patent/SU1578836A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 362437, кл. Н 03 К 3/80, 1971. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4860353A (en) | Dynamic feedback arrangement scrambling technique keystream generator | |
EP0011615B1 (en) | Method and device for encryption and decryption of data | |
RU2189629C2 (ru) | Устройство обращения циклического сдвига и обращенного перемежения данных | |
US3984668A (en) | Method for generating pseudo-random bit sequence words and a device for carrying out the method | |
US5295188A (en) | Public key encryption and decryption circuitry and method | |
JP3009038B2 (ja) | ヘッダエラーチェック装置 | |
US5056087A (en) | Pcm communication system | |
SU1578836A1 (ru) | Формирователь квазиоптимальных дискретно-частотных сигналов | |
SU1552395A1 (ru) | Устройство дл формировани оптимальных дискретно-частотных сигналов | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
SU1734092A1 (ru) | Генератор псевдослучайной последовательности чисел | |
RU2022332C1 (ru) | Генератор дискретных ортогональных сигналов | |
RU2818177C1 (ru) | Устройство хранения и передачи данных с расширенной системой шифрования | |
EP1442546B1 (en) | Ovsf code generation | |
SU767991A1 (ru) | Устройство дл обнаружени м-последовательностей | |
SU1338095A1 (ru) | Устройство цикловой синхронизации | |
SU1746374A1 (ru) | Генератор согласованных систем базисных функций Аристова | |
RU2115248C1 (ru) | Устройство фазового пуска | |
SU1084799A1 (ru) | Устройство дл формировани остатка по модулю три | |
SU661733A1 (ru) | Устройство дл формировани ортогональных последовательностей | |
SU1339584A1 (ru) | Коррел тор | |
SU824202A1 (ru) | Устройство дл умножени в конечныхпОл Х | |
SU1151942A1 (ru) | Устройство дл ввода информации | |
SU1697071A1 (ru) | Генератор ортогонально противоположных сигналов | |
SU1392550A1 (ru) | Генератор сложных сигналов |