SU1339584A1 - Коррел тор - Google Patents

Abstract

Изобретение относитс  к цифровой электроизмерительной и вычислительной технике и предназначено дл  аппаратурного определени  в масштабе реального времени коррел ционной функции с симметричными разнопол рными сдвигами случайных процессов. Цель изобретени  - расширение частотного диапазона обрабатываемых входных сигналов . Введение в устройство дополнительных двух п-разр дных регистров, двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, двух блоков п-разр дных регистров, двух блоков комбинационных сумматоров , двух групп блоков элементов И позволило заменить операцию простой логической операцией ИСКЛЮЧАЮЩЕЕ ИЛИ с отрицанием знаковых битов многоразр дного двоичного кода и одно-.- разр дной дельта кодовой последовательности дельта-модул торов, а традиционный умножитель многоразр дных отсчетов - элементом ИСКЛЮЧАЩЕЕ ИЛИ-НЕ. 4 ил. О) со со со ел 00 4

Description

Изобретение относитс  к цифровой электроизмерительной технике и предназначено дл  аппаратурного определени  в масштабе реального времени кор- рел ционной функции с симметричными разнопол рными сдвигами случайных процессов.

Цель изобретени  - расширение частотного диапазона обрабатываемых сиг- ю торые  вл ютс  входами дельта-модул торов 3 и 4. Дельта-кодовые последовательности с выходов дельта-модул торов 3 .и 4 поступают на входы одноразр дных регистров 5 и 6 сдвига.

налов.

Сущность изобретени  заключаетс  в том что входные величины, подаваемые на цифровую часть коррел тора, представлены в виде т-разр дного дво- 15 Под действием переднего фронта каждо- ичного кода и одноразр дной дельта- го импульса, поступающего с первого кодовой последовательности с частота- выхода блока 15, в регистрах 5 и 6 ми дискретизации, равными частоте сдвига происходит сдвиг дельта-ко- дискретизации при импульсно-кодовой довой двоичной последовательности, модул ции и частоте дискретизации при 20 Число выходов блоков 5 и 6 равно чисдельта-модул ции соответственно.

При этом операци  умножени  замен етс  -простой логической операцией

лу сдвигов коррел ционной функции одной пол рности р. Длина регистров 5 и 6 равна , где /х Т /Т ; Т и Т - соответственно частоты дискр

Исключшощее ШШ с отрицанием знако- 25 тизации при дельта-модул ции и им- вых битов (старших разр дов) многоразр дного двоичного кода и одноразр дной дельта-кодовой последовательности , а традиционный умножитель многоразр дных отсчетов - схемой ИСК11Ю- 30 ЧАЮЩЕЕ ИЛИ-НЕ. Это существенно повышает быстродействие схемы коррел тора в целом.

На фиг. 1 и 2 изображена, структур- 35 на  схема коррел тора; на фиг. 3 - схема блока синхронизации; на фиг, 4 - диаграмма работы блока синхронизации.

Коррел тор содержит первый 1 и второй 2 информационные входы, пер- 40 вый 3 и второй 4 дельта-модул торы, первый 5 и второй 6 регистры сдвигар первый 7 и второй 8 коммутаторы, первый 9 и второй 10 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый 11 и второй 12 45 распределители импульсов, первый 13 и второй 14 блоки накопителей, блок 15 синхронизации, первый 16 и второй 17 т-разр дные регистры, первый 18 и второй 19 блоки п-разр дных регист- 50 ров в виде регистров 20, первый 21 и второй 22 блоки комбинационных сумматоров в виде комбинационных сумматоров 23, первую 24 и вторую 25 группы блоков элементов И в виде бло- gg ков элементов И 26, первую 27 и вторую 28 группу выходов коррел тора.

Блок синхронизации (фиг. 3) содержит генератор 29 тактовых импульсов.

пульсно-кодовои модул ции.

Отсчеты входных сигналов x(t) и y(t) с выходов дельта-модул торов 3 и 4 в виде т-разр дных двоичных код представленных модул торами | х и у fj и битами знаков Ь . L, по ступают на входы т-разр дных регис ров 16 и 17 пам ти. Блоки 16 и 17 обеспечивают прореживание и запомин ние на врем  Т, равное периоду дискретизации при импульсно-кодовой мо дул ции, указанных оцифрованных отсчетов , под воздействием переднего фронта импульсов, поступающих с тре тьего выхода блока 15 синхронизации С выходов т-разр дных регистров 16 17 пам ти биты знаков (старшие разр ды) L j, и L отсчетов входных сигналов x(t) и y(t) поступают на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 10 и 9 соответственно, на пе вые входы которых через коммутаторы 8 и 7 на прот жении времени Т(Р+1) поступают дельта-кодовые последовательности с выходов регистров 6 и 5 сдвигов. Таким образом, умножение реализовано как суммирование по мо дулю два с отрицанием на элементах ИСЮБОЧА10ЩЕЕ ИЛИ-НЕ 9 и 10 знаковых битов (старших разр дов) т-разр дны двоичных кодов и одноразр дных линейных дельта-кодовых последовател ностей

(xv)

1/;; ; © LV,

первый счетчик 30, BTcipoii счетчик 41, третий счетчик 32, однонибрлтор 33, счетчик 34 адресов, четвертый счетчик-распределитель 35.

Коррел тор работает апедующим образом.

Входные сигналы x(t) и y(t) подаютс  на входы 1 и 2 коррел тора, кол торов 3 и 4. Дельта-кодовые последовательности с выходов дельта-модул торов 3 .и 4 поступают на входы одноразр дных регистров 5 и 6 сдвига.

Под действием переднего фронта каждо- го импульса, поступающего с первого выхода блока 15, в регистрах 5 и 6 сдвига происходит сдвиг дельта-ко- довой двоичной последовательности, Число выходов блоков 5 и 6 равно числу сдвигов коррел ционной функции одной пол рности р. Длина регистров 5 и 6 равна , где /х Т /Т ; Т и Т - соответственно частоты дискретизации при дельта-модул ции и им-

пульсно-кодовои модул ции.

Отсчеты входных сигналов x(t) и y(t) с выходов дельта-модул торов 3 и 4 в виде т-разр дных двоичных кодо представленных модул торами | х и у fj и битами знаков Ь . L, поступают на входы т-разр дных регистров 16 и 17 пам ти. Блоки 16 и 17 обеспечивают прореживание и запоминание на врем  Т, равное периоду дискретизации при импульсно-кодовой модул ции , указанных оцифрованных отсчетов , под воздействием переднего- фронта импульсов, поступающих с третьего выхода блока 15 синхронизации. С выходов т-разр дных регистров 16 и 17 пам ти биты знаков (старшие разр ды ) L j, и L отсчетов входных сигналов x(t) и y(t) поступают на вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 10 и 9 соответственно, на первые входы которых через коммутаторы 8 и 7 на прот жении времени Т(Р+1) поступают дельта-кодовые последовательности с выходов регистров 6 и 5 сдвигов. Таким образом, умножение реализовано как суммирование по модулю два с отрицанием на элементах ИСЮБОЧА10ЩЕЕ ИЛИ-НЕ 9 и 10 знаковых битов (старших разр дов) т-разр дных двоичных кодов и одноразр дных линейных дельта-кодовых последовательностей

(xv)

1/;; ; © LV,

а модули и|у отсчетов сигналов x(t) и y(t) остаютс  без изменений на прот жении времени Т, Результаты операции суммировани  по модулю два с отрицанием L и L с выходов элементов ИСКЛЮЧАЩЕЕ ИЛИ- НЕ 9 и 10 через распределители 11 и 12 импульсов, на прот жении времени Тд(Р+1) подаютс  на соответствующие входы знаковых разр дов блоков 13 и 14 накопителей, на входы разр дов модулей которых подаютс  модули и ( отсчетов входных сигналов x(t) и y(t) с выходов регистров 17 и 16, Работающие синхронно блоки 7,8,11 и 12 производ т накопление входных данных по действию переднего фронта импульсов, поступающих с группы выходов блока 15 синхронизации, В конц интервала реализации б по переднему фронту сигнала, поступающего с второго выхода блока 15 синхронизации, происходит запись данных с выходов блоков 13 и 14 в первый и второй блоки 18 и 19 п-разр дных регистров пам ти, состо щих соответственно из. Р-И и Р регистров 20 пам ти, необходимых дл  оперативного хранени  обработанной информации, С выходов блоко 18 и 19 данные поступают на соответствующие входы блоков 21 и 22 комбинационных сумматоров, состо щих из Р комбинационных сумматоров 23, каждый из которых выполн ет функцию , Выход каждого комбинационного сумматора 23 блоков 21 и 22 соединен с первым входом следующего и  вл етс  соответствующим выходом блоков 21 и 22 комбинационных сумматоров, В конце интервала реализации 9 с выхода первого регистра 20 первого блока регистров 18 под действием переднего фронта импульсов, поступающих с вы- .хода блока 15 синхронизации, значение коррел ционной функцией на нулевом сдвиге (взаимна  дисперси  при нулевых средних)

К ,,(0)К„ (0) +Х2У + , ,,

,У +

где . ,/,/

- . L, i,rr

перезаписанное из первого накопител  первого блока 13 накопителей, поступает на выход коррел тора через первый блок элементов И 25 группы блоков элементов И 24 и на первые

входы первых комбинационных сумматоров 21 и 22. На вторые входы первых комбинационных сумматоров 23 поступают значени  с вторых и третьих регистров 20 первого и второго блоков 18 и 19 регистров. Первые комбинационные сумматоры 22 первого и второго блоков комбинационных сумматоров

реализуют функцию , причем значение А присутствует на первом входе, а В на втором входе комбинационных сумматоров. Аналогично работают все остальные комбинационные сумматоры

5 23 блоков комбинационных сумматоров 21 и 22, С выходов блоков 21 и 22 значение симметричной коррел ционной функции через блоки элементов И 26 групп блоков элементов И 24 и 25 по0 ступает на первую 27 и вторую 28 группу выходов коррел тора. Блоки элементов И 24 и 25 пропускают сигналы с входа на выход при наличии уровн  логической единицы на четвер5 том выходе блока 15 синхронизации. Блок синхронизации 15 работает следующим образом,

Тактовый генератор 29 формирует пр моугольные импульсы с периодом

0 повторени  Т/(Р+1), Счетчик 30, обеспечивающий деление частоты, формирует импульсы пр моугольной формы с периодом повторени , по передним фронтам которых обеспечиваетс  сдвиг одноразр дной дельта-кодовой последовательности в регистрах сдвига 5 и 6 и преобразование входных сигналов в т-разр дный и одноразр дный двоич- ные коды в дельта-модул торах 3 и 4,

Q Счетчик 31, обеспечивающий деление

частоты, формирует на выходе импульсы пр моугольной формы с частотой повторени  Т , по переднему фронту которых происходит прореживание с

5 запоминанием т-разр дных двоичных : кодов в т-разр дных регистрах 16 и 17 пам ти. Счетчик 34 адресов формирует адреса дл  управлени  работой коммутаторов 7 и 8 и распределителей

0 11 и 12, Счетчик-распределитель 35 формирует импульсы, синхронные с импульсами счетчика адресов, длительностью Т,(Р+1) и частотой повторени 

1 . Тд , под действием которых формиру-

5 етс  накопление в блоках 13 и 14 накопителей . Счетчик 32 обеспечивает деление частоты и формирует на выходе импульсы пр моугольной формы с частотой повторени , равной интервалу реализации в , по передне1 у фронт которого происходит перезапись данных с блоков 13 и 14 накопителей в блоки 18 и 19 п-разр дных регистров пам ти. Одновибратор 33, запуск котрого происходит по переднему фронту импульса с выхода счетчика 32, формрует пр моугольный импульс длительностью , равной времени задержки выполнени  операций комбинационными сумматорами 23, разрешающий считывание коррел ционной функции лишь после , ее полного вычислени  с выходов блоков комбинационных сумматоров через группы блоков элементов И 25 и 26.

Таким образом, лева  часть предлгаемого устройства реализует функци коррел ции

п

(X)

, .. I: N I U) - / С Х Л

1- 1

ДЛЯ сдвигов т Е а/а 0, а права  часть - функцию коррел ции

ллл ()

.,(N-,ч/(.ч,

дл 

К (in

Х51 К.

,(-.MHK(o)-i:E;7,.,,,,v.-)

сдвигов

т„е Ь/Ъ -Р

где

Лх)

(

(V)

2. wCN-i + l)

М

ч.

МИ- М)

Г-1

,lv) г

П г

Г M W-i l + i M(N -i + l)

Z

1 A(N-i)1

M;

Mi

Y

M(W-lj

M(N

MM

и

MN

Claims (1)

1. Формула изобретени  Коррел тор, содержащий два дельта модул тора, два регистра сдвига, два коммутатора, два распределител  импульсов , два накопител  и блок синхронизации , информационные входы дельта-модул торов  вл ютс  соответствующими информагщонными входами коррел тора, выходы линейной дельта- кодовой последовательности первого и второго дельта-модул торов соединены с информационными входами одноименных регистров сдвига соответственно, тактовые входы которых соединены с тактовыми входами обоих дельта-модул торов и подключены к первому выходу блока синхронизации, кодовый выход

   10

   15

   20

   39584

   которого подключен к тактовым т)ходам

   обоих распределителей импульсоп и кодовым входам обоих коммутаторов, Т)Ы- ходы первого и второго распределителей импульсов подключены к соответствующим информационным входам старших разр дов первого и второго блоков накопителей соответственно, группа тактовых входов которых соединена с группой выходов блока синхронизации , 6 тли ч ающий с   тем, что, с целью расширени  частотного диапазона обрабатываемых сигналов, в него введены два га-разр дных регистра , два элемента ИСКГПОЧАЮЩЕЕ ИЛИ-НЕ, два блока п-разр дных регистров, два блока комбинационных сумматоров, каждый из которых содержит (п-1) комбинационных сумматоров, выход каждого предыдущего комбинационного сумматора соединен с первым входом последующего и  вл етс  соответствующим выходом блока комбинационных сум25 маторов, две группы блоков элементов И, информационный вход и выходы первого регистра сдвига соединены с соответствующими информационными входами первого коммутатора, выход которого подключен к первому входу первого элемента ИСКЛЮЧАЩЕЕ ИЛИ-НЕ, втооой вход которого подключен к выходу знакового разр да первого т-разр дного регистра, выход модул  т-разр дного кода которого соединен с соответствующими информационны ш входами младщих разр дов первого блока накопителей, выходы которого соединены с соответствующими входами первого блока п-разр дных регистров, тактовый вход которого соединен с одноименным входом второго блока п-разр дных регистров и подключен к второму выходу блока синхронизации, третий выход которого соединен с тактовыми выходами обоих га-разр дных регистров, выходы га-разр дного кода первого и второго дельта-модул торов подключены к одноименным входам соответственно первого и второго га-разр дных регистров , выходы второго регистра сдвига соединены с соответствующими информационными входами второго коммутатора, выход которого подключен к первому входу второго элемента ИСКЛЮЧАЮЩЕЕ

   11ЯИ-НЕ, второй вход которого подключен к выходу знакового разр да второго га-разр дного регистра, выход модул  га-разр дного кода которого сое30

   35

   40

   45

   50

   динен с соответствующими информациоН ными входами младших разр дов второго блока накопителей, выходы которого соединены с соответствующими входами второго блока п-разр дных регистров , выходы первого и второго элементов ИСКЛЮЧАЩЕЕ 11ЛИ-НЕ соедине ны с входами одноименных распределителей импульсов соответственно, первые входы первого и второго блоков комбинационных сумматоров соединены и подключены к первому выходу первого блока п-разр дных регистров и пер вому входу первой группы блоков элементов И, выходы которых  вл ютс 

   4 °

   первой группой выходов коррел тора, выходы первого и второго блока комбинационных сумматоров подключены к соответствующим вторым входам первой и второй групп блоков элементов И соответственно, третьи входы которых

   соединены с четвертым выходом блока синхронизации, выходы второй группы блоков элементов И  вл ютс  второй группой выходов коррел тора, остапь- ные входы первого и второго блоков комбинационных сумматоров соединены с соответствующими одноименными выходами первого и второго блоков

   п-разр дных регистров соответственно.

   И-р rfp пЗ пЗ

   27

   Фиг

   28

   Фиг.З

   изо

   з/f-i

   ЗЦ-2 ИЗЧ-Р

   Составитель Е, Ефимова Редактор А. Ворович Техред М.Дидык . Корректор С. Черни

   Заказ 4224/40 Тираж 670Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4