SU1425711A1 - Коррел тор - Google Patents

Abstract

Изобретение относитс  к цифровой электроизмерительной технике и предназначено дл  аппаратурного определени  в реаиме реального времени коррел ционной функции с симметричными разнопол рными сдвигами случайных процессов. В известных устройствах умножение обрабатываемь1х величин осуществл етс  на интервалах времени, разделенных паузами, на прот жении которых производитс  наклонение кода на выходах накапливающих сумматоров. Наличие указанных пауз существенно снижает быстродействие известных устройств . Цель изобретени  - повышением. быстродействи . Коррел тор содержит дельта-модул торы 1,2, регистры 3, 4 сдвига, накашшвающие сумматоры 5,6, коммутаторы 7,8, 11,12, блоки 9,10 умножени , блоки 13,14 накопителей, блок 15 синхронизации, элемент задер ЖКИ.18, блоки 16,17,19,20 регист ров . Быстродействие повышаетс  за счет устранени  паузы в работе блоков умножени , при этом вычисление функции коррел ции производитс  в масштабе реального времени. 2 ил. (Л с

Description

.

Изобретение относитс  к цифровой электроизмерительной технике и предназначено дл  аппаратурного определени  в режиме реального времени коррел ционной функции с симметричными разнопол рными сдвигами случайных процессов.

Цель изобретени  - повышение быстродействи .

На фиг.1 изображена структурна  юхема коррел тора; на фиг.2 - схема |блока синхронизации. I Коррел тор содержит первый 1 и второй 2 дельта-модул торы, первый 3 и второй 4 регистры сдвига, первый 5 и второй 6 накапливающие сумматоры, коммутаторы 7 и 8, первый 9 и второй 10 блоки умножени , коммутаторы 11 и ;12, первый 13 и второй 14 блоки на- |коцителей, блок 15 синхронизации, (блоки 16 и 17 регистров пам ти, эле- ;мент 18, задержки, блоки 19 и 20 ре- :гистров пам ти. Блок синхронизации содержит генератор 21 тактовых ;иь«1ульсов, пеЪвьй счетник 22, второй счетчик 23, счетчик 24 адресов, третий , -счетчик 25.

Коррел тор работает.следующим об- :разом.

: Входные сигалы x(t) и y(t) пода- .. ;ютс  на входы линейных дельта-модул торов 1 и 2 с равномерньм шагом кван- ; товани . На первом и втором выходах :дельта-модул торов формируютс  соот- :ветственно двоичные дельта-кодовые последовательности и т-разр дные дво- :ичные коды с частотой дискретизации . .Одноразр дные дельта-кодовые последовательности с первых выходов :дельта-модул торов 1 и 2 поступают на информационные входы одноразр дных сдвиговых регистров 3 и 4, выполн ю- щих функцию цифровой линии задержки. Под воздействием переднего фронта каждого импульса, поступающего с первого тактового выхода блока 15 синхронизации , в регистрах 3 и 4 сдвига происходит сдвиг дельта-кодовой одног разр дной двоичной последовательности . Регистры 3 и 4 сдвига состо т из групп регистров сдвига, число которых равно числу сдвигов коррел ционной функции одной пол рности Р. Длина каждой из этих групп регистров равна М, Дельта-кодовые последовательности с выходов регистров 3 и 4 сдвига поступают на входы накапливающих, сумматоров 5 и 6. Последние состо т из (Р -i- 1) и Р со0

5

0

5

0

5

0

5

0

5

ответственно т-разр дных реверсивных счетчиков, измен ющих свое состо ние на i1 в зависимости от входного сигнала . На выходах блоков 5 и 6, под воздействием импульсов, поступающих с первого тактового выхода блока 15 срн- хронизации формируютс  ш-разр дные двоичные коды в формате импульсно-ко- довой модул ции с периодом дискретизации Тд, соответствующие величинам входных сигналов. Отсчеты входных сигналов с вторых выходов блоков дельта-модул торов 1 и 2, в виде ш-разр - дного кода, поступают на входы первого 16 и второго 17 блоков регистров пам ти. Блоки 16 и 17 обеспечивают прореживание и запоминание на врем  Т указанных оцифрованных отсчетов под воздействием переднего фронта импульсов, поступающих с второго тактового выхода блока синхронизации длительностью Тд и с частотой повторени  Т

В блоках регистров 19 и 20 пам ти, под воздействием переднего фронта импульсов, поступающих через элемент

18 задержки с второго выхода блока 15 синхронизации, происходит запоминание т-разр дных двоичных отсчетов, поступающих с выходов блоков 5 и 6, на врем , равное периоду Т. Врем  задержки сигнала в блоке 18 задержки выбираетс  не меньше времени, необходимого дл  формировани  накапливающими сумматорами 5 и 6 т-разр дные двоичных отсчетов и не более Т.. Выходные сигналы блоков 16 .и 17 перемножаютс ... блоками 9 и 10 на прот жении времени Т (Р + 1) с выходными сигналами блоков 19 и 20,поступающими через коммута - торы 7 и 8 на эхрды блоков 9 и 10 умножени . Произведени  с выходов блоков 9 и 10 с периодом Т/ (Р + 1) через коммута торы 11 и 12 поступают на входы блоков 13 и 14 накопителей. Блоки 7 и 8 имеют по (Р + 1) выходов. Коммутаторы 11 и 12 имеют также по (Р + 1) выходу . В правой части схемы устройства (Р + 1) входы и выходы блоков 7 и 11 не используютс , что св зано с упрощением сх.емы управлени  коммутаторами по управл ющим адресным- входам. БЛОК11 13 и 14 осуществл ют суммирование и накопление элементарных произведений на прот жении длительности тактовых импульсов, поступающих из блока 15 синхронизации. Тактовый генератор 21 формирует пр моугольные

. 14 импульсы с периодом повторени  Тд(Р + 1). Счетчик 22, обеспечивающий деление частоты, формирует пр моугольные импульсы с периодом повторени  Тд, по передним фронтам которых обеспечиваетс  сдвиг одноразр дного дельта-кода в регистрах сдвига 3 и 4, накопление отсчетов в т-разр дных реверсивных счетчиках накапливающих сумматоров 5 и 6, преобразование вход- ньпс сигналов в ш-разр дный и однораз- р дньй двоичные коды в дельта-модул торах 1 и 2, Счетчик-распределитель 23, обеспечивающий деление частоты, I формирует на выходе импульсы пр моугольной формы длительностью Тд и частотой повторени  Т, необходимые дл  управлени  блоками регистров 16 и 17 пам ти ,а такжедл  управлени  через элемент 18 задержки записью информации в регистры пам ти блоков 19 и 20. Счетчик 24 адресов формирует адреса дл  управлени  работой коммутаторов 7 и 8, 11 и 12, Счетчик распределитель 25 формирует импульсы, синхронные с импульсами адресов, под действием которых происходит суммирование содер-. жимых накопителей блоков 13 и 14 и элементарных произведений, поступаю- щих с блоков 9 и 10 умножени  через коммутаторы 11 и 12.

Таким образом, лева  часть предло- .женного устройства реализует функцию коррел ции

N-m,

х(тл)ух((; +И1л дл  адвиг ов Шд е 0,1рJ , а права  - функ-

H-(mn1

цию (-m)kux(mn) дл  о 1 ; . I

сдвигов -р,... ,-lJ в масштабе реального -времени-и благодар  устране- кию паузы в работе блоков умножени  с высоким быстродействием.

Claims (1)

1. Формула изобретени 

   Коррел тор, содержащий два дель- та-модул  тора,. два регистра сдвига, два накапливающих сумматора, четыре коммутатора, два блока умножени , два блока накопителей, блок синхронизации , причем информационные входы первого и второго дельта-модул торов  вл ютс  соответственно первым и вторым входами коррел тора, выходы ли57 5 о 5 о

   5

   Q

   с

   0

   5

   11 4

   нейной дельта-кодовой последовательности первого и второго дельта-модул торов соединены соответственно с информационными входами соответствующих регистров сдвига, тактовые входы которых соединены с тактовыми входами первого и второго накапливающих сумматоров , первого и второго дельта- модул торов и первым выходом блока синхронизации, кодовый выход которого соединен с управл ющими входами с первого по четвертый коммутаторов, выходы первого и второго коммутаторов соединены с информационными входами соответственно первого и второго блоков накопителей, группы выходов блока синхронизации соединены с соответствующими тактовыми входами накопителей первого и второго блоков, первые входы первого и второго блоков умножени  соединены соответственно с выходами третьего и четвертого коммутаторов, выходы первого и второго блоков умножени  соединены соответственно с информационными входами первого и втоI рого коммутаторов, информационный

   вход первого регистра сдвига соединен с первым информационным входом первого накапливающего сумматора, последующие информационные входы которого соединены с соответствующийи выходами первого регистра сдвига, выходы вто- рсго регистра сдвига соединены с со- о ветствующими информационными разр дными входами второго накапливающего сумматора, выходы разр дов первого и второго блоков накопителей  вл ютс  соответственно выходами первой и второй групп коррел тора, отличающийс  тем, что, с целью повьшени  быстродействи , в него введены элемент задержки, че- тьфе блока регистров пам ти, причем выходы разр дов двоичного кода .первого и вторсгго дельта-модул торов соединены с информационными разр дными входами соответственно первого и второго блоков регистров пам ти, выходы первого и второго регистров пам ти соединены соответственно с вторым входом второго блока умножени  и с вторым входом.первого блока умножени , выходы первого и. второго накапливающих сумматоров соединены соответственно с информационными вхо- дамй третьего и четвертого блоков регистров пам ти, выходы которых

   514257116

   соединены с информационными входами входами первого и второго регистров соответственно третьего и четвертого пам ти и через элемент задержки сое- коммутаторов, второй выход блока динен с тактовьми входами третьего синхронизации соединен с тактовыми с и четвертого регистров пам ти.

   Фие,2