JP3434671B2 - Ａｔｍセル交換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ（Ａｓｙｎ
ｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同
期転送モード）セルを交換する機能を備える各種装置に
関するものである。

【０００２】

【従来の技術】

文献（１）：「高速ＡＴＭ交換システムの技術開発」 ＮＴＴ Ｒ＆Ｄ Ｖｏｌ．９５ Ｎｏ．１０ ｐｐ８３
９〜８４６ 文献（２）：「可変リンク速度スイッチを用いた１６０
Ｇｂｉｔ／ｓＡＴＭスイッチの構成法」 ＳＳＥ９３−６９，ＩＮ９３−７６，ＣＳ９３−９２
（１９９３−１０） ＡＴＭスイッチ装置は、セルと呼ばれる固定長のパケッ
トを交換するために、セルを一時蓄積するためのバッフ
ァメモリを必要とする。セルバッファの配備位置ならび
に配備数により、これまで様々なスイッチ構成方法が考
案されいる。

【０００３】なお、スイッチ方式は、上記文献（１）及
び（２）に詳しいので説明は省略するが、説明に必要で
あれば、その都度説明する。

【０００４】スイッチ構成方式の一例として、出力バッ
ファ型ＡＴＭスイッチ装置の従来技術について説明す
る。

【０００５】ｎ×ｎ（ｎ：回線数）の出力バッファ型ス
イッチの概略を図２（Ａ）に示す。

【０００６】第１〜第ｎ入力セル２００−１〜２００−
ｎは、第１〜第ｎ入力セル処理部２０２−１〜２００−
ｎにそれぞれ入力される。第１〜第ｎ入力セル処理部２
００−１〜２００−ｎは、それぞれ、第１〜第ｎ入力回
線２０１−１〜２０１−２を介して入力される入力セル
１〜ｎ間の位相を合わせる機能と、各入力セル２０１−
１〜２００−ｎをビット展開し回線２０３−１〜２０３
−ｎに出力する機能とを有している。

【０００７】一般に、出力バッファ型スイッチは、セル
多重部２０４において、第１〜第ｎ入力セルを時分割多
重し、これを共通バス２０５を介して第１〜第ｎ出力バ
ッファ部２０６−１〜２０６−ｎのそれぞれに入力する
構成をとる。

【０００８】出力バッファ部２０７−１〜２０７−ｎの
詳細構成を図２（Ｂ）に示す。出力バッファ部は、宛先
参照部２１０とバッファメモリ２１１とから構成され
る。宛先参照部２１０は、ｎ多重されて伝送される共通
バス信号から自バッファ宛のセルを識別し、当該セルを
バッファメモリ２１１に書き込む機能を有する。自バッ
ファ宛セル以外のセルに対しては書き込み動作を行わな
い。従って、セルバッファメモリには、自バッファ宛の
セルのみが、常時、蓄積されることになる。

【０００９】ＩＴＵ−Ｔ勧告やＡＴＭフォーラムで規定
されるセルフォーマットは５３バイトであるが、ＡＴＭ
スイッチ装置内では、出力回線の宛先（出力バッファメ
モリの宛先）を特定するための宛先情報１バイトを５３
バイトセルの先頭に付加し、５４バイトのセルフォーマ
ットで交換される方式が一般的である。これは、スイッ
チの構成方法に関わらず一般的な方法である。図２の従
来例の場合でも、入力回線２０１−１〜２００−ｎに入
力されるセル２００−１〜２００−ｎは、５４バイトセ
ルである。

【００１０】５４バイトセルのセルフォーマット例を図
３に示す。ここで、図３（Ａ）において符号３００で示
すフォーマットは、ＩＴＵ−Ｔ勧告やＡＴＭフォーラム
で規定されている５３バイト・セルフォーマットである
ので説明は省略する。

【００１１】一方、図３（Ｂ）において符号３０１で示
すフォーマットが、５４バイト・セルのセルフォーマッ
トの一例である。ここで、５４バイト・セルフォーマッ
トは、符号３００で示したフォーマットに対して、宛先
情報バイト３０２を付加したものである。

【００１２】５４バイトセルは、５３バイトセルに比べ
宛先情報バイトの分だけセル長が長くなるので、出力バ
ッファ部２０６−１〜２０６−ｎのバッファメモリ２１
１に蓄積される最大セル数が同じ場合、より大きいメモ
リ容量が必要となる。また、単位セルあたりのスループ
ットが大きくなるため、セル長を変換する際に速度変換
用のメモリが必要となる。それらを回避するために、セ
ルに宛先バイトを付加するのではなく、セル情報のデー
タ線とは別に、宛先情報専用のデータ線を設ける方式も
提案されている。

【００１３】

【発明が解決しようとする課題】ところで、通信のマル
チメディア化に伴い、高速かつ大規模のＡＴＭスイッチ
装置が必要となっている。特に、今日では、音声通信に
加え、データ、画像通信等メディアも多様化しており、
単一のメディアが扱う情報量も数Ｍ〜数百Ｍｂｐｓと大
容量化している。

【００１４】一般に、マルチメディア化に対応するため
に必要なＡＴＭスイッチ装置の交換容量は、２１世紀の
初頭には百Ｇｂｐｓクラスであるといわれており、回線
規模についても増大する必要がある。一方、従来、商用
化されているＡＴＭ交換機におけるＡＴＭスイッチの交
換容量は、１０Ｇｂｐｓ〜２０Ｇｂｐｓである。また、
回線規模は８×８〜１６×１６である。

【００１５】そこで、一層の大規模化が要求されるが、
かかるＡＴＭスイッチ装置の大規模化、大容量化の手段
の一つに、文献（１）及び（２）に示されるいずれかの
方式により１０Ｇｂｐｓ〜２０Ｇｂｐｓの単位スイッチ
を構成し、それを多段に接続する方法が考えられる。そ
の一例として、３段構成のＡＴＭスイッチ装置を図４に
示す。

【００１６】図４に示すＡＴＭスイッチ装置の場合、１
段目は４台の単位スイッチＳＷ１〜４により、２段目は
４台の単位スイッチＳＷ５〜８により、３段目は４台の
単位スイッチＳＷ９〜１２により構成されている。

【００１７】ここで、１段目を構成する単位スイッチＳ
Ｗ１、２、…、４のそれぞれには、ｍ本の入力回線４０
０−１〜４００−ｍ、４０１−１〜４０１−ｍ、…、４
０３−１〜４０３−ｍが接続されてなる。一方、３段目
を構成する単位スイッチＳＷ９〜１２のそれぞれには、
ｍ本の出力回線４０４−１〜４０４−ｍ、４０５−１〜
４０５−ｍ、…、４０７−１〜４０７−ｍがそれぞれ接
続されてなる。また、２段目を構成する単位スイッチＳ
Ｗ５〜１２のそれぞれは、１段目側及び３段目側の各単
位スイッチと、入力側及び出力側それぞれ２回線づつで
接続されている。

【００１８】しかしながら、図４のように単位スイッチ
を多段に接続する方法では、以下のような問題があり、
ＡＴＭスイッチ装置の大規模化及び大容量化を容易に実
現し得ない。

【００１９】（問題１）単位スイッチ間の接続（以下、
これをリンクという。）におけるスループットを、高速
化しなければならない。

【００２０】例えば、入力回線側の単位スイッチの入力
回線のスループットがＶであれば、各リンクに要求され
るスループットはｍＶとなる。これは、単位スイッチの
入力回線数及びスループットが大きくなるに従い、リン
クに要求されるスループット及びリンクの動作周波数が
増大することを意味する。これは、次段の単位スイッチ
のバッファメモリに高速にデータ（セル）を書き込まな
ければならないことを意味している。

【００２１】例えば、単位スイッチの入力回線数のスル
ープットが１５５．５２Ｍｂｐｓ、回線数がｍ＝８の場
合、リンクのスループットは１．２Ｇｂｐｓが必要とな
る。また、リンクのバス幅を８パラレルとすると、その
動作周波数は１５５ＭＨｚに達してしまう。

【００２２】一般に、ＡＴＭスイッチのＬＳＩ化では、
ＣＭＯＳプロセスを用いることは高集積化、低消費電力
化の点でＥＣＬプロセスやＢｉｐｏｌａｒプロセスより
有利である。また、製造面やコストの点でも有利であ
る。しかし、汎用のＣＭＯＳプロセスで、１５０ＭＨｚ
以上の動作周波数の大規模回路を製造することは困難で
ある。また、回路設計においても遅延設計やレイアウト
において様々な制約が発生し一般的ではない。

【００２３】メモリアクセス速度においても制約があ
る。先の例では、リンクの動作速度は１５０ＭＨｚにも
達する。セルはクロックに同期して伝送されるが、１５
０ＭＨｚの速度でアクセスでき、かつ大容量のメモリを
製造することは困難である。しかも、メモリは動作時に
最も電力を消費し、動作周波数が大きければ大きいほど
増大する。ＣＭＯＳプロセスの代わりにＥＣＬプロセス
やＢｉｐｏｌａｒプロセスを用いることも考えられる
が、メモリ規模を大きく出来ないことと、やはり消費電
力の点で現実的ではない。

【００２４】（問題２）構成上、２段目以降の単位スイ
ッチの出力でセルの衝突が発生するのを避け得ない。

【００２５】例えば、入力回線４００−１に到着したセ
ルが、出力回線４０６−１に出力される場合、セルがス
イッチ内を通る経路は経路線４０８となる。仮に、入力
回線４００−１に到溝したセルと同時刻に、出力回線４
０６−１行きのセルが入力回線４０２−１に到着したと
する。すると、そのセルの経路は経路線４０９で与えら
れ、単位スイッチ６の出力（あるいは単位スイッチ内の
バッファ）でセルの衝突が発生する。

【００２６】同じく、入力回線４０３−ｍに出力回線４
０６−１行きのセルが到着した場合、セルの経路は経路
線４１０となり、単位スイッチＳＷ１１の出力（あるい
は単位スイッチ内のバッファ）でセルの衝突が発生す
る。このように、単位スイッチの多段接続においては、
セルの衝突を回避することが前提となるが、衝突回避の
アルゴリズムはハードウエアの増大を引き起こす。

【００２７】（問題３）上述の（問題１）に関連して、
リンクのバス幅を適当にパラレル化したり、単位スイッ
チ間のリンク数を増やし、１リンク当たりのスループッ
トを減らす方法が考えられる。しかし、これは単位スイ
ッチ間の配線を増大させることになる。

【００２８】例えば、単位スイッチ毎にＬＳＩ化しＰＫ
Ｇに実装した場合、単位スイッチ間のリンクの多さは配
線上のネックとなる。さらにリンクの動作速度が高速で
あればあるほど、遅延設計の困難さや配線間のクロスト
ークノイズの問題が深刻になる。

【００２９】なお、単位スイッチをＭＣＭ（マルチチッ
プモジュール）に封入した場合にも、同様の問題が発生
するのは言うまでもない。

【００３０】（問題４）上述の（問題３）で、１リンク
あたりのスループットを減らす方法として、単位スイッ
チのリンク数を増やすことについて述べた。これは、単
位スイッチの出力数を増やすことを意味する。リンク数
が増えることにより、単位スイッチが選択できるリンク
の自由度は増える。従って、（問題２）で述べたセルの
衝突が回避出来るようになると考えられる。

【００３１】しかし、リンクの自由度が増えるというこ
とは、それだけ入力セルが出力されるまでに通る経路が
増えることを意味し、各段の単位スイッチにおいて経路
選択の判断が重くなることを意味する。なおかつ、セル
衝突を回避し最適な経路選択をスイッチに行わせるため
のアルゴリズムは極めて難しい。また、ハードウエアの
増大にもつながる。

【００３２】（問題５）単位スイッチの多段接続構成で
は、単位スイッチのセル出力のトリガとして、次段の単
位スイッチからセル読み出しの要求信号が必要となる。
すなわち、セルが伝送されるリンクとは別に、セル読み
出し制御線が必要となる。これは、単位スイッチ間の回
線が増大することを意味する。

【００３３】図４において、単位スイッチＳＷ１と単位
スイッチＳＷ５間のリンク４１３を介してセルの伝送を
行う場合、単位スイッチＳＷ５から単位スイッチＳＷ１
に、セル読み出し要求のための制御線４１４が必要とな
る。

【００３４】以上に単位スイッチの多段構成における問
題点を述べた。とりわけ、（問題２）、（問題４）、
（問題５）から多段構成においては、スイッチ内部でセ
ルの衝突を回避しなければならず、適切な経路選択を行
わなければならず、また前記の要求を満たすようなセル
読み出しのための制御を行わなければならず、しかも、
これらの制御をスイッチ全体で実現しなければならな
い。そしてこれらの制御は複雑でハードウェアの大幅な
増大につながる。スイッチの規模や容量が大きければ大
きいほど、その傾向は強まる。

【００３５】従って、スイッチの大規模化、大容量化を
実現するためには、多段接続構成のスイッチではなく、
一段構成のスイッチが望ましい。一段構成のスイッチと
して候補にあげられるのが、出力バッファ型のスイッチ
である。

【００３６】勿論、共通バッファ型スイッチも一段で構
成することは可能である。しかし、共通バッファ型スイ
ッチで同一の交換規模のスイッチを実現する場合、出力
バッファ型スイッチのバッファメモリのアクセス速度は
共通バッファ型に比ベ、約１／２のメモリアクセス速度
で済むという利点がある。

【００３７】なぜなら、出力バッファ型、共通バッファ
型ともに入力セルの多重が前提となるからであり、入力
回線数ｎ、出力回線数ｎ、回線速度をｖとすると共通バ
スのスループットは、前者が（ｎ＋１）ｖ、後者は２ｎ
ｖとなるからである。

【００３８】（問題６）しかし、出力バッファ型スイッ
チは入力セルの多重が前提となる以上、（問題１）に示
したように、バスの動作周波数やバッファメモリへのセ
ル書き込みに高速性が要求されるのを避けられない。

【００３９】

【課題を解決するための手段】かかる課題を解決するた
め本発明は、ｎ個の入力回線のうち複数の入力回線を収
容する複数の入力手段と、１又は複数のバッファ手段及
び出力手段を有する１段の単位スイッチを具備する出力
バッファ型のＡＴＭセル交換装置において、以下の手段
を設けるようにする。

【００４０】（Ａ）すなわち、各入力手段が、(1)収容
する各入力回線のそれぞれから入力されるＡＴＭセルを
１グループとしてパラレル展開するパラレル展開部と、
（2）パラレル展開したＡＴＭセルを１グループとして
多重するＡＴＭセル多重部と、（3）収容する各入力回
線から入力される各ＡＴＭセルから宛先情報を抽出する
宛先情報抽出部と、（4）抽出した宛先情報を１グルー
プとして多重する宛先情報多重部とを有するようにす
る。

【００４１】このように、各回線を介して伝送されるＡ
ＴＭセルから宛先情報を抽出し、これらを回線間で多重
して出力することにより、必ずしも、各回線ごとに一つ
の配線を用意しなくても良くなり、宛先情報の伝送に必
要とされる配線数を収容回線数に比して少なくできる。

【００４２】（Ｂ）また、各バッファ手段が、(1)各入
力手段が収容する複数の入力回線を１グループとして、
各入力手段からのＡＴＭセルを各グループ毎にパラレル
展開するパラレル展開部と、(2)パラレル展開後の各グ
ループ毎のＡＴＭセルを各グループ毎に多重するＡＴＭ
セル多重部とを有するようにする。

【００４３】このように、バッファ内部でＡＴＭセルを
パラレル展開する方式を採用したことにより、バッファ
内部に存在するバッファメモリへのアクセス速度を低減
することができる。またこのように、バッファ内部にて
パラレル展開することにより、当該バッファ手段と入力
手段との間の配線数を低減することができる。

【００４４】（Ｃ）また、各バッファ手段の出力段が、
(1)各入力手段が収容する複数の入力回線を１グループ
として、各グループ毎の先入先出型記憶部と、(2)各グ
ループ毎の先入先出型記憶手段より順番にＡＴＭセルを
読み出して出力するＡＴＭセルを各グループ毎で選択す
る選択部とを有するようにする。

【００４５】このように、バッファ手段の出力段に設け
る先入先出型記憶部を、全回線に共通して１つ設けるの
ではなく、各グループごとに１つの割合で全回線に対し
て複数の記憶部を設けるようにしたことにより、特定の
回線についての伝送セルの増大によりセル廃棄の必要が
生じる場合にも、その影響を当該回線と共に収容されて
いる回線の範囲で収めることができる。

【００４６】

【発明の実施の形態】

（Ａ）第１の実施形態 以下、図面について、本発明の第１の実施形態を説明す
る。

【００４７】（Ａ−１）第１実施形態の構成 （Ａ−１−１）全体構成 実施形態に係るＡＴＭスイッチ装置の構成を、図１に示
す。このスイッチ方式は、入力回線数ｎ×出力回線数ｎ
の出力バッファ型に係るものである。

【００４８】図１に示すように、このＡＴＭスイッチ装
置は、入力部、バッファ部、出力部の３種類の基本機能
ブロックで構成されている。これらの機能ブロックは、
スイッチ規模に応じて配備数が変わる。尚、図１の機能
ブロック間の接続は、主情報（セル、宛先情報）につい
てのみ示してある。

【００４９】（Ａ−１−２）入力部の構成 第１〜第ｎ入力セル１００−１〜１００−ｎは、ｎ本の
入力回線１０１−１〜１０１−ｎを介して入力され、ｍ
回線ごと、第１〜第ｎ／ｍ番目の入力部１０２−１〜１
０２−ｎ／ｍのそれぞれに入力される。

【００５０】ここで、ｎ／ｍで与えられる値は、例え
ば、入力回線数を６４回線（ｎ＝６４）とし、１つの入
力部に８回線（ｍ＝８）を収容する場合に、入力部の個
数として８ブロック（ｎ／ｍ＝８）必要となることを表
している。

【００５１】続いて、ｎ／ｍ個ある入力部のうち第１入
力部１０２−１に着目して入力部の構成を説明する。

【００５２】入力部１０２−１は、第１回線からの入力
セル１００−１を適当なバス幅にパラレル展開し、これ
を配線１０３−１−１〜１０３−１−４から出力する。
同じく、入力部１０２−１は、第ｍ回線からの入力セル
１００−ｍを適当なバス幅にパラレル展開し、これを配
線１０３−ｍ−１〜１０３−ｍ−４から出力する。すな
わち、各入力部は、１回線からの入力を４つの配線に分
岐して出力する。

【００５３】また、入力部１０２−１は、第１回線〜第
ｍ回線から入力されるｍ個の入力セル１００−１〜１０
０−ｍの各第１オクテットをｍ多重し、配線１０７−１
から出力する。

【００５４】その他の入力部についての処理と出力も、
入力部１０２−１と同様の処理と出力がなされる。

【００５５】（Ａ−１−３）バッファ部の構成 バッファ部は、第１〜第４面のバッファ部１０５−１〜
１０５−４からなる。これら第１〜第４面のバッファ部
は、各入力部１０２−１〜１０２−ｎ／ｍにおいて４つ
に分岐された各回線セルのバッファリング用に設けられ
ている。

【００５６】第１〜第４面バッファ部には、それぞれ入
力回線数ｎと同じ数のサブバッファ部が配置されてい
る。これらｎ個のサブバッファ部は、各配線からの入力
を、ｎ分岐してパラレル入力するのに用いられる。

【００５７】以下、第１面バッファ部１０５−１に着目
して具体的に説明する。

【００５８】第１面バッファ部１０５−１には、各入力
部１０２−１〜１０２−ｎ／ｍから出力されたセルのう
ち、配線１０３−１−１〜１０３−ｎ−１へ出力された
セルが入力される。

【００５９】さらに、各配線を介して入力されたセル
は、それぞれ第１面バッファ部１０５−１内でｎ分岐さ
れ、ｎ個のサブバッファ部（以下、第１−１〜第１−ｎ
バッファ部という。）１０６−１〜１０６−ｎに入力さ
れる。

【００６０】例えば、第１入力部１０２−１から第面バ
ッファ部１０５へ出力されたセル出力（配線１０３−１
−１を介しての出力）は、第１面バッファ部１０５−１
内の第１−１〜第１−ｎバッファ部１０６−１〜１０６
−ｎのｎ個の全てのバッファ部に共通に入力される。

【００６１】同じく、第１入力部１０２−１の第２面バ
ッファ部行きのセル出力（配線１０３−１−２を介して
の出力）、第３面バッファ部行きのセル出力（配線１０
３−１−３を介しての出力）、第４面バッファ部行きの
セル出力（配線１０３−１−４を介しての出力）につい
ても、各面のバッファ部内に設けられているｎ個全ての
サブバッファ部に共通に入力される。

【００６２】その他の入力部１０２−２〜１０２−ｎ／
ｍのセル出力についても、バッファ面１〜４の各バッフ
ァ部に同様の入力がなされる。

【００６３】また、各入力部１０２−１〜１０２−ｎ／
ｍからｍ多重出力された第１オクテット出力（配線１０
４−１〜１０４−ｎ／ｍを介しての出力）についても、
第１〜第４面バッファ部１０５−１〜１０５−４内の各
サブバッファ部に入力される。

【００６４】すなわち、第１面バッファ部１０５−１に
入力された、第１オクテット出力（配線１０４−１〜１
０４−ｎ／ｍを介しての出力）は、第１面バッファ部１
０５−１内のｎ個のサブバッファ部１０６−１〜１０６
−ｎに入力される。

【００６５】また、第２〜第４面バッファ部１０５−２
〜１０５−４に入力された、第１オクテット出力（配線
１０４−１〜１０４−ｎ／ｍを介しての出力）も同様
に、ｎ個のサブバッファ部１０６−１〜１０６−ｎに入
力される。

【００６６】なお、これら第１オクテット出力（配線１
０４−１〜１０４−ｎ／ｍを介しての出力）は、各面の
バッファ部１０５−１〜１０５−４に共通に入力される
信号である。

【００６７】さて、各面のｎ個のサブバッファ部１０６
−１〜１０６−ｎは、それぞれ、配線１０４−１〜１０
４−ｎ／ｍより入力される第１オクテットをもとに、配
線１０３−１−１〜１０３−ｎ−１より入力されるセル
をセル交換するよう動作する。

【００６８】交換されたセルは、各サブバッファ部１０
６−１〜１０６−ｎに接続されている各配線１０７−１
−１〜１０７−ｎ−１から出力される。

【００６９】同様に、第２〜第４面バッファ部１０５−
２〜１０５−４の各サブバッファ部からも交換後のセル
が、配線１０７−１−２〜１０７−ｎ−２、１０７−１
−３〜１０７−ｎ−３、１０７−１−４〜１０７−ｎ−
４から出力される。

【００７０】（Ａ−１−４）出力部の構成 第１〜第ｎ出力部１０８−１〜１０８−ｎには、４面あ
るバッファ部１０５−１〜１０５−ｎから出力されたセ
ルが、それぞれ配線１０７−１−ｉ〜１０７−ｎ−ｉ
（ｉ＝１、２、３、４）を介して入力される。

【００７１】この第１〜第ｎ出力部１０８−１〜１０８
−ｎは、各配線から入力されたセルをまとめ、出力回線
１０９−１〜１０９−ｎから第１〜第ｎ回線用の出力セ
ル１１０−１〜１１０ｎとして出力する。

【００７２】これら第１〜第ｎ出力部１０８−１〜１０
８−ｎは、出力回線数と同数が配置される。

【００７３】例えば、第１番目の出力部１０８−１の場
合、４面ある各バッファ部１０５−１〜１０５−４から
入力から完全なセルを形成し、出力回線１０９−１から
第１回線用の出力セル１１０−１として出力する。

【００７４】その他の出力部についても同様である。

【００７５】（Ａ−２）第１実施形態の動作 続いて、図１の構成を有するＡＴＭスイッチ装置におけ
るスイッチング動作の説明を、入力部、バッファ部、出
力部の各機能部の順に説明する。

【００７６】（Ａ−２−１）動作説明で使用する出力バ
ッファ型スイッチの規定 説明を容易にするために、図１を以下のように規定す
る。

【００７７】第１の実施形態に係るＡＴＭスイッチ装置
は、入力６４回線×出力６４回線、回線速度２．４Ｇｂ
ｐｓの出力バッファ型スイッチとする。

【００７８】ここで、入力部は、８回線を収容するもの
とする。従って、入力部を、８ブロック用意する。

【００７９】バッファ部は、図１のように４面構成と
し、１面は６４ブロックのバッファ部から構成されるも
のとする。従って、全体では、２５６（６４×４）ブロ
ックとなる。

【００８０】出力部は、出力回線数分必要となるので、
６４ブロックとなる。

【００８１】また、各入力回線から入力されるセル及び
出力回線から出力されるセルのフオーマットは、図３
（Ｂ）において符号３０１で表したものとする。これ
は、ｌＴＵ−ＴやＡＴＭフォーラム等で規定されるセル
フオーマット３００に、スイッチ装置におけるセル交換
実現のための宛先情報３０２を付加したものである。

【００８２】（Ａ−２−２）入力部における動作 ここでは、図５に示した、第１〜第８入力回線を収容す
る入力部の詳細構成に基づいて説明する。なお、この入
力部において実行される動作説明図を表したのが図６で
ある。以下、図５及び図６に基づいて説明する。その他
の回線を収容する入力部についても全く同じ動作をす
る。

【００８３】（ａ）まず、第１〜第８入力回線５００−
１〜５００−８から入力される第１〜第ｎ入力セル５０
１−１〜５００−８及び第１〜第ｎフレーム信号５０２
−１〜５００−ｎが、初段に設けられている位相整合部
５０３に入力される。

【００８４】ここで、フレーム信号とは、セルの先頭を
識別するための固定長の基準信号である。入力セル及び
フレーム信号は、共に、回線毎に用いられるクロックに
同期して入力される。また、フレーム信号の先頭とセル
の先頭は一致している。すなわち、第１入力回線５００
−１のクロック、入力セル５０１−１、フレーム信号５
０２−１の位相関係は、図６の６００、６０１、６０２
のように一致する。

【００８５】なお、入力セルは８パラレルで入力され
る。従って、クロックの動作周波数は３１０ＭＨｚとな
る。

【００８６】ところで、各入力回線についてはフレーム
信号の先頭とセルの先頭が一致しているが、回線毎で比
較した場合、８回線全てのフレーム信号とセルの先頭が
一致した状態で入力部に入力される保証はない。これ
は、交換網側からＡＴＭスイッチ装置に入力されるセル
が６４回線とも全て同時に入力される訳ではないからで
ある。

【００８７】また、ＡＴＭスイッチ装置は、同一のクロ
ック源をもとに動作しているので、各回線におけるクロ
ック動作周波数は同一であるが、ＡＴＭスイッチ装置の
クロック経路によっては、各回線ごとに位相が微妙にず
れていることがある。従って、回線クロックに同期して
入力されるセル及びフレーム信号を、ＡＴＭスイッチ装
置内部の共通クロックに乗せかえる必要がある。

【００８８】従って、入力部に入力されるセル及びフレ
ーム信号は、全て、図５の位相整合部５０３において位
相合わせされる。位相合わせの様子を、図１０に示す。
フレームの位置関係は、ある特定の回線（例えば、回線
番号の若番）に基準を合わても、又は、一番先に入力さ
れるフレームに合わせても、又は、入力部内で生成する
ある基準に合わせても構わない。

【００８９】いずれにしても、第１〜第８入力回線５０
０−１〜５００−８から入力される第１〜第ｎ入力セル
５０１−１〜５０１−８及び第１〜第ｎフレーム信号５
０２−１〜５０２−ｎの先頭は、位相整合部５０３（図
５）によって完全に一致され、その状態でのセルのみ
が、宛先抽出部５０８−１〜５０８−８に出力される。

【００９０】（ｂ）位相整合部５０３により、フレーム
信号の位相関係は一致されたので、その情報５０４をも
とに、入力部内部の制御信号５０６及び入力部１フレー
ム信号５１３がタイミング／フレーム生成部５０５で生
成される。ここで、制御信号５０６は入力部の各機能ブ
ロックに分配される。また、入力部１フレーム信号５１
３は、入力部から出力されるセルの先頭位置を識別する
ための信号として出力される。

【００９１】（ｃ）位相整合部５０３の出力（回線５０
７−１〜５０７−８を介しての出力）は、次に、パラレ
ル展開回路５０９−１〜５０９−８に入力される。パラ
レル展開回路５０９−１〜５０９−８は、８パラレルの
入力セルを１６パラレルに展開する機能を有する。１６
パラレルに展開されたセルは、回線毎に４パラレル単位
で分配され、第１面バッファ部行きセル５１１−１−１
〜５１１−８−１、第２面バッファ部行きセル５１１−
１−２〜５１１−８−２、第３面バッファ部行きセル５
１１−１−３〜５１１−８−３、第４面バッファ部行き
セル５１１−１−４〜５１１−８−４として出力され
る。

【００９２】例えば、第１入力回線５００−１の第１入
力セル５０１−１は、パラレル展開回路５０９−１でパ
ラレル展開され、４パラレル単位で第１面バッファ部行
きセル＃１−１、第２面バッファ部行きセル＃１−２、
第３面バッファ部行きセル＃１−３、第４面バッファ部
行きセル＃１−４として出力される。

【００９３】ここで、パラレル展開は、図６の様に行わ
れる。先にも述べたが、６０２は第１入力セル５０１−
１を示している。まず、第１入力セルの１〜５４オクテ
ットを、それぞれ上位ビットと下位ビット（＃１−１Ｕ
〜＃１−５４Ｌ）とに分ける。第１入力セルの第１オク
テットの上位４ビットのデータを＃１−１Ｕ、下位４ビ
ットのデータを＃１−１Ｌとする。第１入力セルの第５
４オクテットなら上位４ビットのデータは＃１−５４
Ｕ、下位４ビットのデータは＃１−５４Ｌとなる。

【００９４】この時、パラレル展開回路５０９−１は、
第１面バッファ部行きセル＃１−１については６０８、
第２面バッファ部行きセル＃１−２については６０７、
第３面バッファ部行きセル＃１−３については６０６、
第４面バッファ部行きセル＃１−４については６０５の
形式で出力する。

【００９５】なおここでは、第１入力セルのパラレル展
開の様子を図６をに示したが、その他のセルに対しても
同様の手順でパラレル展開がなされる。

【００９６】（ｄ）位相整合部５０３の出力（内部配線
５０７−１〜５０７−８を介しての出力）は、第１〜８
宛先抽出部５０８−１〜５０８−８に与えられる。これ
ら宛先抽出部５０８−１〜５０８−８においては、各入
力回線のセルの第１オクテットが抽出され、内部配線５
１０−１〜５１０−８から出力される。抽出されたセル
の第１オクテットは、宛先多重部５１１において多重さ
れ、第１入力部の宛先情報５１２として出力される。こ
れら第１入力部の宛先情報５１２は、第１〜第４面のバ
ッファ部への共通の出力となる。

【００９７】第１〜第８入力回線のセルの第１オクテッ
トは、回線の若い番号順に、図６の多重信号６０９に示
すように、８パラレルの信号に多重される。ここで、多
重信号６０９は、第１〜第８入力回線のセルの第１オク
テット＃１−１Ｕ、＃１−１Ｌ〜＃８−１Ｕ、＃８−１
Ｌが回線の若番順に多重されることを示している。宛先
情報は、８回線分で８バイト必要である。多重信号６０
９のうち残りのバイトはリザーブバイトとし、一つの入
力部が収容する回線数が８回線から１６回線に拡張され
る場合に対応可能とする。

【００９８】（ｅ）一方、パラレル変換回路５０９−１
〜５０９−８は、８パラレルの入力セルを１６パラレル
に展開することで、出力セルのクロック速度を３１０Ｍ
Ｈｚから１５５ＭＨｚに落とすよう動作する。

【００９９】入力部から出力されるセル＃１−１〜＃１
−４、…＃８−１〜＃８−４及び第１入力部の宛先情報
５１３は、１５５ＭＨｚのクロックに同期して出力され
る。

【０１００】タイミング／フレーム生成部５０５で生成
される入力部１フレームも１５５ＭＨｚのクロックに同
期して出力される。

【０１０１】なおかつ、１つの入力部から出力されるセ
ル及び宛先情報の先頭は、その入力部で生成されるフレ
ームの先頭と一致させて出力される。その位相関係は図
６の６０３〜６０９の通りである。ここでは、入力１回
線分のセル出力６０５〜６０８しか示していないが、他
の回線のセルの先頭もフレーム６０４と一致している。

【０１０２】また、入力される１セルの時間的な長さを
“１セル周期”と呼ぶ。出力されるセルもこの１セル周
期の間隔で出力される。

【０１０３】（Ａ−２−３）バッファ部における動作 図７は、第１面バッファ部１０５−１内に設けられてい
るｎ個のサブバッファ部のうち第１回線用サブバッファ
部（図１の１０６−１）の詳細構成図であり、図８及び
図９はその動作説明に供する図である。

【０１０４】以下、これらに基づいて、第１面バッファ
部１０５−１の第１回線用サブバッファ部１０６−１で
実行される動作を説明する。なお、その他全てのサブバ
ッファ部において実行される動作は、全く同一の動作で
あるので他のサブバッファ部についての説明は省略す
る。

【０１０５】（ａ）まず、第１〜第８入力部から第１面
バッファ部行きのセル＃１−１〜＃６４−１（７００−
１〜７００−６４）、第１入力部〜第８入力部の各宛先
情報７０１−１〜７０１−８、第１〜第８入力部のフレ
ーム信号７０２−１〜７０２−８が、サブバッファ部１
０６−１内の位相整合部７０３に入力される。

【０１０６】ここで、第１面バッファ部行きのセルは、
８回線の各セルから抽出した第１オクテットを８回線分
多重してなる宛先情報と、入力部で生成されたフレーム
信号と共に、それら回線のクロックに同期して入力され
る。

【０１０７】なお、図８における各入力８００〜８０３
は、それぞれ、第１入力部から入力されるクロック８０
０、第１入力部フレーム（８０１）、第１面バッファ部
１行きセル＃１−１〜＃８−１（８０２−１〜８０２−
８）、第１入力部の宛先情報８０３を示している。

【０１０８】また、入力部の動作説明（ｅ）項において
も説明したが、入力されるセル、宛先情報、フレームの
間隔は、１セル周期である。他の入力部から入力される
クロック、フレーム、第１面バッファ部行きセル、宛先
情報についても同様の位相関係をもって入力される。

【０１０９】同様に、入力部の動作説明（ｅ）項の説明
のように、ある一つの入力部からのセル、宛先情報及び
フレームの先頭位置は一致している。しかし、入力部の
（ａ）項に示したように、入力部間のフレーム位置又は
クロックの位相は微妙にずれていることがある。

【０１１０】従って、位相整合部７０３において、サブ
バッファ部に入力される全てのセル及びフレーム信号
は、先に説明した入力部の動作説明（ａ）項の場合と同
様に、図１０に示す要領で信号聞の位相合わせが行われ
る。

【０１１１】この結果、位相整合部７０３からは、セル
＃１−１〜＃６４−１（６００−１〜７００−６４）及
び第１〜第８入力部の宛先情報７０１−１〜７０７−８
の全てのデータについて先頭位置が一致された状態で出
力される。そのうち、セルと宛先情報のみがそれぞれに
ついての出力（内部配線７０６−１〜７０６−６４及び
７０７−１〜７０７−８を介しての出力）として出力さ
れる。

【０１１２】（ｂ）タイミング／フレーム生成部７０５
は、このように、位相整合部７０３においてフレーム位
相が一致させられた情報７０４をもとにサブバッファ部
内の制御信号７０８及びサブバッファ部１−１のフレー
ム信号７０９を生成し出力する。ここで、制御信号７０
８は、入力部の各機能ブロックに分配される。

【０１１３】また、サブバッファ部１−１のフレーム信
号７０９は、サブバッファ部から出力されるセルの先頭
位置を識別するための信号としても利用される。

【０１１４】（ｃ）さて、位相整合部７０３で位相が合
わされた６４回線分のセル及び宛先情報は、８回線単位
で分配され、第１〜第８のアドレスフィルタ部７１０−
１〜７１０−８のいずれかに入力される。

【０１１５】このうち第１入力部から出力された第１〜
第８回線分のセル７００−１〜７００−８及び宛先情報
７０１−１は、内部配線７０６−１〜７０６−８及び７
０７−１を介してアドレスフィルタ部１（７１０−１）
に入力される。その他のアドレスフィルタ部について
も、各入力部からそれぞれ同様の入力がなされる。

【０１１６】アドレスフィルタ部の説明については、第
１アドレスフィルタ７１０−１についてのみに行うが、
全てのアドレスフィルタで全く同じ動作を行う。

【０１１７】（ｄ）位相整合後の内部配線７０６−１〜
７０６−８を介して第１アドレスフィルタ７１０−１に
入力されたセルは、第１〜第８パラレル展開回路７１１
−１〜７１１−８に入力される。各入力セルは１５５Ｍ
Ｈｚのクロックに同期して４パラレルで入力される。こ
こで、この４パラレルの入力は、第１〜第８パラレル展
開回路７１１−１〜７１１−８において、それぞれ１０
８パラレルに展開され内部配線７１３−１〜７１３−８
から出力される。

【０１１８】このように１０８パラレルに展開された結
果、セルの動作周波数は、１５５ＭＨｚから５．７６Ｍ
Ｈｚまで落とされる。５．７６ＭＨｚのクロックはタイ
ミング／フレーム生成部７０５で生成される。

【０１１９】ここで、図８の入力セル８０２−１は、第
１入力回線に対応する第１面バッファ部行きのセル＃１
−１であり、これが５．７６ＭＨｚクロック８０４に同
期して８０５−１のように１０８パラレルに展開され
る。８０２−１のセルデータの意味は図６と同じであ
り、８０５−１のように展開される。その他のセルに関
しても同様に１０８パラレルに展開される。

【０１２０】（ｅ）１０８パラレルに展開された８回線
分のセルは、内部配線７１３−１〜７１３−８より第１
セル多重部７１５−１に入力される。第１セル多重部７
１５−１は、これら８回線分のセルを９多重し、５２Ｍ
Ｈｚのクロックに同期して回線７１８−１より出力す
る。５２ＭＨｚのクロックは、タイミング／フレーム生
成部７０５で生成される。

【０１２１】なお、第１セル多重部７１５−１に入力さ
れるセルは８回線であるが、ここでは８多重ではなく９
多重を行っている。これは、セルのバッファメモリから
の読み出し時間を設けるためである。これについては後
述する。

【０１２２】セル多重の様子を、図８右欄の各入力８０
６〜８０８について示す。

【０１２３】ここで、クロック８０６は、前述した５２
ＭＨｚのクロックである。内部基準信号８０７は、第１
セル多重部７１５−１において回線の若番のセルを識別
する内部基準信号であり、タイミング／フレーム生成部
７０５で生成される。

【０１２４】また、８０８−１〜８０８−８は、１０８
パラレルに展開された８回線分のセルである。また、多
重されるセルの順番は回線番号の若い順からであること
を示している。また、出力８０８−９は、バッファメモ
リからセルの読み出しに割り当てられるので、セルは多
重されない。セル８０８−１〜８０８−８及び読み出し
時間８０８−９の周期は、入力部の動作説明（ｅ）項で
規定した１セル周期と同じ時間となる。

【０１２５】（ｆ）一方、位相整合後の宛先情報は、内
部配線７０７−１を介して第１宛先情報処理部７１２−
１に入力される。

【０１２６】各バッファ部には、前述したように、８回
線単位で宛先情報が入力部から送られて来ている。この
第１宛先情報処理部７１２−１は、１５５ＭＨｚクロッ
クに同期する宛先情報を５２ＭＨｚのクロックに同期さ
せて回線７１４−１から出力する機能を有している。

【０１２７】図８左欄の情報８０３は、この第１〜第８
入力回線の宛先情報を表している。第１セル多重部７１
５−１の出力８０８−１〜８０８−８は、第１〜第８入
力回線のセルが回線番号の若い順に多重されている。出
力８０９−１〜８０９−８は、第１宛先情報処理部７１
２−１の出力で、第１〜第８入力回線の宛先情報が回線
番号の若い順に出力ることを示している。また、メモリ
読み出しの時間８０９−９を設けている。つまり、セル
と宛先情報の回線番号が完全に一致していることを意味
してる。

【０１２８】すなわち、宛先情報処理部出力８０９は、
５２ＭＨｚクロック８０６に同期しており、宛先情報の
先頭バイトは内部基準番号８０７に一致している。これ
は、セルをバッファメモリに書き込む際に必要になる。

【０１２９】（ｇ）第１書き込み制御部７１６−１は、
宛先情報７１４−１に基づいてメモリ書き込みのための
ライトイネーブル信号を生成して内部配線７１９−１か
ら出力する。第１書き込み制御部７１６−１には、予め
サブバッファ部が６４回線あるうちのどの出力回線に該
当するかが設定されていなければならない。

【０１３０】この出力回線の設定は、この書き込み制御
部７１６−１〜７１６〜８に対する入力７１７により行
われる。また、同じサブバッファ部に配置される全ての
書き込み制御部には同一の出力回線番号が設定される。

【０１３１】図７の例では、第１出力回線のバッファ部
であるので、第１〜第８書き込み制御部７１６−１〜７
１６−８の全てに出力回線番号１１（ＲＢ＝１）が設定
されている。

【０１３２】なお、装置内で交換されるセル（すなわ
ち、図３の５４ビットセル３０１）にの第１オクテット
は、宛先情報３０２であり、この宛先情報３０２の宛先
表示ビット（ＲＢビット）に出力回線番号が設定されて
いる。宛先表示ビットＲＢは、スイッチ装置内に入力さ
れるセルが出力されるべき出力回線を特定するためのも
のである。

【０１３３】従って、第１書き込み制御部７１６−１
は、入力される宛先情報７１４−１の宛先表示ビットＲ
Ｂと、入力７１７とによって、予め設定されているＲＢ
値を比較し、一致した宛先情報に該当するセルに対して
だけライトイネーブル信号を有効にする。

【０１３４】因みに、図８に示す宛先ビット値８１０
は、宛先情報８０９−１〜８０８−８に設定されている
ＲＢ値を示している。第１−１バッファ部は、第１出力
回線用のバッファ部であり、ＲＢ値が１の宛先情報８０
９−１、８０９−２、８０９−４、８０９−６、８０９
−７にのみライトイネーブル信号８１１を有効にしてい
る。

【０１３５】従って、有効とみなされたセル８０８−
１、８０８−２、８０８−４、８０８−６、８０８−７
がバッファメモリに書き込まれ、無効と見なされた宛先
情報８０９−３、８０９−５、８０９−８に該当するセ
ル８０８−３、８０８−５、８０８−８は、第１出力回
線のバッファ部のバッフアメモリには書き込まれない。

【０１３６】しかし、セル８０８−３の宛先情報８０９
−３のＲＢ値は５であり、このセルは、第５出力回線の
バッファ部に書き込まれる。同じく、セル８０８−５の
宛先情報８０９−５のＲＢ値は６４であり、このセルは
第６４出力回線のバッファ部に書き込まれる。同じく、
セル８０８−８の宛先情報８０９−８のＲＢ値は８であ
り、このセルは第８出力回線のバッファ部に書き込まれ
るのである。

【０１３７】従って、１セル周期中に入力されるセル
が、どこのバッファメモリにも書き込まれないことは、
バッファメモリの容量を越えるセルを書き込もうとする
場合以外にない。これは、１セル周期中に入力される６
４回線全てのセルをバッファに蓄積できることを意味す
る。

【０１３８】なお、宛先情報バイト３０２（図３）のＲ
Ｂビットは６ビットなので、構成可能なスイッチの規模
は出力６４回線までである。しかし、リザーブビット
（ＲＥＳビット）を用いることにより、最大１２８回線
まで拡張可能である。

【０１３９】（ｈ）サブバッファ部内に設けられたバッ
ファメモリ７２０は、ライトポートを８ポート、リード
ポートを１ポート有する８ＷｌＲのＦｌＦＯ（Ｆｉｒｓ
ｔ ＩｎＦｉｒｓｔ Ｏｕｔ）である。

【０１４０】＃ＷＤ１〜＃ＷＤ８には、８回線単位のセ
ルが、第１〜第８書き込み制御部７１６−１〜７１６−
８で生成されたライトイネーブル信号に従って、回線７
１８−１〜７１８−８を介して入力される。一方、ライ
トイネーブル信号は、回線７１９−１〜７１９−８を介
して＃ＷＥ１〜＃ＷＥ８から入力される。

【０１４１】また、＃ＦＵＬＬ１−８からは、バッファ
メモリがセルで一杯になったことを示すバッファフル通
知信号が、回線７２６−１〜７２６−８から出力され
る。この信号は、それぞれ第１〜８書き込み制御部７１
６−１〜７１６−８に入力される。

【０１４２】図９の入力９１３〜９２２は、８ＷｌＲ−
ＦｌＦＯの構成及び動作の説明に係る構成部及び信号を
表している。

【０１４３】ここで、９１３−１〜９１３−８は、対応
するアドレスフィルタ部にバッファが満杯であることを
通知するのに用いられるバッファフル通知信号である。

【０１４４】また、９１４−１〜９１４−８は、８回線
単位に多重されたセルの入力である。

【０１４５】９１５−１〜９１５−８は、アドレスフィ
ルタ部から入力されるライトイネーブル信号である。

【０１４６】９１６−１〜９１６−８は、８回線単位で
多重されたセルの蓄積に用いられるＦｌＦＯメモリであ
る。この実施形態では、６４回線を８回線単位で多重し
ているため８個用意されている。

【０１４７】９１８−１〜９１８−８は、蓄積された出
力である。

【０１４８】９１９−１〜９１９−８は、第１〜第８Ｆ
ｌＦＯ９１６−１〜９１６−８ごとに用意されるリード
イネーブル信号である。

【０１４９】９２０−１〜９２０−８は、第１〜第８Ｆ
ｌＦＯ９１６−１〜９１６−８のそれぞれのＦｌＦＯに
セルが蓄積されていないことを通知する信号である。

【０１５０】９２１は、第１〜第８ＦｌＦＯ９１６−１
〜９１６−８の出力９１８−１〜９１８−８を選択する
セレクタである。

【０１５１】９２２は、８ＷｌＲ−ＦｌＦＯの出力であ
る。

【０１５２】９２３は、８Ｗ１Ｒ−ＦｌＦＯの外部で生
成されるリードイネーブル信号の入力である。

【０１５３】図９中の＃ＷＤ１〜＃ＷＤ８、＃ＷＥ１〜
＃ＷＥ８、＃ＦＵＬＬ１〜＃ＦＵＬＬ８、＃ＲＤ１、＃
ＲＥ１は、図中７の＃ＷＤ１〜＃ＷＤ８、＃ＷＥ１〜＃
ＷＥ８、＃ＦＵＬＬ１〜＃ＦＵＬＬ８、＃ＲＤ１、＃Ｒ
Ｅ１と一致する。

【０１５４】（ｉ）第１〜第８入力回線のセルは、本バ
ッファ部の動作説明（ｇ）項で述べたように、回線７１
８−１よりライトイネーブル信号７１９−１に従い、Ｆ
ｌＦＯ９１６−１に書き込まれる。書き込まれるセル
は、第１入力回線から入力される第１セル、第２入力回
線から入力される第２セル、第４入力回線から入力され
る第４セル、第６入力回線から入力される第６セル、第
７入力回線から入力される第７セルである。

【０１５５】これらセル９１７は、１セル周期中に書き
込まれたセルである。

【０１５６】次に、読み出しについて説明する。８Ｗｌ
Ｒ−ＦｌＦＯ７２０からのセル読み出しのタイミシグ
は、本バッファ部の動作説明（ｇ）項で述べた通り、１
セル周期中に１回だけセルの書き込みが終了した時点と
なる。この時、読み出し制御部７２１で生成されるリー
ドイネーブル信号７２３が、８１２（図８）の様に有効
となる。

【０１５７】８ＷｌＲ−ＦｌＦＯ７２０の内部は、８個
の第１〜第８ＦｌＦＯ９１６−１〜９１６−８で構成さ
れている。セルの読み出しは、セレクタ（ＳＥＬ）９２
１で選択される。リードイネーブル信号７２３、すなわ
ち、９２３が有効のとき９１９−１〜９１９−８のいず
れかが一つだけ有効となり、それに対応する９１８−１
〜９１９−８のいずれかから１セル読み出される。

【０１５８】第１ＦｌＦＯ９１６−１から第１セルが読
み出される場合、９１９−１が有効となり、回線９１８
−１からの出力が、セレクタ９２１から回線９２２を介
して読み出される。読み出された第１セルは、実際には
９２６の通りである。

【０１５９】次の読み出しは、第２ＦｌＦＯ９１６−２
となる。第２ＦｌＦＯ９１６−２は、第９〜第１６入力
回線のセルが蓄積されており、例えば、読み出されたセ
ルが９２７だとする。このとき、第１ＦｌＦＯ９１６−
１からの読み出しセル９２６と、第２ＦｌＦＯ９１６−
２からの読み出しセル９２７との読み出し間隔は、５．
７６ＭＨｚの周期となる。この読み出し間隔は、１セル
周期に相当する。

【０１６０】セルの読み出しは１セル周期ごとに、第１
〜第８ＦｌＦＯの順番で読み出される。また、次の読み
出しにあたるＦｌＦＯに読み出すべきセルが蓄積されて
いない場合、その次のＦｌＦＯからセルが読み出される
ことになる。第１〜第８ＦｌＦＯにセルが蓄積されてい
ないことは、各ＦＩＦＯから出力される９２０−１〜９
２０−８で知ることができる。

【０１６１】（ｊ）８ＷｌＲ−ＦｌＦＯ７２０から読み
出されるセルは、回線６２２−１を介してパラレル展開
回路７２４に入力される。パラレル展開回路７２４で
は、５．７６ＭＨｚの周期で読み出される１０８パラレ
ルのセル９２６を、１５５ＭＨｚの４パラレルのセル９
３０に展開し、出力ポート７２５より出力する。

【０１６２】ポート７２５より出力されるセルは、図７
が第１出力回線用のバッファ部であることから、第１出
力回線用の出力部行きのセルとなる。

【０１６３】（ｋ）バッファ部より出力されるセルは、
セルの先頭とタイミング／フレーム生成部７０５で生成
されるフレームの先頭とが一致した状態で出力される。
タイミング／フレーム生成部７０５で生成されるフレー
ムは、４面構成のバッファ部のうち第１出力回線用のバ
ッファ部から出力されるセルの先頭を識別するためのフ
レームである。フレーム９２９とセル９３０の位相関係
は図９に示す通りである。

【０１６４】その他のバッファ部においても、出力され
るセル９３０と、それぞれのバッファ部で生成されるフ
レーム９２９の位相関係は同様で、先頭が一致した状態
で出力される。また、出力されるセルの周期（フレーム
の周期）は１セル周期である。

【０１６５】（ｌ）８ＷｌＲ−ＦｌＦＯ７２０は、入力
ポートと同数のバッファフル通知信号７２６−１〜７２
６−８を出力し、書き込み制御部７１６−１〜７１６−
８に出力しいる。ここで、バッファフル通知信号７２６
−１〜７２６−８が、第１〜第８ＦｌＦＯ９１６−１〜
９１６−８にその容量を越えるセルの書き込みを禁止す
るための信号である。

【０１６６】従って、書き込み制御部７１６−１〜７１
６−８は、バッファフル通知７２６−１〜７２６−８を
受けた場合、たとえ自身のバッファに書き込むべきセル
があった場合でも、メモリ書き込みのためのイネーブル
信号７１９−１〜７１９−８を有効としない。

【０１６７】これは、すでに書き込まれているセルに対
してセルの上書きを禁止するためである。また、バッフ
ァに書き込まれるべきセルであるにも関わらず、バッフ
ァフル通知７２６−１〜７２６−８により書き込みを禁
止されたセルは廃棄されたことになる。

【０１６８】（Ａ−２−４）出力部における動作 図１１は、第１出力回線用の第１出力部の詳細図であ
る。図１１を用いて、第１出力部を説明する。その他の
全ての出力部についても全く同一の動作をする。

【０１６９】（ａ）４面あるバッファ部の第１出力回線
用のバッファ部からは、それぞれ、セルとフレームが第
１出力部の位相整合部１１０３に入力される。

【０１７０】このうち、１１００−１と１１０１−１
は、１面のバッファ部から入力される第１−１セルと第
１−１フレームの入力である。また、１１００−２と１
１０１−２は、２面のバッファ部から入力される第２−
１セルと第２−１フレームの入力である。１１００−３
と１１０１−３は、３面のバッファ部から入力される第
３−１セルと第３−１フレームの入力である。１１００
−４と１１０１−４は、２面のバッファ部から入力され
る第４−１セルと第４−１フレームの入力である。

【０１７１】あるバッファ面から出力されるセルとフレ
ームの先頭は一致して入力される。しかし、バッファ面
間のセルとフレームの位置関係、クロックの位相は、ス
イッチ装置内部を信号が通る経路によっては微妙にずれ
ていることがある。

【０１７２】従って、位相整合部１１０３において出力
部に入力される全てのセルならびにフレームは、入力部
の動作説明（ａ）項で説明したのと同様、図１０の要領
で信号間の位相合わせが行われる。

【０１７３】すなわち、位相整合部１１０３で位相合わ
せが行われ、バッファ部１〜４面の第１出力回線に対応
する各バッファ部からの第１−１セル１１０１−１〜第
第４−１セル１１０１−４は、セルの先頭が一致した状
態で、回線１１０６−１〜１１０６−４より出力され
る。

【０１７４】（ｂ）位相整合部１１０３でフレームの位
置関係は一致するので、その情報１００４をもとに第１
出力回線の第１フレーム１１１０がフレーム生成部１１
０５で生成される。第１フレーム１１１０は、出力部か
ら出力される第１出力回線の出力セルの先頭位置を識別
するための信号である。

【０１７５】（ｃ）位相整合部１１０３において位相関
係の一致した１５５ＭＨｚの４パラレルのセルは１１０
６−１〜１１０４からパラレル展開回路１１０７に入力
する。パラレル展開回路１１０７では、合計１６パラレ
ルの信号を８パラレル３１０ＭＨｚの信号に変換して第
１出力回線１１０８に出力する。これは、入力部で４分
割されたセルを出力部において１つの完全なセルに変換
して出力することを意味する。

【０１７６】第１出力回線１１０８から出力される第１
出力セル１１０９と、第１フレーム１１１０は、セルの
先頭とフレームの先頭が一致した状態で出力される。

【０１７７】これを図１２を用いて説明する。セル１２
０２−１は、バッファ部１面の第１出力回線用のバッフ
ァ部から出力されるセルである。同じく、セル１２０２
−２は、バッファ部２面の第１出力回線用のバッファ部
から出力されるセルである。同じく、セル１２０２−３
は、バッファ部３面の第１出力回線用のバッファ部から
出力されるセルである。同じく、セル１２０２−４は、
バッファ部４面の第１出力回線用のバッファ部から出力
されるセルである。セル１２０２−１〜１２０２−４
は、１５５ＭＨｚの４パラレルのセルである。

【０１７８】出力部は、これらを出力セル１２０５のよ
うに、３１０ＭＨｚの８パラレルの完全な形のセルに交
換する。また、出力セル１２０５の先頭は、フレーム１
２０４の先頭と一致されて、１セル周期の間隔で出力さ
れる。

【０１７９】（Ａ−３）第１実施形態の効果 （１）大規模、大容量のＡＴＭスイッチ装置を、上述の
実施形態で説明した１段型の出力バッファ型スイッチで
構成することにより、従来技術の例で述べた（問題２）
〜（問題５）に対する解決手段を実施しなく済ませるこ
とができる。これにより、セル交換以外のハードウェア
の増大を抑制し、回路構成を簡略化できる。

【０１８０】（２）上述の動作説明（（Ａ−２−２）入
力部の動作説明（ｃ）項）で述べたように、本実施形態
における入力部では、入力セルのパラレル展開時に、バ
スの動作速度を低減している。すなわち、実施形態の場
合、３１０ＭＨｚの８パラレルのセルを、１６パラレル
に展開することによりバスの動作速度を１５５ＭＨｚに
まで落とすことができる。

【０１８１】最大４３２パラレル（８パラレル×５４バ
イト）にまで展開できるが、パラレル展開数の増加は、
ＬＳＩ化を考慮した場合のピンネックになり、入力部に
収容できる回線数を減らすことになる。

【０１８２】また、ブロック間の配線数の増加はＰＣＢ
ボード上の配線を困難にするばかりでなく、信号間のビ
ット同期の保証を困難にする。従って、実施形態の場合
には１６パラレルに留めている。

【０１８３】（３）上述の動作説明（（Ａ−２−２）入
力部の動作説明（ｄ）項）で述べたように、本実施形態
における入力部では、宛先情報である入力セルの第１オ
クテットを多重することにより入力部からの配線数を削
減することができる。

【０１８４】なお、宛先情報を回線毎に、回線に付随す
る形態で回線数分だけ設ける方法が報告されている。実
施形態の場合は、宛先情報は８パラレルであり、入力部
が収容する回線数は８回線であった。

【０１８５】しかし、入力部に収容する回線数を１６回
線に増やした場合でも、宛先情報信号の信号数は８本で
済む。

【０１８６】また、入力部に収容する回線数が２７回線
を越える場合、例えば３２回線の場合、８パラレルの信
号をさらに追加しても宛先情報信号の信号数は、３２回
線に対して１６本で済み全体としては削減されることに
なる。

【０１８７】（４）上述の動作説明（（Ａ−２−３）バ
ッファ部の動作説明（ｄ）項）で述べたように、本実施
形態におけるバッファ部では、入力されるセルをアドレ
スフィルタ部内でさらにパラレル展開することにより、
セルの動作周波数を低減している。これにより、バッフ
ァメモリのアクセス速度を低減することができる。

【０１８８】すなわち、この実施形態の場合には、入力
部で、入力を８パラレルから１６パラレルに変換し、さ
らに、バッファ部で、その内の４パラレルの信号を１０
８パラレルに展開している。バッファ部は、入力１回線
に対し４面構成なので、バッファ部内で１０８パラレル
展開することは、８パラレルの入力セルを４３２パラレ
ルに展開したことと等価である。

【０１８９】なお、この効果の項（３）で述べた通り、
ブロック間の配線を極力減らすために、バッファ部内で
パラレル展開しているのである。

【０１９０】（５）上述の動作説明（（Ａ−２−３）バ
ッファ部の動作説明（ｅ）項）で述べたように、本実施
形態におけるセル多重部では、セル多重において（入力
回線数＋１）多重を実施している。これは、メモリ読み
出し期間を設け、バッファからのメモリ読み出しの制御
を容易にし、メモリ読み出しの周期を１セル周期に固定
することができる。

【０１９１】（６）上述の動作説明（（Ａ−２−３）バ
ッファ部の動作説明（ｇ）項）で述べたように、本実施
形態では、メモリへのセル書き込みの際、宛先情報から
ライトイネーブル信号を生成している。宛先情報は複数
あるバッファ部に共通に入力される。バッファ部同志は
独立動作しており、セルの書き込み動作も独立動作する
ことが可能である。

【０１９２】複数あるうちのバッファ部の一つをマスタ
とし、これに宛先情報を入力しライトイネーブル信号を
生成し、他のバッファ部をスレーブとし、これらにイネ
ーブル信号を供給してセルの書き込みを行う方法も報告
されている。

【０１９３】この様なマスタ・スレーブ方式は、バッフ
ァ部問の同期動作が必要となり制御が複雑になる。

【０１９４】本実施形態では、その様な制御は必要なく
回路構成が簡単で済む。

【０１９５】（７）上述の動作説明（（Ａ−２−３）バ
ッファ部の動作説明（ｈ）及び（ｉ）項）で述べた８Ｗ
１Ｒ−ＦＩＦＯの構成例は、内部に８個のＦＩＦＯを配
置している。１個のＦＩＦＯとして構成することは可能
であるが、ライトポートにおける多重が前提となり、メ
モリアクセス速度をさげるための構成が意味をなさなく
なる。

【０１９６】従って、８個のＦＩＦＯの読み出しを選択
する方式で、メモリアクセス速度を上げることなく８ラ
イトポート同時書き込み、１リード読み出しが可能とな
る。

【０１９７】これは、１ライトポートのＦＩＦＯを用い
るのに対し、１／８のアクセス速度で書き込みが可能と
なることを意味している。

【０１９８】メモリアクセス速度を下げることは（問題
１）で述べたことを解決できる。

【０１９９】（８）上述の動作説明（（Ａ−２−３）バ
ッファ部の動作説明（ｌ）項）で述べたように、複数回
線単位にセル書き込みのためのＦＩＦＯを個別に用意
し、ＦＩＦＯごとにメモリフルの状態を通知する信号を
有していることにより、特定の回線グループにセルが集
中しても、他の回線グループのセルの書き込みには影響
しない。

【０２００】１つのＦＩＦＯで構成した場合、ＦＩＦＯ
がフルになった時点でセルを廃棄することになり、入力
回線の全てに影響を及ぼす可能性がある。

【０２０１】実施形態の場合は、６４回線を８回線単位
でＦＩＦＯに対し、セルの書き込みを行なっている。第
１出力回線のバッファ部の第９入力回線〜第６４入力回
線には影響を及ぼさない。

【０２０２】（９）上述の動作説明（Ａ−２−２）入力
部の動作説明（ａ）項、（Ａ−２−３）バッファ部の動
作説明（ａ）項及び（Ａ−２−４）出力部の動作説明
（ａ）項で述べたように、入力部、バッファ部、出力部
の各機能ブロックでは、全ての主情報に対して位相整合
を実施している。これにより複数ある機能ブロック間の
独立動作を保証することが可能となる。

【０２０３】一般に、入力部、バッファ部、出力部すべ
ての機能ブロックを１個のＬＳＩで構成するのが理想で
はあるが、現状の技術では不可能である。従って、実際
には、複数のＬＳＩの分割して、スイッチ装置を構成す
ることになる。このため、スイッチ装置内では、機能ブ
ロック間はＰＣＢボード上で配線されることになる。従
って、機能ブロック間の信号には配線の遅延が生じるこ
とになる。信号の速度が速ければ速いほど、遅延に対す
る要求が厳しくなる。

【０２０４】しかし、入力部とバッファ部間の全ての信
号のビット同期をとることは困難である。同様に、バッ
ファ部と出力部間の全ての信号のビット同期を取ること
も困難である。

【０２０５】従って、ビット同期の保証はフレームとセ
ルにとどめ、各機能ブロックで位相整合を実施すること
によりセル交換の動作を保証してる。これは、各ブロッ
ク間で、同期情報のやり取りを必要としないことを意味
し、スイッチの構成を容易にすることにもつながる。

【０２０６】（Ｂ）第２実施形態 以下、図面について、本発明の第２の実施形態を説明す
る。

【０２０７】（Ｂ−１）第２実施形態の構成 上述の第１の実施形態では、１つのバッファ部に１つの
８Ｗ１Ｒ−ＦＩＦＯを配置していたのに対し、この第２
の実際形態では、図１３のように２つ配置する。

【０２０８】図１３は、入力される信号は図１１と同じ
である。位相整合後のセルを第１出力回線用の第１〜第
８アドレスフィルタだけでなく、第２出力回線用の第９
〜第１６アドレスフィルタに入力している。フレーム
は、第１出力回線と第２出力回線に共通のフレームとな
る。

【０２０９】（Ｂ−２）第２実施形態の動作 続いて、この第２の実施形態に係るＡＴＭスイッチ装置
の動作を説明する。ただし、位相整合部、第１〜第１６
アドレスフィルタ部、第１及び第２の８Ｗ１Ｒ−ＦＩＦ
Ｏ、第１及び第２パラレル展開回路、タイミング／フレ
ーム生成部、読み出し制御部の内部構成及び動作は、第
１の実施形態の場合と全く同じであるのでその説明は省
略する。

【０２１０】この図１３に示す第２の実施形態に特有な
部分は、第１出力回線及び第２出力回線用のバッファ部
の構成である。従って、第１出力回線用の第１〜第８ア
ドレスフィルタにはＲＢ＝１を、第２出力回線用の第１
〜第８アドレスフィルタにはＲＢ＝２を設定しなければ
ならない。

【０２１１】第１の実施形態では、出力１回線にセルを
交換するのに、バッファ部を４個必要とする構成であっ
た。（これは、バッファ部が４面構成で出力１回線を構
成するためである。）これに対し、第２の実施形態で
は、４個のバッファ部で出力２回線のセルを交換でき
る。

【０２１２】第１の実施形態で述べたが、１面に複数個
のバッファ部があるとしても、各バッファ部に入力され
る信号は共通である。従って、第２の実施形態では位相
整合後のセル及び宛先情報を第１出力回線と第２出力回
線の機能ブロックに入力している。これにより、１つの
バッファ部で出力２回線分が交換できるのである。

【０２１３】（Ｂ−３）第２の実施形態の効果 第１の実施形態においては、６４回線を交換するには２
５６（６４×４）個のバッファ部が必要であったため、
１個のバッファ部を１個のＬＳＩで実現する場合、バッ
ファ部だけで２５６個のＬＳＩが必要となる。

【０２１４】それに対し、第２の実施形態では、１２８
個のＬＳＩで済む。これは、スイッチ装置のハード量の
削減及びブロック間の配線の削除が可能となり、装置構
成が容易になる等の効果を生む。

【０２１５】バッファ部に対する入力信号が共通である
ため、出力回線の数を増やしても入力ピンの数は変わら
ない。変わるのは出力回線の数だけである。出力１回線
に対する出力ピンの数はセルが４ピン、フレームが１ピ
ンだけである。回線数の拡張で増えるピン数はセルの４
ピンだけであり、回線の拡張がＬＳＩピンネックにはつ
ながらない。

【０２１６】ＬＳＩのプロセス技術の進歩により、１個
のバッファ出出力４回線を交換するなどの回線規模の拡
張を実施することも可能である。

【０２１７】（Ｃ）他の実施形態 なお、上述の実施形態においては、ＡＴＭスイッチ装置
について述べたが、かかるＡＴＭセルの交換機能を有す
る装置や機器であれば適用することができる。

【０２１８】また、上述の実施形態においては、入力６
４回線×出力６４回線の場合において用いる回路構成の
一例を説明したが、入力部、バッファ部、出力部の各個
数及びこれらの内部構成はそれぞれ、システムに応じて
他の構成を採り得る。

【０２１９】

【発明の効果】上述のように、本発明によれば、ＡＴＭ
セル交換装置を、ｎ個の入力回線のうち複数の入力回線
を収容する複数の入力手段と、１又は複数のバッファ手
段及び出力手段を有する１段の単位スイッチを具備する
出力バッファ型とし、各入力手段が、収容する各入力回
線のそれぞれから入力されるＡＴＭセルを１グループと
してパラレル展開するパラレル展開部と、パラレル展開
したＡＴＭセルを１グループとして多重するＡＴＭセル
多重部と、収容する各入力回線から入力される各ＡＴＭ
セルから宛先情報を抽出する宛先情報抽出部と、抽出し
た宛先情報を１グループとして多重する宛先情報多重部
とを有することにより、宛先情報の伝送に必要とされる
配線数を収容回線数に比して少なくすることができる。

【０２２０】また、上述のように、本発明によれば、Ａ
ＴＭセル交換装置を、ｎ個の入力回線のうち複数の入力
回線を収容する複数の入力手段と、１又は複数のバッフ
ァ手段及び出力手段を有する１段の単位スイッチを具備
する出力バッファ型とし、各バッファ手段が、各入力手
段が収容する複数の入力回線を１グループとして、各入
力手段からのＡＴＭセルを各グループ毎にパラレル展開
するパラレル展開部と、パラレル展開後の各グループ毎
のＡＴＭセルを各グループ毎に多重するＡＴＭセル多重
部とを有することにより、バッファ内部に存在するバッ
ファメモリへのアクセス速度を低減することができる。
またこのように、バッファ内部にてパラレル展開するこ
とにより、当該バッファ手段と出力手段との間の配線数
を低減することができる。

【０２２１】さらに、上述のように、本発明によれば、
ＡＴＭセル交換装置を、ｎ個の入力回線のうち複数の入
力回線を収容する複数の入力手段と、１又は複数のバッ
ファ手段及び出力手段を有する１段の単位スイッチを具
備する出力バッファ型とし、各バッファ手段の出力段
が、各入力手段が収容する複数の入力回線を１グループ
として、各グループ毎の先入先出型記憶部と、グループ
毎の先入先出型記憶手段より順番にＡＴＭセルを読み出
して出力するＡＴＭセルを各グループ毎で選択する選択
部とを有することにより、特定の回線についての伝送セ
ルの増大によりセル廃棄の必要が生じる場合にも、その
影響を当該回線と共に収容されている回線の範囲で収め
ることができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るＡＴＭスイッチ装置の構
成を示すブロック図である。

【図２】従来型のＡＴＭスイッチ装置の構成を示すブロ
ック図である。

【図３】ＡＴＭセルフォーマットを示す図である。

【図４】単位スイッチを多段接続して構成したＡＴＭス
イッチ装置の構成を示すブロック図である。

【図５】入力部の構成を示すブロック図である。

【図６】入力部におけるＡＴＭセルの展開動作を示す図
である。

【図７】バッファ部の全体構成を示すブロック図であ
る。

【図８】バッファ部内アドレスフィルタ部での動作を示
す図である。

【図９】バッファ部出力段に設けるＦＩＦＯメモリの動
作説明に供する図である。

【図１０】位相整合部の入出力関係を示す図である。

【図１１】出力部の構成を示すブロック図である。

【図１２】出力部の動作説明に供する図である。

【図１３】第２の実施形態に係るＡＴＭスイッチ装置の
うちバッファ部の構成例を示すブロック図である。

【符号の説明】

１０２…入力部、１０５…バッファ部、１０８…出力
部、５０３、７０３、１００３…位相整合部、５０５、
７０５…タイミング／フレーム生成部、５０８…宛先抽
出部、５０９…パラレル展開回路、５１１…宛先多重
部、７１０…アドレスフィルタ部、７２０…８ライトポ
ート１リードポート型ＦＩＦＯメモリ、７２１…読出制
御部、９１６…ＦＩＦＯメモリ、９２１…セレクタ、１
００５…フレーム生成部。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 ｎ個の入力回線のうち複数の入力回線を
   収容する複数の入力手段と、１又は複数のバッファ手段
   及び出力手段を有する１段の単位スイッチを具備する出
   力バッファ型のＡＴＭセル交換装置において、 上記各入力手段が、収容する上記各入力回線のそれぞれから入力されるＡＴ
   Ｍセルを１グループとしてパラレル展開するパラレル展
   開部と、 パラレル展開した上記ＡＴＭセルを１グループとして多
   重するＡＴＭセル多重部と、 収容する上記各入力回線から 入力される各ＡＴＭセルか
   ら宛先情報を抽出する宛先情報抽出部と、上記 抽出した宛先情報を１グループとして多重する宛先
   情報多重部とを有することを特徴とするＡＴＭセル交換
   装置。
2. 【請求項２】 ｎ個の入力回線のうち複数の入力回線を
   収容する複数の入力手段と、１又は複数のバッファ手段
   及び出力手段を有する１段の単位スイッチを具備する出
   力バッファ型のＡＴＭセル交換装置において、 上記各バッファ手段が、上記各入力手段が収容する複数の入力回線を１グループ
   として、上記各入力手段からのＡＴＭセルを各グループ
   毎にパラレル展開する パラレル展開部と、 パラレル展開後の上記各グループ毎のＡＴＭセルを各グ
   ループ毎に多重するＡＴＭセル多重部とを有することを
   特徴とするＡＴＭセル交換装置。
3. 【請求項３】 請求項２に記載のＡＴＭセル交換装置に
   おいて、 上記各バッファ手段が、多重出力される各ＡＴＭセルに
   ついての書込許可信号を、当該ＡＴＭセルの宛先情報に
   基づいて生成し上記出力手段へ出力する書込制御部を有
   することを特徴とするＡＴＭセル交換装置。
4. 【請求項４】 ｎ個の入力回線のうち複数の入力回線を
   収容する複数の入力手段と、１又は複数のバッファ手段
   及び出力手段を有する１段の単位スイッチを具備する出
   力バッファ型のＡＴＭセル交換装置において、 上記各バッファ手段の出力段が、上記各入力手段が収容する複数の入力回線を１グループ
   として、各グループ毎の 先入先出型記憶部と、上記グループ毎の 先入先出型記憶手段より順番にＡＴＭ
   セルを読み出して出力するＡＴＭセルを各グループ毎で
   選択する選択部とを有することを特徴とするＡＴＭセル
   交換装置。
5. 【請求項５】 請求項４に記載のＡＴＭセル交換装置に
   おいて、 上記各バッファ手段は、上記先入先出型記憶部に対する
   ＡＴＭセルの書き込み、読み出し、廃棄を各グループ毎
   に個別に制御することを特徴とするＡＴＭセル交換装
   置。
6. 【請求項６】 請求項１に記載のｎ個の入力回線のうち
   複数の入力回線を収容する入力手段と、請求項２〜５の
   いずれかに記載のバッファ手段と、出力手段とをそれぞ
   れ１又は複数有する１段の単位スイッチを具備する出力
   バッファ型のＡＴＭセル交換装置。
7. 【請求項７】 請求項６に記載のＡＴＭセル交換装置に
   おいて、上記各入力手段、各バッファ手段及び各出力手
   段の入力段が、配線間の位相差を取り除く位相整合部を
   有することを特徴とするＡＴＭセル交換装置。