KR19980087152A - 에이티엠 셀 교환장치 - Google Patents

Abstract

셀이 전송되는 전송속도를 감소시킬 수 있는 ATM 셀 스위치를 실현하기 위해, 출력 버퍼형 ATM 셀 스위치는 입력부, 버퍼부 및 출력부를 구비하는데, 여기서 버퍼부는 셀의 전송속도를 감소시킨다. 또한, ATM 스위치는 어드레스 필터부의 수신지와 셀 내에 포함된 수신지를 비교하고, 버퍼 메모리로 셀을 전송하는 것을 제어하여, 셀의 전송속도를 보다 효율적으로 감소시킬 수 있다.

Description

에이티엠 셀 교환장치

본 발명은 ATM(Asynchronous Transfer Mode = 비동기 전송 모드)셀을 교환하는 기능을 구비한 ATM 교환장치에 관한 것이다.

고정길이 패킷인 셀을 교환하는 ATM 교환장치에 널리 사용되어 왔다. 셀을 교환하기 위해, ATM 교환장치는 셀을 일시적으로 저장하기 위한 버퍼 메모리를 필요로 한다. 버퍼 메모리의 배치 및 배치수와 관련하여, 다양한 교환방법이 제안되어 왔다. 몇가지의 교환방법이 다음의 참고문헌에 개시되어 있다. (1) 고속 ATM 교환 시스템의 기술개발, NTT RD Vol. 95 No. 10 p. 839∼846; (2) 링크속도를 변경하는 스위치를 사용한 160 Gigabit/s ATM 교환장치를 구성하는 방법 SSE 93-69, IN 93-76, CS 93-92(1993-10).

보다 명확히, 본 발명은 출력 버퍼형 ATM 교환장치에 관한 것이다. 이후에, 출력 버퍼형 ATM 교환장치에 관해서 설명한다. 다단계의 ATM 교환장치의 단점에 초점을 맞추어 진행하는 출력 버퍼형 ATM 교환장치의 이점을 명확하게 설명하기 위해, 출력 버퍼형 ATM 교환장치와 대조하여, 약간의 결점을 가진 다단계의 ATM 교환장치(도 12에 나타낸 3단계의 ATM 교환장치)에 대해서 설명한다.

다음의 논의를 요약하면, 도 11a에 나타낸 종래의 출력 버퍼형 ATM 교환장치는 도 12에 나타낸 다단계의 ATM 교환장치의 단점, 즉 셀 충돌을 해결했다. 도 11a에서의 종래의 출력 버퍼형 ATM 교환장치에 있어서, 공통버스(1250) 상의 셀은 매우 고속으로 운행하도록 요구받는데, 그것은 출력 버퍼형 ATM 교환장치를 설계하는데 있어서, 장치를 선택할 때의 제약과 같은 약간의 곤란이 있다. 따라서, 본 발명에 따른 출력 버퍼형 ATM 교환장치는 그러한 곤란을 제거한다. 상기의 목적을 달성하기 위해, 본 발명에 따른 출력 버퍼형 ATM 교환장치의 주된 구성은 다음과 같다. 즉, 도 1에 도시한 바와 같이, 1개의 입력부로부터 출력된 셀은 복수의 출력부로 분배되거나 분할된다. 또한, 본 발명은 셀이 운행하는 회선의 개수를 증가시키는 병렬전개를 이용한다. 병렬 전개에 의해 셀이 저속으로 운행할 수 있다.

이하, n개씩(n은 입력회선과 출력회선의 수를 나타낸다.) 출력 버퍼형 ATM 교환장치를 나타내는 도 11를 참조하면서 교환방법의 일례로서 종래의 출력 버퍼형 ATM 교환장치에 대해서 설명한다. 도 11a에 도시한 바와 같이, 입력셀(1200-1∼1200-n)의 각각은 입력회선(1201-1∼1201-n)를 통해서 각 입력셀 처리부(1200-1∼1200-n)로 입력된다. 입력셀 처리부(1202-1∼1202-n)는 각각 입력셀(1200-1∼1200-n)의 위상을 같게 만들어서, 그 위에 비트를 전개하여, 비트 전개된 셀을 회선(1203-1∼1203-n)을 통해서 셀다중부(1204)에 출력한다. 셀다중부(1204)는 그 셀에 대해서 시분할 다중하여, 시분할 다중된 셀을 공통버스(1205)를 통해 출력 버퍼부(1206-1∼1206-n)에 전달한다.

도 11b에서, 출력 버퍼부(1206-1∼1206-n)의 각각은 수신지 참조부(1209)와 버퍼 메모리(1210)로 구성된다. 수신지 참조부(1209)는 공통버스(1205) 상의 셀을 식별하여, 지시된 셀만 내부의 버퍼 메모리(1210)에 기록함으로써, 각 버퍼 메모리(1210)는 그곳으로 향한 셀과 내부에 저장되지 않은 다른 셀을 저장한다.

ITU-T 권고 및 ATM 포럼은 셀의 길이에 대해서 53바이트로 규정한다. 대부분의 ATM 교환장치에 있어서, 53 바이트 셀의 선두에는 출력버퍼의 수신지를 나타내는 수신지 정보인 1바이트가 부가되어, 54바이트 셀이 교환된다 도 11a에서, 셀(1200-1∼1200-n)의 길이는 54바이트이다.

도 11c는 ITU-T 권고와 ATM 포럼에서 규정한 53바이트 셀(1300)의 포맷을 나타내면서, 1바이트(1302)을 부가한 54바이트 셀(1301)의 포맷을 나타낸다. 54바이트 셀의 경우에 있어서, 출력 버퍼(1206-1∼1206-n)는 53바이트 셀(1300)의 출력 버퍼와 비교하여 큰 것을 필요로 한다. 게다가, 셀 단위의 스루풋(throughput)이 크기 때문에, 셀의 속도제어를 위한 메모리가 필요하다.

부수적으로, 멀티미디어 통신의 확산으로 고속 및 대규모의 ATM 교환장치가 필요하게 되었다. 현 ATM 교환장치의 용량은 10Gbps-20Gbps의 범위이지만, 미래의 ATM 교환장치의 필요한 용량은 대략 100Gbps이다.

고속 및 대규모의 ATM 교환장치를 개발하는 방식 중 하나로서, 참고문헌(1) 및 (2)에 기술한 바와 같이, 10-20Gbps 교환장치 용량의 복수의 스위치를 접속하는 방법이 알려져 있다. 3단계의 ATM 교환장치에 대해서는 도 12에 예시되어 있다. 이 ATM 스위치는 제 1 단계의 단위 스위치(1420-1450)와, 제 2 단계의 단위 스위치(1421-1451)와, 제 3 단계의 단위 스위치(1422-1452)로 구성된다. 여기서, 예컨대, 단위 스위치(1420)는 입력회선(1400-1∼1400-m)을 수용한다. 비슷하게, 그 외의 단위 스위치(1430, 1440, 1450)는 입력회선(1401-1∼1401-m, 1402-1∼1402-m, 1403-1∼1403-m)을 각각 수용한다. 반대로, 제 3 단계에서, 예컨대, 단위 스위치(1422)는 출력회선(1404-1∼1404-m)을 수용한다. 비슷하게, 그 외의 단위 스위치(1432, 1442, 1452)는 출력회선(1405-1∼1405-m, 1406-1∼1406-m, 1407-1∼1407-m)을 각각 수용한다. 제 2 단계에서, 단위 스위치(1421)는 각 회선(1411, 1412)를 통해서 단위 스위치(1420, 1430)에 접속되고, 각 회선(1413, 1414)를 통해서 단위 스위치(1422, 1432)에 접속된다. 그 외의 단위 스위치(1431, 1441, 1451)도 마찬가지로 접속된다. 이 ATM 교환장치는 아래와 같은 몇 개의 문제점을 갖는다.

(1) 링크 혹은 단위 스위치 간의 접속에 있어서의 스루풋은 빨라야 한다. 예컨대, 각 입력회선의 스루풋이 V라고 가정하면, 각 링크의 스루풋은 m×V이다. 특히, 입력회선의 각각의 스루풋이 155.52 Mbps이고, 그것의 회선수가 8이면, 링크의 스루풋은 대략 1.2 Gbps이다. 이것은 입력 회선수 및 그것의 스루풋이 커짐에 따라, 단위 스위치의 스루풋 혹은 동작 주파수가 증가하는 것을 의미한다. 따라서, 단위 스위치는 그러한 셀을 그 내부에 고속으로 기록해야 한다.

디바이스에 관해서, ECL(Emitter Coupled Logic) 및 TTL(Transistor Transistor Logic)과 비교해 보면, CMOS(Complementary Metal-Oxide-Semiconductor)는 일반적으로 제조와 비용면에 있어서 ATM 스위치의 LSI(large scale integration)에 유리하다. 그러나, CMOS에 의해 집적화된 ATM 스위치는 150MHz의 범위를 넘어서 동작할 수 없고, 또한 지연 및 레이아웃과 관련된 회로 설계에 있어서 몇 가지의 제약이 있다.

또한, 메모리와 관련하여, 매우 고속으로, 예컨대 150MHz로 대량의 셀을 내부에 저장하는 것은 어렵다. 또한, 메모리의 전력소비가 증가하여 그것의 동작 주파수도 증가한다. 따라서, 동작속도 및 전력소비의 점에서 CMOS를 대신해서 ECL 및 TTL를 메모리의 LSI에 사용하는 것은 어렵다.

(2) 링크의 스루풋을 감소시키기 위해서, 각 링크를 병렬화하는 방법과 단위 스위치들 사이의 링크의 수를 증가시키는 또 다른 방법이 제안되어 왔다. 그러나, 이들 방법은 단위 스위치들 사이에서 배선수를 얻을 수도 있다. 예컨대, LSI에 집적된 각 단위 스위치가 인쇄된 배선기판 상에 실장되면, LSI들 사이의 많은 배선은 곤란한 것이 될 수도 있다. 게다가, 배선들 사이의 크로스토크(crosstalk)와 셀들의 지연에 의해 이 링크의 고속의 동작 속도가 저하된다.

링크의 수를 증가시키면 단위 스위치는 보다 자유롭게 링크를 선택할 수 있는데, 그것은 상기의 충돌을 피하기 위한 것이다. 이것에 의해 각 셀이 통과할 수 있는 복수의 링크(예컨대, 경로(1408, 1409, 1410))를 포함하는 경로의 수가 증가된다. 그러나, 경로가 증가하면, 각 단위 스위치가 경로 중 어느 것이 선택되는지를 판정하는 것은 어렵게 된다. 또한, 어떠한 셀 충돌도 없이 적합한 경로를 선택하는 알고리즘을 형성하는 것은 어렵다. 또한, 이것에 의해 하드웨어가 증가하게 된다.

(3) 제 2 단계의 단위 스위치와 다음의 다른 스위치의 출력 포인트에서 셀들의 충돌이 발생할 수도 있다. 보다 명확히, 입력회선(1400-1)을 통해서 셀이 출력회선(1406-1)에 도착하고, 입력회선(1402-1)을 통해서 셀이 출력회선(406-1)에 도착한다고 가정하면, 전자의 셀은 경로(1408)를 따라 전진하고, 후자의 셀은 경로(1409)를 따라 전진한다. 양쪽 셀이 단위 스위치(1420, 1440) 내에 입력되면, 이들 셀은 단위 스위치(1431)의 출력 포인트(1415)에서 혹은 그 내부의 버퍼 메모리에서 서로 충돌한다. 비슷하게, 입력회선(1403-m)을 통해서 셀이 경로(1410)를 따라 전진하여, 또 다른 충돌이 단위 스위치(1442)의 출력 포인트(1416)에서 혹은 그것의 버퍼 메모리에서 발생할 수도 있다. 따라서, 복수의 단위 스위치의 다단 접속에 있어서는, 그러한 셀의 충돌을 피하는 것을 요구하는데, 그것은 충돌을 피하기 위한 대량의 알고리즘을 단위 스위치의 하드웨어에 부담시킨다.

(4) 복수의 단위 스위치를 다단 접속하는 경우에 있어서는, 다음의 단위 스위치에서 선행의 단위 스위치까지 트리거 신호가 요구되고 있는데, 여기서 제어신호는 선행의 단위 스위치에게 그곳으로부터 셀을 출력하라고 명령한다. 따라서, 이것에 의해 인접하는 단위 스위치들 사이의 배선수가 증가하게 된다. 예컨대, 단위 스위치(1420)와 단위 스위치(1421) 사이의 셀을 링크(1411)를 통해서 전송하는 경우에, 단위 스위치(1421)에 의해 야기된 제어신호(1417)는 단위 스위치(1420)에게 요청하여 단위 스위치(1421)로 셀을 출력하게 한다.

복수의 단위 스위치를 다단 접속하는 것과 반대로, 출력 버퍼형 스위치와 공통 버퍼형 스위치와 같은 단일 스위치가 오히려 더 바람직하다고 여겨진다. 그러나, 이들 단일 스위치는 입력 셀을 다중화하는 것을 요구한다. 따라서, 이것은 전송 및 배선시에 고속 동작을 필요로 한다.

따라서, 본 발명의 목적은 셀이 거의 파기되는 일없이 높은 전송속도로 셀을 교환할 수 있는 ATM 셀 교환장치를 제공하는 데에 있다.

본 발명의 제 1 관점에 따라, 각 셀의 수신지를 나타내는 수신지 정보를 가진 복수의 입력 셀을 분배하는 입력부와, 분배된 셀을 버퍼링하는 버퍼부와, 분배된 셀에 대하여 병렬축소를 실행하는 복수의 출력부를 구비하는 출력 버퍼형 ATM 셀 교환장치가 제공되어 있다.

본 발명의 또 다른 관점에 따라, 각 셀의 수신지 정보를 갖는 입력 셀을 버퍼링하는 출력 버퍼형 ATM 셀 교환장치의 버퍼부 내의 서브버퍼부가 제공되어 있는데, 여기서 서브버퍼부는 입력 셀을 일시적으로 저장하는 버퍼 메모리와, 입력 셀에 대하여 병렬전개를 실행하는 복수의 병렬전개회로, 병렬전개된 셀에 대하여 다중화를 실행하는 셀 다중부, 및 셀의 수신지 정보가 일정한 수신지 정보와 일치한다는 것을 판정할 때, 병렬전개된 셀 중 하나의 셀이 버퍼 메모리 내부에 기록되는 것을 허용하는 기록 제어부를 포함하는 일정한 수신지 정보를 할당하는 어드레스 필터부와, 버퍼 메모리로부터 출력된 셀에 대하여 병렬축소를 실행하는 축소회로를 구비한다.

본 발명의 또 다른 관점에 따라, 수신지 정보를 갖고, 출력 버퍼형 ATM 셀 교환장치 내에 일정한 수신지 정보를 갖는 복수의 버퍼 메모리 중 하나를 통과하는 복수의 셀을 교환하는 방법이 제공되어 있는데, 여기서 상기 교환방법은 일정한 수신지 정보와 셀 내에 포함된 수신지 정보를 비교하는 단계와, 버퍼 메모리의 일정한 수신지와 동일한 수신지 정보를 갖는 셀이 버퍼 메모리 내부에 저장되는 것을 허용하는 단계를 구비한다.

본 발명은 본 발명의 바람지한 실시예의 아래의 상세한 설명과 첨부도면으로부터 보다 완전하게 이해할 수 있다. 그러나, 본 발명은 오직 설명과 이해를 위한 것뿐이지 특정한 실시예에 한정되는 것은 아니다.

도 1은 본 발명에 따른 ATM 셀 스위치의 제 1 실시예의 구성을 나타내는 개략도,

도 2는 입력부의 구성을 나타내는 개략도,

도 3은 입력부의 동작을 나타내는 설명도,

도 4는 입력부 내의 위상정합부의 동작을 나타내는 도면,

도 5는 버퍼부 내의 서브버퍼부의 상세한 구성을 나타내는 도면,

도 6은 서브버퍼부의 동작을 나타내는 설명도,

도 7은 버퍼 메모리 내의 FIFO의 동작과 병렬전개회로의 동작을 나타내는 설명도,

도 8은 출력부의 구성을 나타내는 개략도,

도 9는 출력부의 동작을 나타내는 설명도,

도 10은 ATM 스위치의 제 2 실시예의 서브버퍼부의 구성을 나타내는 개략도,

도 11a 내지 도 11c는 종래의 ATM 스위치를 나타내는 도면,

도 12는 종래의 ATM 스위치의 동작을 나타내는 도면.

도면의 주요부분에 대한 부호의 설명

1-1∼1-(n/m) : 입력부 2-A∼2-D : 버퍼부

3-1∼3-n : 출력부 11,20,50 : 위상정합부

12,21 : 타이밍/프레임 생성부 14-1(1)∼14-1(8) : 병렬전개회로

17 : 수신지 다중부 22-1∼22-8 : 어드레스 필터부

이하, 첨부도면을 참조하면서 본 발명에 따른 ATM 스위치의 바람직한 실시예에 대해서 설명한다.

제 1 실시예

구성

도 1은 n개의 입력회선 × n개의 출력회선의 출력 버퍼형인 ATM 스위치의 제 1 실시예의 구성을 나타내는 도면이다. 도 1에 도시한 바와 같이, ATM 스위치는 복수의 입력부(1-1∼1-(n/m))와, 복수의 버퍼부(2-A∼2-D)와, 복수의 출력부(3-1∼3-n)를 구비하고, 여기서 m은 입력부(1-1∼1-(n/m))의 각각으로 공급된 입력셀의 회선수를 나타낸다. m=16, n=128이라고 가정하면, ATM 스위치는 8개(=128/16)의 입력부를 필요로 한다. 여기서, 모든 입력부(1-1∼1-(n/m))는 서로 비슷하게 작용하고, 모든 버퍼부(2-A∼2-D)도 서로 비슷하게 작용하며, 모든 출력부(3-1∼3-n)도 서로 비슷하게 작용한다. 입력부(1-1∼(n/m)), 버퍼부(2-A∼2-D) 및 출력부(3-1∼3-n)의 순서로 설명할 것이다.

입력부

우선, 입력셀(4-1(1)∼4-1(m))은 입력부(1-1)에 입력되고, 다른 입력셀은 다른 입력부에 비슷하게 입력된다. 여기서, 예컨대, 입력부(1-1)는 입력셀(4-1(1))에 대해서, 복수의 병렬 신호회선을 사용하여 직렬 입력셀을 복수의 셀로 분할하는 기능인 병렬전개를 실행하여, 4개의 회선(5-1(1)(A)∼5-1(1)(D))을 포함하는 회선(5-1(1))을 통해서 입력셀을 출력한다. 비슷하게, 다른 입력부는 각 입력 셀에 대해서 병렬전개를 실행한다. 또한, 입력부(1-1)는 각 입력 셀(4-1(1)∼4-1(m))의 제 1 옥텟을 각각 다중화하여 회선(6-1)을 통해서 다중화된 셀을 출력한다.

버퍼부

다음에, 4개의 버퍼부(2-A∼2-D)의 각각의 주요 기능은 입력부(1-1∼1-(n/m))에서 병렬 전개를 했던 셀을 버퍼링하는 것이다. 예컨대, 버퍼부(2-A)는 n개의 서브버퍼부(2-A(1)∼2-A(n))를 포함하는데, 이들 n개의 서브버퍼부(2-A)(1)∼2-A(n))는 입력셀을 n개의 셀로 분할하는데 사용된다. 예컨대, 회선(5-1(A))을 통해서 병렬 전개된 셀은 n개의 서브버퍼부(2-A(1)∼2-A(n))로 분할된다. 비슷하게, 버퍼부(2-A)에서, 입력부(1-1∼1-(n/m))로부터 입력된 셀의 각각은 n개의 서브버퍼부(2-A(1)∼2-A(n))로 분할되도록 n개 분기한다.

상술한 바와 같이, 회선(5-1(1)(A))을 통해서 입력부(1-1)로부터 버퍼부(2-A)로 출력된 셀은 통상 서브버퍼부(2-A(1)∼2-A(n))에 분배된다. 비슷하게, 회선(5-1(1)(B)을 경유하는 셀과, 회선(5-1(1)(C))을 경유하는 셀과, 회선(5-1(1)(D))을 경유하는 셀은 통상 각 버퍼부(2-B, 2-C, 2-D) 내의 서브버퍼부(미도시)에 분배된다. 다른 입력부로부터 출력된 셀은 입력부(1-1)로부터 출력된 셀과 비슷하게 분배된다.

입력부(1-1)의 각각에서 m개 다중화되었던 회선(6-1) 상의 제 1 옥텟 출력은 예컨대, 버퍼부(2-A) 내의 n개의 서브버퍼부(2-A(1)∼2-A(n))의 각각으로 입력되고, 다른 버퍼부 내의 서브버퍼부의 각각으로 비슷하게 입력된다. 비슷하게, 각 입력부로 m개 다중화되었던 회선(6-1) 이외의 회선 상의 제 1 옥텟 출력은 버퍼부(2-A∼2-D) 내의 서브버퍼부의 각각에 입력된다.

부수적으로, 예컨대 버퍼부(2-A)에서, 서브버퍼부(2-A(1))는 회선(6-1)을 경유하여 입력되는 제 1 옥텟에 근거하여 m개의 회선(5-1(1)(A)∼5-1(m)(A))을 통해서 입력된 셀을 교환하기 위한 것이다. 버퍼부(2-A) 내의 다른 서브버퍼부는 비슷하게 작용하고, 다른 버퍼부(2-B∼2-D) 내의 서브버퍼부도 비슷하게 작용한다.

출력부

예컨대, 출력부(3-1)에는 버퍼부(2-A)로부터 교환된 셀이 회선(7-(A))을 통해 입력되고, 버퍼부(2-B∼2-D)로부터 다른 교환된 셀이 회선(7-1(B))을 통해서 비슷하게 입력되는데, 여기서 출력부(3-1)는 이들 셀을 수집하여 회선(8-1)을 경유해서 수집된 셀을 출력한다. 특히, 출력부(3-1)는 입력셀을 사용해서 신규 셀을 발생하여 회선(8-1)을 경유해서 신규 셀을 출력한다.

동작

이하, 입력부, 버퍼부, 출력부의 순서로 ATM 스위치의 제 1 실시예의 스위칭 동작에 대해서 설명한다. 다음의 설명을 쉽게 이해하기 위해서, m=8, n=64라고 가정한다. 특히, ATM 스위치는 64개의 입력회선과 64개의 출력회선을 수용하고, 2. 5Gbps의 전송속도를 갖는 출력 버퍼형 스위치이다. 각 입력부는 8개의 회선을 수용하는데, 그것은 입력부의 개수도 8개(64/8)라는 것을 나타낸다. 버퍼부의 개수는 4개이고, 여기서 각 버퍼부는 64개의 서브버퍼를 내장하는데, 그것은 시스템에 총 256(=64*4)개의 서브버퍼가 있다는 것을 나타낸다. 출력부의 개수는 출력회선의 개수와 비슷하게 64개이다. 결국, 입력셀과 출력셀의 포맷은 도 11c에 있어서의 셀(1301)의 포맷과 동일한데, 이것은 ITU-T와 ATM 포럼에서 규정된 셀(1300)에 수신지 정보(1302)를 부가한 것이다.

입력부

이하, 입력부의 상세한 구성을 각각 나타내는 도 2 및 도 3을 참조하면서 입력부의 동작에 대해서 설명한다. 우선, 입력셀(4-1(1)∼4-1(8)) 및 프레임 신호(9-1(1)∼9-1(8))는 위상정합부(11)에 입력된다. 여기서, 프레임 신호(9-1)는 각 셀의 선두를 식별하기 위한 고정길이 데이터를 갖는 기준신호로서 규정된다. 입력셀 및 프레임 신호의 각 쌍은 일치하고 있고, 보다 명확히, 입력셀(4-1(1)) 및 프레임 신호(9-1(1))의 위상관계와, 그것을 위해 사용된 클럭은 도 3에 나타나 있다. 게다가, 입력셀은 8병렬로 입력된다. 따라서, 클럭의 동작 주파수는 대략 310MHz(=2.5Gbps/8)이다.

부수적으로, 모든 입력셀은 항상 서로 일치하지 않고, 모든 프레임 신호도 일치하지 않는다. 예컨대, 입력셀(4-1(1))과 입력셀(4-1(8))의 위상은 항상 일치하지 않고, 프레임 신호(9-1(1))와 프레임 신호(9-1(8))의 위상도 항상 일치하지 않는다. 그 이유는 다음과 같다. 이들 셀은 동일한 클럭에 의거하여 흐르지만, 셀들 사이에서 약간의 클럭 위상 오차를 일으키기 때문이다. 따라서, ATM 스위치는 내부의 공통클럭을 사용하여, 모든 입력셀을 서로 일치시킬 필요가 있다. 위상정합부(11)는 도 4에 도시한 바와 같이 입력셀의 위상을 같게 만든다. 입력셀의 위상을 정합하는 방법들 중에는, (1) 어떤 특정한 회선(예컨대, 가장 작은 회선번호)에 근거하여 정합하는 방법, (2) 가장 최근의 셀을 포함하는 입력회선에 근거하여 정합하는 방법, (3) 위상정합부(11) 내에 준비된 독립된 클럭에 근거하여 정합하는 방법이 있다. 따라서, 일치된 입력셀(4-1(1)∼4-1(4))과 프레임 신호(9-1(1)∼9-1(4))는 수신지 추출부(13-1(1)∼13-1(8))에 출력되고, 위상정합과 관련된 신호는 타이밍/프레임 생성부(12)에 출력된다.

이 신호에 응답하여, 타이밍/프레임 생성부(12)는 입력부(1-1)의 내부회로에 사용하기 위한 제어신호와 클럭 주파수 155MHz로 입력부(1-1)로부터 출력된 셀의 선두를 식별하기 위해 사용된 프레임(16-1)을 생성한다.

또, 일치된 셀은 병렬전개부(14-1(1)∼14-1(8))에 입력되고, 여기서 병렬전개회로(14-1(1)∼14-1(8))는 입력셀에 대해서 병렬전개를 실행하여, 입력셀이 8병렬에서 16병렬로 변환하는 것을 허용하는데, 그것은 클럭 주파수의 주파수가 310MHz에서 155MHz로 반감한다는 것을 나타낸다. 예컨대, 병렬전개회로(14-1(1))에서, 16병렬로 전개된 셀은 출력셀(10-1(1)(A)∼10-1(1)(D))로서 회선(5-1(1)(A)∼5-1(1)(D))을 경유하여 4병렬의 단위로 버퍼부(2-A∼2-D)에 분배된다. 여기서, 병렬전개는 도 3에 도시한 바와 같이 실행된다. 특히, 입력셀에서의 제 1 옥텟(1-54)에서 각각은 상위비트와 하위비트로 분할되는데, 여기서 예컨대 짝수 하위비트를 포함하는 출력셀(10-1(1)(A))이 생성된다. 그 후, 도 3에 나타낸 출력셀(10-1(1)(A)∼10-1(1)(D))의 각각은 버퍼부(2-A∼2-D)로 각각 출력된다.

수신지 추출부(13-1(1))는 예컨대, 각 입력셀의 제 1 옥텟을 추출하여 그것을 수신지 다중부(17)에 출력하는데, 여기서, 수신지 다중부(17)는 제 1 옥텟을 다중하여, 출력셀(10-1(A)∼10-1(1)(D))의 클럭 주파수와 동일한 클럭 주파수 155MHz로, 입력부(1-1)에 대하여 수신지 정보(18-1)로서 그것을 버퍼부(2-A)에 출력한다. 게다가, 수신지 정보(18-1)는 통상 버퍼부(2-B∼2-D)에 출력된다. 입력셀(4-1(1)∼4-1(8))의 제 1 옥텟은 도 3에 도시한 바와 같이 회선번호가 증가하는 순서로 수신지 정보(18-1)에 다중된다. 여기서, 8개의 회선을 포함하는 시스템은 그것의 8개의 어드레스를 나타내기 위해 8비트를 필요로 하고, 부가적으로, 예비 바이트(RES)는 16개의 회선을 포함하는 시스템에 이용할 수 있을 것이다. 게다가, 도 3에 도시한 바와 같이, 프레임 신호(16-1), 출력셀(10-1(A)∼10-1(D)), 및 수신지 정보(18-1)는 서로 일치한다.

버퍼부

도 5는 버퍼부(2-A) 내의 서브버퍼부(2-A(1))의 상세한 구성을 나타내는 블록도이고, 도 6 및 도 7은 서브버퍼부(2-A(1))의 동작을 나타내는 설명도이다. 도 5에서, 입력셀(10-1(1)(A)∼10-1(8)(A) 내지 10-8(1)(A)∼10-8(8)(A)), 수신지 정보(18-1∼18-8), 및 입력부 프레임 신호(16-1∼16-8)는 위상정합부(20)에 입력되고, 이들 신호들 사이에는 약간의 클럭 위상 오차가 있다. 위상정합부(20)는 이들 신호의 위상을 서로 일치시켜서, 일치된 셀과 프레임 신호를 어드레스 필터부(22-1∼22-8)에 출력한다. 위상정합부(20)로부터 출력되는 위상정합부(20) 내의 이들 신호의 동기화를 나타내는 정보에 근거하여, 타이밍/프레임 생성부(21)는 서브버퍼부(2-A(1))의 제어신호(23)와 프레임 신호(23)를 생성한다. 프레임 신호(24)는 서브버퍼부(2-A(1))로부터 출력된 셀의 선두를 식별하기 위해 사용된다.

어드레스 필터부(22-1∼22-8)에는 64개의 회선에 대응하는 셀과 수신지 정보가 동기화하여 입력되고, 예컨대, 어드레스 필터부(22-1)에는 8개의 회선에 대응하는 셀이 입력된다. 어드레스 필터부(22-1)에서, 셀은 155MHz 클럭 주파수와 동기화하여 병렬전개회로(25-1(1)∼25-1(8))에 4병렬로 입력되고, 예컨대, 4병렬의 셀은 병렬전개회로(25-1(1))에서 병렬전개되며, 보다 명확히 셀의 회선수는 4병렬에서 108병렬로 증가한다. 반대로, 셀의 동작 주파수는 155MHz에서 5. 76MHz로 감소한다. 타이밍/프레임 생성부(21)에 의해 5. 76MHz의 클럭이 주어진다. 도 6에 도시한 바와 같이, 예컨대 8병렬의 입력셀(10-1(1)(A))은 5. 76MHz와 동기화하여 병렬전개되어, 52MHz로 108병렬로 전개된다.

다음에, 108병렬의 셀은 셀 다중부(26-1)로 입력되고, 여기서 셀 다중부(26-1)는 병렬전개회로(25-1(1)∼25-1(8))로부터 출력된 셀에 대하여 9다중하며, 또 52MHz 클럭 주파수와 셀을 동기화한다. 이 클럭은 타이밍/프레임 생성부(21)에 의해 생성된다. 여기서, 9다중을 실행하는 이유는 버퍼 메모리로부터 셀을 판독하기 위한 시간을 주기 위해서 인데, 이것에 대해서는 후에 상세히 설명한다.

이하, 셀 다중부(26-1)에서의 다중화에 대해서 설명한다. 도 6에서, 내부 기준신호는 셀 다중부(26-1)에서 가장 작은 회선번호의 셀을 식별하기 위한 것인데, 그것은 타이밍/프레임 생성부(21)에서 생성된다. 다중된 셀은 108병렬로 병렬확장되었던 셀을 나타내고, 여기서 셀은 가장 작은 번호에서 가장 큰 번호로 상승하는 순서대로 다중된다. 영역 READ는 버퍼 메모리(30)로부터 셀을 판독하기 위한 영역이고, 이 영역 READ는 어떠한 셀도 포함하지 않는다.

그 동안, 위상정합부(20)로부터 출력된 수신지 정보는 어드레스 필터부(22-1) 내의 수신지 정보 처리부(27-1)에 입력된다. 수신지 정보 처리부(27-1)는 155MHz와 동기화하는 수신지 정보를 52MHz와 동기화시킨다. 요약하면, 수신지 정보 처리부(27-1)로부터 출력된 수신지 정보는 52MHz 클럭과 동기화하고, 수신지 정보의 선두 위치는 내부 기준신호의 시작위치(SP)와 일치하는데, 그것은 버퍼 메모리(30) 내부에 셀을 기록할 때 필요하다. 예컨대, 기록 제어부(28-1)는 메모리 기록을 위한 기록 인에이블 신호(WES)를 생성한다. 기록 제어부(28-1)는 64개의 출력회선 중 어느 것에 기록 제어부가 대응해야 하는지를 이해할 필요가 있다. 이 요구를 충족시키기 위해, 기록 제어부(28-1)에는 회선에 기록 제어부가 대응한다는 것을 나타내는 수신지 설정 신호(29)가 주어진다. 또한, 서브 버퍼부 내의 모든 기록 제어부에는 공통 설정 신호가 주어진다. 보다 명확히, 수신지 설정 신호(29)는 서브버퍼부(2-A(1)) 내의 모든 기록 제어부(28-1∼28-8)에 의해 공유된다. 게다가, 동일한 수신지 설정 신호(29)는 다른 서스버퍼부(2-B(1)∼2-D(1))로 입력되고, 그 내부의 기록 제어부(미도시)의 기능은 서브버퍼부(2-A(1)) 내의 기록 제어부(28-1)의 기능과 동일하다.

도 11c에서의 셀(1301)로 되돌아가면, 수신지 정보 바이트(1302) 내의 데이터 수신지는 셀(1301)이 통과해야 하는 출력회선의 수를 나타낸다. 기록 제어기(28-1)는 수신지 정보 처리부(27-1)로부터 출력된 셀 내에 있는 수신지와, 수신지 설정 신호(29)에 의해 특정된 수신지를 비교한다. 동일하면, 기록 제어부(28-1)가 기록 인에이블 신호(WES)를 유효하게 하여, 셀은 버퍼 메모리(30)로 전진하도록 허가받는다. 여기서, 수신지 설정 신호(29)는 1을 나타내지만, 도 11c에서의 셀(1301) 내에 있는 수신지는 1, 1, 5, 1, 64, 1, 1, 8이라고 가정하면, 각 셀은 기록 인에이블 신호(WES)로서 OK, OK, NG, OK, NG, OK, OK, NG로 주어지므로, OK로 주어진 셀은 서브버퍼부(2-A(1)) 내의 버퍼 메모리(30)에 기록되도록 허가받는다. 특히, 제 1 셀, 제 2 셀, 제 4 셀, 제 6 셀 및 제 7 셀은 그 내부에 기록되도록 허가받는다.

반대로, 수신지 번호 5를 가진 셀은 제 5 회선(미도시)의 버퍼 메모리 내부에 기록되고, 수신지 번호 64를 가진 셀은 제 64 회선(미도시)의 버퍼 메모리 내부에 기록되며, 수신지 번호 8을 가진 셀은 제 8 회선(미도시)의 버퍼 메모리 내부에 기록된다. 따라서, 1개의 셀주기에 포함된 모든 셀은 항상 버퍼 메모리 중 하나에 기록된다. 이것은 1개의 셀주기 동안 입력된 64 회선의 모든 셀이 저장될 수 있다는 것을 나타낸다.

게다가, 외부 판독 인에이블 신호(ERES)는 버퍼 메모리로부터 데이터를 판독하기 위한 것이다. 여기서, 외부 판독 인에이블 신호(ERES)가 제공되기만 하면, 이중 포트 메모리와 단일 포트 메모리의 각각은 기본적으로 버퍼 메모리에 이용할 수 있다. 그러나, 그들 사이에는 차이점이 있다. 버퍼 메모리로서 이중 메모리를 사용하면, 외부 판독 인에이블 신호(ERES)가 어디든지 배치되는 것을 허용하는 특정 시간 주기에 외부 판독 인에이블 신호(ERES)가 배치되도록 요구하지 않는다. 이것과 반대로, 버퍼 메모리로서 단일 메모리를 사용하면, 특정한 시간 주기, 보다 명확히 하면, 기록 인에이블 신호(WES)가 할당되는 시간 주기와 다른 시간 주기에 외부 판독 인에이블 신호(ERES)가 배치되도록 요구한다. 따라서, 기록 인에이블 신호(WES)의 시간 주기 다음에 오는 시간 주기에 할당된 제 9 비트에 의해 단일 포트 메모리는 이중 포트 메모리뿐만 아니라 그곳으로부터의 데이터를 판독할 수 있다.

버퍼 메모리(30)는 예컨대, 8개의 기록 포트와 1개의 판독 포트를 포함하는 8개의 FIFO(First-in First-out)(32-1∼32-8)를 구비한다. 버퍼 메모리(30)에는 셀 다중부(26-1)로부터의 셀이 입력된다. 또한, 버퍼 메모리(30)에는 기록 제어부(28-1)로부터의 기록 인에이블 신호(WES)가 입력되고, 기록 제어부(28-1)에는 버퍼 메모리가 셀로 가득찬, 어드레스 필터부(22)에게 통지하는 버퍼 풀 통지신호(BFN)가 제공된다. 버퍼 풀 통지신호(BFN)는 버퍼 메모리(30)로부터 출력된다. 버퍼 풀 통지 신호(BFN)는 어드레스 필터부(22-1∼22-8)가 버퍼 메모리(30)의 저장 용량의 범위를 넘어서 셀을 기록하는 것을 금지시키기 위한 것이다. 따라서, 예컨대, 기록 제어부(28-1)는 NG 버퍼 풀 통지신호(BFN)(31-1)를 수신할 때 셀이 버퍼 메모리(30) 내에 기록되는 것을 허용하지 않고, 즉, 기록 인에이블 신호(WES1)(101-1)를 무효로 만든다. 그것은 버퍼 메모리(30) 내부에 셀을 초과 기록하는 것이 금지되어 있고, 셀을 기록하는 것을 금지한 경우에 셀이 파기된다는 것을 나타낸다.

부수적으로, 도 7에 도시한 바와 같이, 1개의 셀주기 동안 축적된 셀(33)은 FIFO(32-1) 내부에 놓이게 된다. 이 경우에 있어서, 예컨대, 축적되지 않은 셀 신호(CNA)(34-1)는 셀이 FIFO(32-1) 내부에 축적되었는지 아닌지의 여부를 나타낸다. 셀렉터(35)는 FIFO(32-1∼32-8)로부터 출력되는 다중된 셀을 선택하여, 선택된 셀(SC)을 출력하기 위한 것이다. 외부 판독 인에이블 신호(ERES)(36)는 판독 제어부(37)에 의해 제공된다.

상술한 바와 같이 구성된 메모리 버퍼(30)에서, 다중된 셀(MC)(100-1∼100-8)은 기록 인에이블 신호(WES)(101-1∼101-8)에 따라 기록된다. 상술한 바와 같이, 제 1, 제 2, 제 4, 제 6, 제 7 셀은 버퍼 메모리(30), 즉 FIFO(32-1) 내부에 기록되는 것을 허가받는다. 셀은 1개의 셀주기 동안 기록된다.

셀을 판독하는 경우에, 우선 셀렉터(35)는 FIFO(32-1∼32-8)로부터 출력된 다중된 셀(102-1∼102-8)들 중에서 하나를 선택한다. 다음에, 셀렉터(35)는 도 6에 도시한 바와 같이 외부 판독 인에이블 신호(ERES)가 OK일 때 선택된 셀을 출력한다. 선택된 셀(33)의 제 1 셀(33-1)에 대응하는 FIFO(32-1)가 셀(33-1)을 출력하게 하기 위해, 셀렉터(35)는 FIFO(32-1)에 유효한 판독 인에이블 신호(RES1)를 주고, 제 1 셀(33-1)은 5. 76MHz 클럭 주파수와 동기화하여 출력된다. FIFO(32-2)(미도시)가 제 1 셀(33-1)과 비슷하게 내부에 저장된 축적 셀의 상부에 놓인 제 1 셀(38-1)을 출력한다고 가정하면, 제 1 셀(38-1)은 5. 76MHz 클럭 주파수와 동기화하여 출력되고, 또, 셀(33-1)과 셀(38-1) 사이의 시간 주기는 1개의 셀주기이다. 이와 같이, FIFO(32-1∼32-8) 내에 저장된 모든 셀은 1개의 셀주기의 간격으로 교대로 출력된다. 이 절차에서, 출력될 어떠한 셀도 저장하고 있지 않으면, FIFO는 스킵된다. FIFO(32-1∼32-8) 각각이 출력될 어떤 셀을 저장하고 있는지 아닌지의 여부를 축적되지 않은 셀 신호(34-1∼34-8)를 사용하여 셀렉터(35)에 통지한다.

도 5에서, 버퍼 메모리(30)로부터 출력된 선택된 셀(SC)은 병렬 축소회로(40)에 입력된다. 병렬 축소회로(40)는 병렬전개와 반대의 기능인 병렬축소를 입력셀(SC)에 대해서 실행하여, 도 7에 도시한 바와 같이, 5. 76MHz의 108병렬에서 155MHz의 4병렬로 변환한다. 서브버퍼부(2-A(1))는 출력회선(1)과 관련된 처리를 취급하기 때문에, 서브버퍼부(2-A(1)) 내의 병렬 축소회로(40)로부터 출력된 셀은 출력회선(1)과 관련된 처리에 대해서 동작하는 출력회선(3-1)으로 출력되고, 출력셀(41)의 전송은 도 7에 도시한 바와 같이 프레임 신호(하위 비트)의 선두에서 시작한다.

출력부

도 8은 출력부(3-1)의 상세한 구성을 나타낸다. 출력부(3-1)는 위상정합부(50), 병렬전개부(51) 및 프레임 생성부(52)를 구비한다. 예컨대, 위상정합부(50)에는 출력셀(41)과 같은 입력셀(7-1(A))과, 서브버퍼부(2-A(1)) 내의 병렬 축소회로(40)로부터의 프레임 신호(42)가 입력되고, 다른 입력셀과 대응하는 프레임 신호도 입력된다. 입력셀의 위상은 약간 서로 다르기 때문에, 위상정합부(50)는 입력셀의 위상을 일치시킨다. 그 후, 입력셀은 병렬전개회로(51)에 주어지고, 입력셀의 동기를 나타내는 통지신호(53)는 위상정합부(50)로부터 프레임 생성부(52)에 주어진다. 통지신호(53)에 응답하여, 프레임 생성부(52)는 프레임 신호(55)를 생성한다. 도 9에 도시한 바와 같이, 병렬전개회로(51)는 입력셀(7-1(A)∼7-1(D))에 대해서 병렬전개를 수행하여, 출력셀(54)에서 155MHz의 16병렬(4병렬×4)에서 310MHz의 8병렬로 셀을 변환한다. 이와 같이, 입력부(1-1)에서 4분할되었던 입력셀(4-1(1)∼4-(m))은 출력부(3-1)에서 완전한 셀(8-1)로 재생된다. 게다가, 출력셀(54)과 프레임 신호(53)의 위상을 동일하다.

상술한 바와 같이, 본 발명에 따른 ATM 스위치의 제 1 실시예는 입력셀에 대하여 병렬전개를 실행함으로써 버퍼부의 서브버퍼부를 통과하는 셀의 속도를 저하시킬 수 있어, 파기된 셀을 감소시킬 수 있다. 또한, 서브버퍼부에서, 버퍼 메모리는 대응하는 FIFO가 셀로 가득찼는지 아닌지의 여부를 대응하는 어드레스 필터부에 통지하고, 어드레스 필터부는 이 통지에 근거하여 FIFO 내에 셀을 저장하는 것을 제어한다. 따라서, ATM 스위치는 셀을 초과 기록하는 것을 피하기 때문에, 파기된 셀의 수를 보다 확실하게 감소시킬 수 있다. 또한, 어드레스 필터부는 어드레스 필터를 통과하도록 의도되고 대응하는 FIFO 내에 저장되도록 의도된 셀 내에 포함된 수신지 정보를 체크한다. 셀의 수신지가 어드레스 필터부의 수신지의 것과 다르면, 어드레스 필터부는 셀이 그것을 통과하는 것을 허용하지 않는다. 즉, 어드레스 필터부는 그것과 동일한 수신지를 갖는 셀만 허용하고, FIFO는 다른 수신지를 갖는 셀로 가득차여져 있는 것을 피할 수 있다. 이것에 의해 파기되는 셀을 감소시킬 수 있다.

제 2 실시예

이하, 본 발명에 따른 ATM 스위치의 제 2 실시예를 도 10을 참조하면서 설명한다. 도 5에서, 하나의 세트가 8개의 어드레스 필터부(22-1∼22-8)와 1개의 버퍼 메모리(30)로 구성되어 있다고 가정하면, 도 10에서의 서브버퍼부(2-A(1))는 2개의 세트를 포함하는데, 하나는 제 1 회선에 사용되고, 다른 하나는 제 2 회선에 사용된다. 이것을 제 1 실시예와 비교해 볼 때 제 2 실시예의 특징이다. 제 1 회선의 셀은 전자의 세트의 어드레스 필터부로 입력되고, 제 2 회선의 셀은 후자의 세트의 어드레스 필터부로 입력된다. 프레임 신호는 양쪽 셀에 의해 공유된다. 다른 구성소자 및 입력셀은 제 1 실시예의 것과 동일하다.

이하, 제 2 실시예의 ATM 스위치의 동작에 대해서 설명한다. 어드레스 필터부(22-1∼22-8)는 제 1 회선을 위해 작용하고, 어드레스 필터(22-9∼22-16)는 제 2 회선을 위해 작용하기 때문에, 전자의 어드레스 필터부(22-1∼22-8)에는 수신지 설정 신호(29-1)를 통과하는 제 1 회선을 나타내는 번호 1이 주어지고, 후자의 어드레스 필터부(22-9∼22-16)에는 수신지 설정 신호(29-2)를 통과하는 제 2 회선을 나타내는 번호 2가 주어진다. 그 결과, 1개의 회선을 교환할 때 4개의 서브버퍼부를 요구하는 제 1 실시예와 비교해 볼 때, 제 2 실시예는 4개의 서브버퍼부를 사용하여 2개이 회선을 교환하는 것을 실현한다. 따라서, 64개의 회선의 경우에 있어서, 제 1 실시예는 256(64×4)개의 서브버퍼부를 필요로 하고, 제 2 실시예는 그 반의 128개의 서브버퍼부를 필요로 한다. 따라서, 1개의 서스버퍼부의 전체 구조가 1개의 LSI로 패키지되면, 제 2 실시예는 LSI(서브버퍼부)의 수를 감소시켜서, 그들 사이의 배선 및 하드웨어의 용량을 감소시키고 스위치의 구조를 간소화한다.

상술한 바와 같이, 본 발명에 따른, 출력 버퍼형 ATM 셀 스위치는 입력부, 버퍼부 및 출력부를 구비하는데, 여기서 버퍼부는 셀의 전송속도를 감소시키는 효과가 있다. 또한, ATM 스위치는 어드레스 필터부의 수신지와 셀 내에 포함된 수신지를 비교하고, 버퍼 메모리로 셀을 전송하는 것을 제어하여, 셀의 전송속도를 보다 효율적으로 감소시킬 수 있다.

Claims (12)

1. 각 셀의 수신지를 나타내는 수신지 정보를 갖는 복수의 입력셀을 분배하는 입력부와, 분배된 셀을 버퍼링하는 버퍼부와, 분배된 셀에 대하여 병렬축소를 행하는 복수의 출력부를 구비한 것을 특징으로 하는 출력 버퍼형 ATM 셀 교환장치.
2. 제 1 항에 있어서, 버퍼부는 비교수단에 할당된 소정의 수신지 정보와 각 셀의 수신지 정보를 비교하는 비교수단과, 분배된 셀을 일시적으로 저장하는 버퍼 메모리와, 셀의 수신지 정보가 일정한 수신지 정보와 일치한다는 것을 판정할 때, 셀이 버퍼 메모리 내부에 저장되는 것을 허용하는 제어수단을 구비한 것을 특징으로 하는 출력 버퍼형 ATM 셀 교화장치.
3. 제 2 항에 있어서, 버퍼 메모리는 버퍼 메모리가 셀을 더 저장할 수 있는지 없는지의 여부를 나타내는 신호를 제어수단에게 통지하고, 제어수단은 버퍼 메모리가 셀을 더 저장할 수 있다는 것을 나타내는 신호를 수신할 때, 버퍼 메모리 내부로 셀이 저장되는 것을 허용하도록 구성된 것을 특징으로 하는 출력 버퍼형 ATM 셀 교환장치.
4. 제 2 항에 있어서, 제어수단은 셀의 수신지 정보가 일정한 수신지 정보와 일치한다는 것을 판정할 때 버퍼 메모리가 셀을 저장하는 것을 허용하는 신호를 출력하도록 구성된 것을 특징으로 하는 출력 버퍼형 ATM 셀 교환장치.
5. 각 셀의 수신지 정보를 갖는 입력 셀을 버퍼링하는 출력 버퍼형 ATM 셀 교환장치의 버퍼부 내의 서브버퍼부에 있어서, 입력 셀을 일시적으로 저장하는 버퍼 메모리와, 입력 셀에 대하여 병렬전개를 실행하는 복수의 병렬전개회로, 병렬전개된 셀에 대하여 다중화를 실행하는 셀 다중부, 및 셀의 수신지 정보가 일정한 수신지 정보와 일치한다는 것을 판정할 때 병렬전개된 셀 중 하나의 셀이 버퍼 메모리 내부에 기록되는 것을 허용하는 기록 제어부를 포함하고, 일정한 수신지 정보를 할당하는 어드레스 필터부와, 버퍼 메모리로부터 출력된 셀에 대하여 병렬축소를 실행하는 축소회로를 구비한 것을 특징으로 하는 출력 버퍼형 ATM 셀 교환장치의 버퍼부 내의 서브버퍼부.
6. 제 5 항에 있어서, 버퍼 메모리는 버퍼 메모리가 셀을 더 저장할 수 있는지 없는지의 여부를 나타내는 신호를 어드레스 필터부에게 통지하고, 기록 제어부는 버퍼 메모리가 셀을 더 저장할 수 있다는 것을 나타내는 신호를 수신할 때, 버퍼 메모리 내부로 셀이 기록되는 것을 허용하도록 구성된 것을 특징으로 하는 출력 버퍼형 ATM 셀 교환장치의 버퍼부 내의 서브버퍼부.
7. 제 5 항에 있어서, 기록 제어부는 셀의 수신지 정보가 일정한 수신지 정보와 일치한다는 것을 판정할 때, 버퍼 메모리가 셀을 저장하는 것을 허용하는 신호를 출력하도록 구성된 것을 특징으로 하는 출력 버퍼형 ATM 셀 교환장치의 버퍼부 내의 서브버퍼부.
8. 수신지 정보를 갖고, 출력 버퍼형 ATM 셀 교환장치 내에 일정한 수신지 정보를 갖는 복수의 버퍼 메모리 중 하나를 통과하는 복수의 셀을 교환하는 방법에 있어서, 일정한 수신지 정보와 셀 내에 포함된 수신지 정보를 비교하는 단계와, 버퍼 메모리의 일정한 수신지와 동일한 수신지 정보를 갖는 셀이 버퍼 메모리 내부에 저장되는 것을 허용하는 단계를 구비한 것을 특징으로 하는 복수의 셀 교환방법.
9. 제 8 항에 있어서, 상기 허용단계는 버퍼 메모리가 셀을 더 저장할 수 있는지 없는지의 여부를 판정하는 단계를 구비한 것을 특징으로 하는 복수의 셀 교환방법.
10. 제 8 항에 있어서, 상기 허용단계는 버퍼 메모리가 셀을 내부에 기록하는 것을 허용하는 기록 인에이블 신호를 출력하는 단계를 구비한 것을 특징으로 하는 복수의 셀 교환방법.
11. 제 10 항에 있어서, 상기 허용단계는 버퍼 메모리 내에 저장된 셀이 그곳으로부터 판독되는 것을 허용하는 판독 인에이블 신호를 기록 인에이블 신호들 사이에서 추출하는 단계를 더 구비한 것을 특징으로 하는 복수의 셀 교환방법.
12. 제 11 항에 있어서, 판독 인에이블 신호는 복수의 기록 인에이블 신호 후에 놓이게 되는 것을 특징으로 하는 복수의 셀 교환방법.