CN1233134C - Atm信号交换设备 - Google Patents

Abstract

实现能够降低传输信元的传输速率的ATM信元交换机，输出缓冲型ATM信元交换机包括一个输入单元、一个缓冲器单元和输出单元，其中缓冲单元降低信元的传输速率。因此，ATM交换机把包含在信元中的目的信息与地址过滤单元中的目的信息比较，并控制传送这个信元到缓冲存储器，从而更有效地降低信元的传输速率。

Description

ATM信号交换设备

技术领域

本发明涉及具有交换ATM信元功能的ATM(异步传送模式)交换机。

背景技术

已被广泛地使用的交换信元的ATM交换机的信元是定长分组。交换这种信元的ATM交换机需要一个用于暂时存贮信元的缓冲存储器。涉及缓冲存储器的方案和数量已推荐了几种交换方法。下面参照(1)“高速ATM交换机系统的发展”，NTT R&D Vol.95No.10p.839～846；

(2)配置由开关转换一个链接速率为160G比特/秒ATM交换机的方法SSE 93-69，IN93-76，CS93-92(1993.10)。

更确切地说，本发明是与输出缓冲器型ATM交换机有关、下文将首先描述这个输出缓冲器型ATM交换机。ATM交换机用复接步骤(如图12中的ATM交换机用三个步骤表示)解释与输出缓冲器型ATM交换机不同的某些缺点，用复接步骤把ATM交换机的缺点进行集中，以便说明输出缓冲器型ATM交换机的优点。

下面简要的讨论图11(a)中表示的传统输出缓冲器型ATM交换机，如图12所示用复接步骤解释ATM交换机的缺点，即，信元碰撞。图11(a)的传统的输出缓冲器型ATM交换机中要求信元在公共总线1205上在极高的速度上运行，在设计输出缓冲器型ATM交换机中产生某些困难，如，限制选择器件。因此，根据本发明的这个输出缓冲器型ATM交换机消除这个困难。按照本发明中的输出缓冲器型ATM交换机的原理结构可达到这个目的，如图1所示，把来自“一个”输入单元的信元输出被分配或划分到多个输出单元。而且，本发明使用并行扩展，它增加在线信元运行的线路的数量。并行扩展允许信号在低速上运行。

在下文中，将解释传统的输出缓冲器型ATM交换机，例如参照图11的交换方法，其中n表示由n个输出缓冲器型ATM交换机(n指示输入线和输出线的数量)。图11(a)中表示输入信元1200-1到1200-n的每一个经输入线1201-1到1201-n分别馈送到输入信元处理器1202-1到1202-n。输入信元处理器1202-1到1202-n各自使输入信元1200-1到1200-n同相并执行位扩展，从而，输出信元是经历位扩展的输入信元通过线路1203-1到1203-n到多路复用器1204。信元多路复用器1204执行这个信元的时分复用，因而，经历了时分复用的信元通过公共总线1204传递到输出缓冲器1206-1到1206-n。

在图11(b)中，输出缓冲器1206-1至1206-n的每一个加入目的参考单元1209和缓冲存储器1210。目的参考单元1209识别在公共总线上的信元，仅把指向各自的缓冲存储器1210的信元写入到那里，借此每个缓冲存储器1210存贮指向它那里的信元，不存贮其他信元。

关于信元的长度，ITU-T建议和ATM论坛定义为53字节(Byte)。在大部分ATM交换机中，在这个53字节信元的头部添加指明输出缓冲存贮目的地的目的信息的一个字节，因此，被交换的信元是54个字节。在图11(a)中信元1200-1至1200-n的长度是54个字节。

图11(c)表示在ITU-T建议和ATM论坛中被定义的53字节信元1300格式。在列出54字节信元1301的格式时，那里有添加一个字节1302。在54字节信元情况下，使得输出缓冲器1206-1至1206-n比53字节信元1300增大。另外由于整个信元单元比较大，所以对这个必须控制存贮速度。

顺便地，多媒通信的扩展需要高速和大规模ATM交换机。目前ATM交换机的容量范围是10Gbps至20Gbps，而未来的ATM交换机需要的容量近似100Gbps。

作为发展大型和高速ATM交换机的计划之一，已知的有连接多个10～20Gbps交换机的交换容量，如参考资料(1)和(2)中揭示的。图12中用三个步骤图解说明ATM交换机。这个ATM交换机包括在第一步骤中的单元交换1420至1450，在第二步骤中的单元交换1421至1451，在第三步骤中的单元交换1422至1452，这里，例如单元交换1420容纳输入线1400-1至1400-m。类似地，其他单元交换1430、1440和1450分别地容纳输入线1401-1至1401-m，1402-1至1420-m和1403-1至1403-m。反之，例如在第三步骤中单元交换1422容纳输出线1404-1至1404-n。类似地，其他单元交换1432、1442和1452分别地容纳输出线1405-1至1405-m、1406-1至1406-m和1407-1至1407-m。在第二步骤中单元交换1421分别经线1411和1412被连接到单元交换1420和1430，与此同时它分别经由线1413和1414被连接到单元交换1422和1432。其他单元交换1431、1441和1451同样地被连接。这个ATM交换机有如下几个问题：

(1)链路中的吞吐量，或在一个单元交换和其后单元交换之间必须是高速的。例如，假定每个输入线的吞吐量是V，则每个链路的吞吐量为mxV。更准确地说，每个输入线的吞吐量提供155.52Mbps，并且有8个输入线，链路的吞吐量近似地为1.2Gbps。这表示单元交换在吞吐量上或操作频率增加，随着它的输入线数量和吞吐量的增加更进一步增大。相应地，单元交换必须把这样高束的信元写入。

就器件而论，与ECL(发射板耦合逻辑电路)和TTL(晶体管一晶体管逻辑电路)相比，CMOS(互补金属氧化物半导体)在制造和成本上通常有利于ATM交换的大规模集成。但是，CMOS集成的ATM交换不允许超过150MHz操作，并且在电路的有关延迟和配置设计上也受到若干限制。

此外，对于存储器在非常高速度下存贮大量信元是困难的，例如150MHz。同样，随着存储器操作频率增加，它的功耗更进一步增加。因此，依据操作速度和功耗由CMOS代替大规模集成ECL和TTL是困难的。

(2)为了降低这个链接的流量，已推荐的有并行每个链接的方法和在单元交换机之间增加链接的数量的方法。但是，这些方法可能增加单元交换之间的布线数量，例如，如果在一个LSI中集成每个单元交换，并把LSIS装配在一个印制布线上时，在LSIS中间有许多布线可能是困难的。另外，链接的高速操作促使布线中间的串音和信元的延迟恶化。

增加链接的数量允许单元交换比较随意的选择链接避免出现上述冲突情况。这个增加通路数量包含通过链接的每个信元可以通过的多个链接(如通路1408、1409和1410)。但是，通路的增加产生对每个单元交换判断选择通路的困难。因此，如果可以增加硬件的引线，这个困难将是对选择没有信元冲突的适当路径的算法。

(3)在第二步中的单元交换输出点和其后的交换机可能产生信元冲突更明确地说，假定当信元通过输入线1402-1到达输出线1406-1时，信元通过输入线1400-1到达输出线1406-1，前者信元沿着路径1408推进，而后者信元沿着路径1409推进。如果两个信元进入单元交换1420和1440，这些信元在单元交换1431的输入点1415或在缓冲存储器内彼此碰撞。同样地，信元通过输入线1403-m沿着路径1410推进，可能在单元交换1442的输出点1416出现另一个碰撞。因此，对于级联多个单元交换情况，为了避免碰撞需要对单元交换的硬件负荷进行大量计算。

(4)在级联多个单元交换的情况下，它需要从后面的单元交换一个触发信号给正在进行的这个单元交换，这个控制信号指令正在进行单元交换从那里输出信号。从而，更进一步增加邻近单元交换间的布线数量。例如，在单元交换1420和单元交换1421之间经链接1411转移信元的情况，由单元交换1421始发控制信号1417请求单元交换1420把信元输出给单元交换1421。

反之，级联多个单元交换，更可取的是，如同输出缓冲型交换和公用缓冲型交换的单个交换。但是，这个单个交换需要多路复用输入信元。相应地，需要以高速传送和写入操作为条件。

发明内容

本发明的目的是提供具有高传输速率和低信元丢失的交换信元能力的ATM信元交换机。

根据本发明的一个方面，提供具有输出缓冲器型ATM信元交换机包括：一个输入单元，分配对每个信元带有指明目的地的目的信息的多个输入的信元；一个缓冲单元，缓冲被分配的信元；和多个输出单元并行执行降低分配的信元速度。

根据本发明的另一个方面，提供在输出缓冲器型ATM交换机的缓冲单元中有子缓冲单元，子缓冲单元的缓冲器输入对每个信元带有目的地信息的信元，这个子缓冲单元包括：一个暂时存贮输入的信元的缓冲存储器；一个指定给出目的信息的地址过滤单元，包括多个对输入的信元执行并行扩展的并行扩展电路，一个对并行扩展的信元执行多路复用的信元多路复用器，一个允许根据信元的目的信息把判断符合给定的目的信息的并行扩展信元的信元写入缓冲存储器的写控制器；一个执行从缓冲存储器信元输出并行降速的降速电路。

根据本发明另外一个方面，提供一种交换多个信元的方法，该信元带有目的信息，并通过在输出缓冲器型ATM交换机中带有给定的目的信息的多个缓冲器之一，这个方法包括步骤：用给定的目的信息比较包含在信元中的目的信息；并允许具有与缓冲存储器的给定目的地相同目的信息的信元存贮到缓冲存储器。

附图说明

从下面给出的详细描述和本发明的优选实施例的附图将更清楚地了解本发明，但是，不应该以这个特殊的实施例限制本发明，它仅是为了说明和理解本发明。

图1是表示根据本发明的ATM信元交换机的第一个实施例配置的图解方框图；

图2是表示输入单元配置的图解框图；

图3是表示输入单元操作的解释框图；

图4是表示在输入单元中相应调整单元操作图；

图5详细表示在缓冲单元中子缓冲单元的配置图；

图6是表示子缓冲单元操作的解释图；

图7是表示在缓冲存储器中FIFO的操作和并行扩展电路的操作解释图；

图8是表示输出单元配置的图解框图；

图9是表示输出单元操作的解释框图；

图10是表示在ATM交换机的第二个实施例中子缓冲单元配置的解释框图；

图11(a)到(c)是传统的ATM交换机的框图；

图12是表示传统的ATM交换机操作的解释框图。

具体实施方式

下面，参照附图将描述根据本发明ATM交换机的优选的实施例。

<第一个实施例>

<配置>

图1是表示ATM交换机第一个实施例的配置图，它是由n个输出线输出的n个输入线的输出缓冲型ATM交换机。如图1所示，ATM交换机组合有多个输入单元1-1到1-(n/m)，多个缓冲单元2-A到2-D，和多个输出单元3-1到3-n，这里的m是指明进入输入单元1-1到1-(n/m)的每一个的输入信元线的数量。假定m＝16，n＝128，这个ATM交换需要8(＝128/16)个输入单元。在这里，所有的输入单元1-1到1-(n/m)彼此同样地工作；所有的缓冲单元2-A到2-D彼此同样地工作；所有的输出单元3-1到3-n彼此同样地工作。下面将依次进一步解释输入单元1-1到3-n彼此同样的工作。下面将依次进一步解释输入单元1-1到1-(n/m)，缓冲单元2-A到2-D，输出单元3-1到3-n。

<输入单元>

首先，输入单元4-1(1)到4-1(m)馈送到输入单元1-1，而其他信元同样地被馈送到其他输入单元。例如，输入单元1-1执行并行扩展，它使用多个并行信号线把串行输入信元划分成多个信元，因而，输入信元4-1(1)通过包括5-1(1)(A)到5-1(1)(D)四条线的线5-1(1)输出。同样地，其他输入单元在各自输入信元上执行并行扩展。因此，输入单元1-1在每个输入信元4-1(1)到4-1(m)中多个每个第一个8位字节经线6-1多路复用输出信元。

<缓冲单元>

接下，四个缓冲单元2-1到2-D的每个的主要功能是缓存在输入单元1-1到1-(n/m)中经历过并行扩展的信号。如，缓存单元2-A包含n个子缓存单元2-A(1)到2-A(n)，其中，利用这n个子缓存单元2-A(1)到2-A(n)把输入信元划分为n个信元。例如，被并行扩展的信元经线5-1(A)被划分到n个子缓存单元2-A(1)到2-1(n)内。同样地，从输入单元1-1到1-(n/m)的每个信元输入经历n个支路被划分到缓冲单元2-A中的n个子缓冲单元2-A(1)到2-A(n)。

如上所述，经线路5-1(1)(A)从输入单元1-1信元输出通常被分配到缓冲单元2-A中的子缓冲单元2-A(1)到2-A(n)。同样地，信元经线路5-1(1)(B)、线路5-1(1)(C)和线路5-1(1)(D)分别被分配到缓冲单元2-B、2-C和2-D的子缓冲单元(未表示)。从其他输入单元输出的信元同样地被分配到从输入单元1-1输出的信元。

第一个8位字节(octet)输出在已经被多路复用为m的各自输入单元1-1中的线路6-1上。例如，被输入到缓冲单元2-A中的各自的n个子缓冲单元2-A(1)到2-A(n)中，并同样地被输入到其他缓冲单元2-B和2-D中的各自的子缓冲单元中。同样，在各自输入单元中每个经历m多路复用的第一个8位字节输出在另外的线6-1的线上，而被输入到缓冲单元2-A到2-D中的个自的n个子缓冲单元中。

例如，在缓冲单元2-A中，基于经线路6-1的第一个8位字节输入通过m线5-1(1)(A)到5-1(m)(A)这个子缓冲单元2-1(A)顺便地用于交换这个信元输入，被交换的信元经线7-1(A)输出到输出单元3-1。在缓冲单元2-A中的其他子缓冲单元和在其他缓冲单元2-B到2-D中的子缓冲单元类似地工作。

<输出单元>

例如，从缓冲单元2-A交换的信元经线7-1(A)馈送给输出单元3-1，从缓冲单元2-B到2-D交换的信元经线7-1(B)到7-1(D)同样地被分别馈送到输出单元3-1，输出单元3-1集中这些信元经线8-1输出。更准确地说，输出单元3-1利用输入信元集中成新的信元经线8-1提供新的信元。其他输出单元操作相同。

<操作>

在下文中，将按输入单元，缓冲单元和输出单元次序描述ATM交换机的第一个实施例的交换操作。为便于理解，下面假定m＝8和n＝64。还定义ATM交换机是容纳有64个输入线和64个输出线的输出缓冲器型交换机，并具有2.5Gbps传输速率。每个输入单元容纳8条线，这表明输入单元数也是8(＝64/8)。输出缓冲单元数为四，其中每个缓冲单元收编64个子缓冲器，表明在这个系统中总共有256(64×4)子缓冲器。输出单元的数量64是与输出线的数量相同。最后，输入信元和输出信元的格式与图11(C)中的信元1301相同，信元1301是把ITU-T和ATM论坛中规定目的信元1302附加到信元1300的信元。

<输入单元>

下面参照图2和3各自配置的详细图解将描述输入单元的操作。首先，输入信元4-1(1)到4-1(8)和帧信号9-1(1)到9-1(8)输入到相位调整单元11。相位调整单元11把帧信号9-1定义为参考信号，用于识别具有固定长度数据的每个信元的头。每个输入信元和帧信号对是同步的，更明确地说是输入信元4-1(1)、帧信号9-1(1)利用表示在图3中的时钟相位同步。另外，由于输入信元是8个并行馈送的，所以时钟的操作频率近似为310MHz(2.5Gbps/8)。

偶然，所有输入信元不总是彼此同步的，所有的帧信号同样地不一定同步。例如，输入信元4-1(1)和输入信元4-1(8)不一定同相，帧信号9-1(1)和帧信号9-1(8)不一定同相。原因如下：按照相同的时钟通过这些信元中间由于某些时钟相位误差产生不同相。因此，ATM交换机需要全部输入信元利用内部公用时钟在彼此同步中输入。相位调整单元11产生如图4所示的输入信元的同相。输入信元调整相位的方法有：(1)基于给定线数调整(如最小线数)，(2)基于包含最先信元的输入线调整，(3)基于相位调整单元11中的备用独立时钟调整。因而，这个已同步的输入信元4-1(1)到4-1(4)和帧信号9-1(1)到9-1(4)输出到目的提取单元13-1(1)到13-1(8)，并把有关的相位调整信号输出到定时/帧产生单元12。

定时/帧产生单元12响应这个信号，产生在输入单元1-1的内部电路使用的控制信号，和在155MHz时钟频率上为识别由输入单元1-1输出信元的头使用的帧信号16-1。

被同步的信元还输入到并行扩展单元14-1(1)到14-1(8)，在并行扩展电路14-1(1)到14-1(8)中完成输入信元并行扩展，并行扩展电路的时钟频率为从301MHz到155MHz，于是使输入信元能从8个并行变换到16个并行。例如，在并行扩展电路14-1(1)中被扩展为16个并行的信元经线路5-1(1)(A)到5-1(1)(D)，作为输出信元10-1(1)(A)到10-1(1)(D)分别地被分配到缓冲单元2-A到2-D的4个并行单元中。在这里实施的并行扩展如图3所示。更准确地说，在每个输入信元中的1到54的最初8位字节被划分成高位和低位，例如，其中产生的输出信元10-1(1)(A)包含偶数个低位。因此，表示在图3中每个输出信元10-1(1)(A)到10-1(1)(D)分别地输出到缓冲单元2-A到2-D。

例如，目的提取单元13-1(1)提取每个输入信元的最初的8位字节，把它输出到目的多路复用单元17，在目的多路复用单元17内多路复用最初的8位字节，把它作为与输入单元1-1对应的目的信息18-1输出到缓冲单元2-A，在相同时钟频率155MHz上同样把输出信元10-1(1)(A)到10-1(1)(D)输出到缓冲单元2-A。除此之外，目的信息18-1通常是输出到缓冲单元2-B到2-D。输入信元4-1(1)到4-1(8)的最初8位字节在线号的升序中被多路复用，如图3中的目的信息18-1。在这里本系统包含8线需要8位字节，以指示它的地址，对于包含16线的系统将附加可用的预留8位字节(RES)。另外，如图3所示，帧信号16、输出信元10-1(A)到10-1(D)和目的信息18-1彼此同步。

<缓冲器单元>

图5是表示缓冲单元2-A中的子缓冲单元2-A(1)的详细结构，图6和图7是表示子缓冲单元2-A(1)操作的解释图。图5中，输入信元10-1(1)(A)～10-1(8)(A)到10-8(1)(A)～10-8(8)(A)、目的信息18-1到18-8、和输入单元帧信元16-1到16-8被馈送到相位调整单元20，在相位调整单元20内，这些信号中间存在某些时钟相位的位置错误。相位调整单元20承认这些信号彼此间的相位，把被同步的信元和帧信号输出到地址过滤单元22-1到22-8。根据从相位调整单元20输出这些信号的同步信息指示，定时/帧产生单元21产生子缓冲单元2-A(1)的控制信号23和帧信号24。利用这个帧信号24识别从子缓冲单元2-A(1)输出信元的头。

把与64线对应的信元和同步的目的信息馈送给地址过滤单元22-1和22-8，例如，把与8线对应的信元馈送给地址过滤单元22-1。在地址过滤单元22-1中，这个信元在与155MHz时钟频率同步的4个并行地进入并行扩展电路25-1(1)到25-1(8)，例如，其中4个并行信元在并行扩展电路25-1(1)中经历并行扩展，更准确地说，这个信元的线数量从4个并行增加到108并行。反之，信元的操作频率从155MHz降到5.76MHz。由定时/帧产生单元21给出5.76MHz时钟。如图6所示，例如在8个并行中输入信元10-1(1)(A)经历由5.76MHz回步的并行扩展，从而在52MHz上扩大到108并行。

接着，108个并行中信元馈送到信元多路复用器26-1，在多路复用器26-1中完成从并行扩展电路25-1(1)到25-1(8)信元输出的9个多路复用，并且还与52MHz时钟频率同步。由定时/帧产生单元21产生这个时钟。这里，执行9个多路复用的原因是给出用于读缓冲存储器的信元输出的时间，后面将详细说明。

下文将描述信元多路复用器26-1的多路复用。图6中，由定时/帧产生单元21产生的内部参考信号用来识别信元多路复用器26-1中信元的最小的线数。被多路复用的信元指出在108并行中有经过扩展的信元，其中，这个信元是从最小的数到最大的数按升序多路复用的。区域读(READ)是用于读缓冲存储器30的信元输出的一区域，在区域读没有包含任何信元。

同时，例如把从相位调整单元20输出的目的信息馈送给地址过滤单元22-1中的目的信息处理器27-1。目的信号处理器27-1产生与155MHz同步的52MHz时钟同步的目的信息。总之，从目的信息处理器27-1输出的目的信息与52MHz时钟同步，并且，要求在把信元写入到缓冲存储器30中时，目的信息的头的位置与内部参考信号的起始位置(SP)一致。例如，写控制器28-1产生用于存储器写入的使能信号(WES)。写控制器28-1必须了解它将与那个64线的信号相对应。遇到这个要求，写控制器28-1给出指明与那个线相对应的目的设置信号29。因此，对子缓冲单元中所有的写控制器给出公用设置信号。更确切地说，目的设置信号29通过子缓冲单元2-A(1)中的所有的写控制器28-1到28-8分配的。另外，这个相同的目的设置信号29也馈送到其他子缓冲单元2-B(1)到2-D(1)，其中写控制器的功能(图中未表示)与子缓冲单元2-A(1)中的写控制器28-1是相同的。

返回到图11(C)中的信元1301，在目的信息字节1302中“目的”数据指明信元1301将通过的输出线号。写控制器28-1把从目的信息处理器27-1输出的这个信元中的目的安排与由目的设置信号29指定的目的相比较。如果比较结果是相同的，写控制器28-1使写使能信号(WES)有效，允许这个信号推进到缓冲存储器30。这里，假定目的设置信号29指示为“1”，而且在图11(C)的信元1301中安排的目的为“1”、“1”、“5”、“1”、“64”、“1”、“1”和“8”给出各自的信元“OK”、“OK”、“NG”、“OK”、“NG”、“OK”、“OK”和“NG”作为写使能信号(WES)，给出“OK”的信元被允许写入到子缓冲单元2-A(1)的缓冲存储器30中。更确切地说，第一个信元、第二个信元、第四个信元、第六个和第七个信元被允许写入到缓冲存储器中。

相反，具有目的号“5”的信元写入到第5线的缓冲存储器(图中未表示)、具有目的号“64”的信元被写入到第64线的缓冲存储器(图中未表示)、具有目的号“8”的信元被写入到第8线的缓冲存储器(图中未表示)。因此，在一个信元周期内所包含的全部信元总是被写入到这个缓冲存贮中的一个。这表明在一个信元周期内可以对64线输入的所有信元存贮。

此外，外部读使能信号(ERES)用于缓冲存储器读出数据。只要提供外部读使能信号(ERES)对双口存储器和单口存储器两种基本上是有效的。但是，两者之间是有差别的。使用双口存储器作为缓冲存储器不需在周期的特定时间安排外部读使能信号(ERES)，它允许外部读使能信号(ERES)在任何位置。相反，使用单口存储器作为缓冲存储器要求在周期的特定时间安排外部读使能信号(ERES)，更确切地说，在周期的不同时间的周期时间内分配写使能信号(WES)。因此，在周期时间后面的时间规定的第九位用于写入使能信号(WES)使能单口存储器和双口存储器一样从那里读出数据。

例如，缓冲存储器30组合有包括8个写入口和一个读出口的8个FIFO 32-1到32-8(第一个输出中的第一个)。从信元多路复用器供给缓冲存储器30信元。还从写控制器28-1供给缓冲存储器30写使能信号，在写控制器28-1内提供有缓冲存储器满通知信号(BFN)31-1，把缓冲存储器已满通知地址过滤单元22。缓冲满通知信号(BFN)是由缓冲存储器30输出的。缓冲满通知信号(BFN)用于禁止来自地址过滤单元22-1到22-8的写信元超过缓冲存储器30的存贮能力。例如，在一个“NG”缓冲满通知信号(BFN)31-1的接收情况下，写控制器28-1不允许信元写入到缓冲存储器30内，即，无效写使能信号(WES)101-1。它表示禁止超出写入的信元进入到缓冲存储器30，在写信元禁止中将抛弃写入信元。

如图7所示，在一个信元周期内顺便地在FIFO 32-1中累积了信元33。在这种情况下，信元非累积信号(CNA)34-1表示在FIFO 32-1中是否累积了信元。选择器35用于从FIFO 32-1到32-8选择多路复用的信元输出，并输出选择的信元(SC)。由读控制器37供给外部读使能信号(ERES)36。

在如上所述的缓冲存储器30中，根据写使能信号(WES)101-1到101-8写入多路复用的信元(MC)100-1到100-8。如上文存贮的第1、第2、第4、第6、和第7信元允许写入到缓冲存储器30，即，写入到FIFO 32-1中。在一个信元周期内写入这个信元。

在读信元的情况下，在第一选择器35从FIFO 32-1到32-8输出被复用的信元102-1到102-8中选择一个。接下，选择器35在如图6所示的外部读使能信号(ERES)为“OK”时输出被选择的信元。为允许与选择的信元33的第一个信元33-1相应的FIFO 32-1输出这个信元33-1，选择器35给FIFO 32-1一个“有效”读使能信号(RES1)，第一个信元33-1在与5.76MHz时钟频率同步中输出。假定FIFO 32-2(未表示)输出的第一个信元38-1安排在存贮信元的顶端那里同样地存贮信元33-1，第一个信元38-1是在与5.76MHz时钟频率同步中输出，并还在信元33-1和信元38-1之间的周期时间为一个信元周期内输出。在这个方法中，存贮在FIFO 32-1到FIFO32-8中的所有信元是在一个信元周期的间隔内轮流输出。在这个输出过程中，跳过没有存贮信元的FIFO的输出。无论FIFO 32-1到32-8各自存贮任何信元输出利用信元非一累积信号34-1到34-8通知选择器35。

图5中，从缓冲存储器30输出被选择的信元(SC)馈送到并行降速电路40。并行降速电路40对输入信元执行是一个功能相反的并行扩展的并行降速，如图7所示，它从5.76MHz的108并行转换到155MHz的4并行。由于子缓冲单元2-A(1)控制操作处理与输出线1有关，所以从子缓冲单元2-A(1)中的并行降速电路40的信元输出指向用于处理与输出线1有关操作的输出单元3-1，如图7所示，在那里以帧信号的头(低位)开始输出信元41的传输。

<输出单元>

图8表示输出单元3-1的详细配置。输出单元3-1包括相位调整单元50、并行扩展单元51和帧产生单元52。例如，相位调整单元50输入与输出信元41一样的输入信号7-1(A)和来自子缓冲单元2-A(1)中的并行降速电路40的帧信号42，同样地输入其他输入信元和相应的帧信号。由于输入信元的相位是彼此稍微地不同，所以相位调整电路是在允许的相位中输入信元。因此，当来自相位调整电路50表示输入信元同步的通知信号53供给帧产生单元52时，把输入单元供给并行扩展电路51。帧产生单元52响应这个通知信号53产生帧信号55。如图9所示，并行扩展电路51执行输入信元7-1(A)到7-1(D)的并行降速，于是从在155MHz的16并行(4并行×4)转换到310MHz的8并行的输出信元54。在这个方法中，在输入单元1-1中经历了四分割的输入信元4-1(1)到4-1(m)在输出单元3-1中再生一个完整的信元8-1。另外，输出信元54和帧信号53是同相的。

如上所述，根据本发明的ATM交换机的第1个实施例，通过对输入信元执行并行扩展可以降低穿过缓冲单元的子缓冲单元的信元通过的速度，因而减少丢弃的信元。而且，在子缓冲单元中，缓冲存储器通知与相应的地址过滤单元所对应的FIFO是满信元或未满信元，地址过滤单元基于这个通知控制FIFO中信元的存贮。因此，由于避免过多的写入信元，所以这个ATM交换机可以更安全地减少丢弃信元的数量。地址过滤单元还检验包含在信元中指定通过的地址过滤器和在相应的FIFO中存贮的目的信息。如果信元的目的与地址过滤单元的目的不同，地址过滤单元不允许这个信元通过。换句话说，地址过滤单元仅准许具有相同的目的地的信元通过它，FIFO可以避免由具有其他目的地的信元填满。从而导致丢弃信元的减少。

第二个实施例

下文将参照图10描述根据本发明的ATM交换机的第二个实施例。假定图5中的装置是由8个地址过滤单元22-1到22-8和一个缓冲存储器30组成的，图10中的子缓冲单元2-A(1)包括两个装置；一个装置用于第一个传输线，另一个装置用于第2个传输线。与第1个实施例相比这一点是第二实施例的特征。第1个传输线的信元馈送到以前设置的地址过滤单元，而第2个传输线的信元馈送到后面设置的地址过滤单元。帧信号由两个信号共享。其他成份和输入信元与第1个实施例相同。

下文将描述第2个实施例的ATM交换机的操作。由地址过滤单元22-1到22-8对第1个传输线工作，地址过滤单元22-9到22-16对第2个传输线工作，所以形成前面的地址过滤单元22-1到22-8给出的号码“1”是指示第1个传输线通过目的设置信号29-1，而后面的地址过滤单元22-9到22-16给出的号码“2”指示第2个传输线通过目的设置信号29-2。因此，第2个实施例与第1个实施例相比，第1个实施例交换一线需要4个子缓冲单元，而第2个实施例实现使用4个子缓冲单元交换两线。因而，在64线的情况下，第1个实施例需要256(64×4)个子缓冲单元，而第2个实施例需要128个子缓冲单元，是第1实施例的一半。相应地，在一个LST内提供的封装一个子缓冲单元的完整结构，第2个实施例可以减少LSI(子缓冲单元)的数量，从而减少硬件的数量和软件之间的布线，并简化了交换机的结构。

Claims (11)

1.一种输出缓冲型ATM信元交换机，包括：

一个输入单元，分配多个带有为每个信元指示目的地的目的信息的输入信元；

一个缓冲单元，缓冲被分配的信元；以及

多个输出单元，对被分配的信元执行并行缩减，

其中所述缓冲单元包括：

比较装置，用于将每个信元的目的信息与指定给所述比较装置的给定目的信息进行比较；

缓冲存储器，用于暂时存储所分配的信元；和

控制装置，用于在判定一个信元的目的信息与给定的目的信息相一致的情况下允许将该信元存储到所述缓冲存储器中。

2.如权利要求1所述的输出缓冲型ATM信元交换机，其中，所述缓冲存储器将一个指示所述缓冲存储器是否还能存储信元的信号通知给所述控制装置，所述控制装置在接收到指示所述缓冲存储器还能存储信元的信号的情况下允许将该信元存储到所述缓冲存储器中。

3.如权利要求1所述的输出缓冲型ATM信元交换机，其中，所述控制装置在判定一个信元的目的信息与给定的目的信息相一致的情况下输出一个允许所述缓冲存储器存储该信元的信号。

4.一种输出缓冲型ATM信元交换机的缓冲单元中的子缓冲单元，缓冲带有每个信元的目的信息的输入信元，所述子缓冲单元包括：

一个缓冲存储器，用于暂时存储输入的信元；

一个被分配有给定目的信息的地址过滤单元，包括多个对输入信元执行并行扩展的并行扩展电路，一个对并行扩展后的信元执行多路复用的信元多路复用器，和一个在判定并行扩展后的信元中的一个信元的目的信息与给定的目的信息相一致的情况下允许将该信元写入所述缓冲存储器的写入控制器；以及

一个缩减电路，用于对从所述缓冲存储器输出的信元执行并行缩减。

5.如权利要求4所述的输出缓冲型ATM信元交换机的缓冲单元中的子缓冲单元，其中，所述缓冲存储器将一个指示所述缓冲存储器是否还能存储信元的信号通知给所述地址过滤单元，并且所述写入控制器在接收到指示所述缓冲存储器还能存储信元的信号的情况下允许将该信元存储到所述缓冲存储器中。

6.如权利要求4所述的输出缓冲型ATM信元交换机的缓冲单元中的子缓冲单元，其中，所述写入控制器在判定一个信元的目的信息与给定的目的信息相一致的情况下输出一个允许所述缓冲存储器存储该信元的信号。

7.一种在输出缓冲型ATM信元交换机中交换多个信元的方法，所述多个信元具有目的信息并经过多个具有给定目的信息的缓冲存储器之一，所述方法包括：

比较包含在一个信元中的所述目的信息和所述给定目的信息；以及

允许将该具有与一个缓冲存储器的给定目的信息相同的目的信息的信元存储到所述缓冲存储器中。

8.如权利要求7所述的方法，其中，所述允许步骤包括判断所述缓冲存储器是否还能存储信元的步骤。

9.如权利要求7所述的方法，其中，所述允许步骤包括输出一个允许所述缓冲存储器将该信元写入其中的写入使能信号的步骤。

10.如权利要求9所述的方法，其中，所述允许步骤还包括在写入使能信号中产生一个允许从所述缓冲存储器中读出被存入其中的信元的读出使能信号的步骤。

11.如权利要求10所述的方法，其中，所述读出使能信号位于所述多个写入使能信号之后。

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