CN1306768C - 共享内存地址搜索逻辑装置 - Google Patents

Abstract

一种共享内存地址搜索逻辑装置，包括信元净荷通道·信头通道、信元净荷存取缓冲区和信元净荷存取共享内存，特点是：还有接受信头流的内存分配机制单元、交换控制模块及分别接受该内存分配机制单元和交换控制模块输出的ISTGO数据流和OSTGO数据流的地址生成逻辑单元，该地址生成逻辑单元对该共享内存输出寻址信号；而该交换控制模块还将信头流输入该信号净荷通道·信头通道。本发明提高了系统的工作效率和可靠性。

Description

共享内存地址搜索逻辑装置

技术领域

本发明涉及一种交换系统共享内存的地址搜索逻辑装置，特别是涉及一种通讯领域ATM(异步传输模式)信元交换信元净荷缓存区的访问管理机制的装置。

背景技术

随着综合业务数字网(ISDN)对带宽需求的不断增长，能够提供多媒体信息交换和宽带传输业务的ATM技术迅速成为一种综合数据、语言和视频服务的通信网络平台，并几乎成为B-ISDN(宽带综合业务数字网)的代名词，得到了广泛的应用。ATM信元交换的实质是根据信元信头的VPI/VCI(虚通道指针/虚电路指针)，将某条入线的信元输出到特定的出线上，作为信元实体的净荷(Payload)在系统中不影响交换过程，因此交换机需要大容量的共享内存来缓存信元净荷，同时还要采用一套内存访问管理机制来保证交换网络在对信元信头分析的过程中所有输入信元的净荷能够安全有序地存储在同一内存区，并在输出该信元时准确地读取到它所对应的净荷。目前，有很多厂商采用各种解决方案在各自的ATM产品中实现了共享内存的有效管理，但是由于这些解决方案或多或少地需要系统软件的参与，从而占用了较多的系统资源，降低了交换系统的工作效率。

发明内容

本发明的目的在于克服已有技术的缺陷，提供一种采用硬件系统来管理对信元净荷存储区的访问的共享内存地址搜索逻辑装置，它相对于通常采用的软件实现方法，能够提高系统工作效率和可靠性。

本发明的另一个目的在于采用FPGA(现场可编程逻辑阵列)器件设计地址生成逻辑，以增强系统的灵活性和实用性，并大大降低硬件成本。

本发明是这样实现的，其包括线卡信元输入/输出接口、信元净荷通道·信头通道、信元净荷存取缓冲区和信元净荷存取共享内存，以上单元依次成双向电路连接，它的特点是：还有接受来自信元净荷通道·信头通道中的信头流的内存分配机制单元、与该内存分配机制单元成双向电路连接的交换控制模块、分别接受该内存分配机制单元输出的ISTGO数据流和交换控制模块输出的OSTGO数据流的地址生成逻辑单元，以及时钟产生与分配单元。该地址生成逻辑单元对该信元净荷存取共享内存输出寻址信号；而该交换控制模块还将信头流输入该信号净荷通道·信头通道；其中，内存分配机制单元包括若干个硬件表象，将由信元信头流标记所代表的一系列信息转换为ISTGO数据流；当信元经排队、调度操作后输出时，交换控制模块提供给地址生成逻辑单元OSTGO数据流；地址生成逻辑单元主要实现数据提取和转换的功能，即从ISTGO数据流和OSTGO数据流中提取净荷存储地址信息，产生控制信号，完成对净荷共享内存的寻址。

上述的内存分配机制单元和地址生成逻辑单元(AGL)，均由FPGA实现。某条入线的信元首先被拆为5字节的信元信头(header)和48字节的净荷(payload)，其中header进入内存分配机制单元，payload则暂存入该入线对应的信元净荷存取缓冲区中，其系由FIFO(先入先出存储器)构成。在下一个交换周期，header通过内存分配机制硬件查表转换为含地址信息和连接信息的ISTGO(Input Stage Output)数据流，分别传输给交换控制模块和地址生成逻辑单元，后者从中抽取地址和片选信号输出给信元净荷存取共享内存，同时payload则从FIFO传输到信元净荷存取共享内存的数据线上，从而完成净荷的存储。

所说的内存分配机制单元：包括若干个硬件表象，采用地址指针堆栈链表的方式，通过硬件查表操作，将由header流标记所代表的一系列信息如端口号、VPI和VCI转换为由单独的连接指针(CID)以及输入信元指针(ICP)等信息组成的ISTGO数据流，其中ICP即为当前地址堆栈链表的最高位(TOS)所对应的地址指针，分配给该信元。当信元经排队、调度操作后输出时，交换控制模块提供给AGL包含该CID以及输出信元指针OCP等信息的OSTGO(Output Stage Output)数据流，其中OCP直接拷贝ICP的内容，内存分配机制单元再根据OCP进行查表操作，释放其相应的地址指针(更新表象)，使该指针为空闲，并将TOS指向该地址，因此事实上，下一个输入信元的净荷将存储在刚发出去的信元净荷所在的地址。

所说的地址生成逻辑单元(AGL)：主要实现一种数据提取和转换的功能。分别从内存分配机制单元和交换控制模块产生的ISTGO和OSIGO信息流不仅仅包含地址信息，它还包括由VPI/VCI转换而得的连接ID(CID)以及其他交换控制信息，地址生成逻辑单元从该信息流中提取净荷存储地址信息，产生片选等控制信号，完成对净荷共享内存的寻址。

更具体地，所说的信元净荷存取共享内存系由同步静态存储器构成，以及所说的交换控制模块系由美国微电脑应用公司的np5500套片构成。

本发明的优点是：采用本发明所述共享内存的地址搜索逻辑装置，可以硬件实现信元净荷存储区的访问管理，在两个交换周期内，信元信头进入交换控制模块，通过查表分配净荷存储地址，信元净荷从信元净荷存取缓冲区进入信元净荷存取共享内存，完成一个有机的内存分配过程，软件不参与存储操作，显然大大提高了系统工作效率和可靠性；采用FPGA器件设计地址生成逻辑，增强了系统的灵活性和实用性，大大缩短了产品开发周期，降低了硬件成本。

附图说明

本发明的附图简单说明如下：

图1是本发明的原理框图

图2是本发明中的内存分配机制单元的地址指针堆栈链表示意图。

图3是本发明中的内存分配机制单元输出的ISTGO数据格式示意图。

图4是本发明中的交换控制模块输出的OSTGO数据格式示意图。

图5是本发明的输入阶段的时序示意图。

图6是本发明的输出阶段的时序示意图。

图7是本发明中地址产生的时序逻辑示意图。

具体实施方式

下面根据图1一图7给出本发明一个较好实施例，以便对本发明的技术方案作进一步的详细描述：

图1表示系统硬件连接框图，本实施例中，采用SSRAM(同步静态存储器)阵列做信元净荷存取共享内存3，其包括6片GVT256B36T-8。这是一个时钟频率为50M的cell/packet(信元/包)交换系统，交换控制模块5采用美国应用微电路公司(AMCC)的np5500套片。每一个交换周期由136个时钟周期组成，这136个时钟的前一半(68个时钟)是输出周期，后一半是输入周期。进入交换系统的信元被拆为信元信头header和信元净荷payload，信头传给内存分配机制单元4，而净荷则导入信元净荷存取缓存区(MBUF)2。内存分配机制单元4在下一个交换周期给出含地址信息的ISTGO数据流，分别接入地址生成逻辑单元6和交换控制模块5，前者将地址信息提取出来输出到信元净荷存取共享内存3的地址线上，信元净荷存取缓冲区2则同步地将payload输出到该共享内存3的数据线上。在信元输出阶段，交换控制模块5首先将含地址信息的OSTGO数据流分别发给内存分配机制单元4和地址生成逻辑单元6，前者刷新地址堆栈指针链表，将该信元所占地址设为空闲，而后者翻译出该共享内存3的地址，信元净荷被读出，放置在信元净荷存取缓冲区2中缓存，在下一个交换周期，交换控制模块5输出信元header，同时payload从信元净荷存取缓冲区2中输出，完成一个交换过程。这里共处理从两个交换控制模块5传过来的消息，其中：与CM0(交换控制模块0)相连的ISTGO0/OSTGO0经时分复用为IOSTGO0，与CMO’(交换控制模块O’)相连的ISTGO2/OSTGO2复用为IOSTGO2，这两个消息在时间上相差两个时钟周期。对每个控制模块5，在一个基本的交换周期提供了32个155M的线路端口和2个CPU端口之间的cell/packet交换。所以它对应于地址生成逻辑单元6在一个交换周期上需要送出34组地址信息给SSRAM阵列(即信元净荷存取共享内存3)。时钟产生与分配单元8对本发明装置提供时钟信号和时序分配信号。

图2是内存分配机制单元4中的地址指针堆栈链表图，在图2中，(a)是系统复位初始化配置链表后的数据，TOS为当前(上部)堆栈指针，复位值为0，对应共享内存地址0x00000，第一个进入交换系统的信元净荷将存储在0x00000处，每输入一个信元，TOS加1；(b)是交换网中正在进行处理的信元有0x01234个，这时TOS值为0x1234，共享内存在0x01234以前的地址空间已占用；(c)是交换网发送出一个存储在0x00733位置的信元后，TOS减1，对应的地址指针改写为0x00733，即0x00733为空闲，下一个进入交换系统的信元净荷将存储在该处。

图3表示本发明的ISTGO数据格式，在图中，ISTGO为24位宽，在四个连续的周期内发出四组数据，地址生成逻辑单元6所用的消息有：

EOQ-External Queue Priority，它是通过外部逻辑用来产生丢弃输入信元(IABT)决定的。

SMID-Source Module ID，它是不同的控制模块地址标志，和后面的ICP一起产生载荷的地址。

ICP-Input Cell Pointer(payload memory address)，输入信元指针，即当前TOS对应的地址指针，它和SMID一起产生载荷的地址.

MASK-需要接收消息的控制模块屏蔽设置。

V-有效位，用它来产生控制SSRAM(即信元净荷存取共享内存3)的片选。

图4表示本发明的OSTGO数据格式，在图中，OSTGO总线也是24位宽，在四个连续的周期内发出四组数据，各个信号所代表的含义是：

OCR-Output Cell Region输出信元区。

SMID-Source Module ID.源模块的ID，它和OCP一起产生载荷地址。

OCP-Output Cell Pointer.输出信元指针，它和SMID一起产生载荷地址。

MASK-需要接收消息的控制模块屏蔽设置

V-有效位，用它来产生控制SSRAM(信元净荷存取共享内存3)的片选。

图5和图6分别描述了本发明的输入和输出阶段的时序。根据该时序表，采用计数器的最后两位，作为信号采样的选择计数器CNT0，它有四个值：00，01，10，11，CNT0延迟一个时钟周期即为CNT1，延迟两个时钟周期即为CNT2。

以ISTGO数据处理过程为例：图7是地址产生的时序逻辑，首先采样四个连续周期发过来的数据，将他们存放在寄存器中，ICP，SMID用来产生地址，其中ICP为17位，由于我们只用两个控制模块5，因此，用一位就可以将两个控制模块5区分开来。V用来产生片选，如果V为1时，则输出有效片选，否则，输出无效片选，在一个交换周期的相对时间需要输出地址和片选的时刻，就将地址合成输出，同时片选也有效输出。

另外，通过FPGA灵活地实现了其他增强功能：控制消息ABORT(丢弃信元)的产生；堆栈选择信号产生；共享内存选择信号产生；MBUF内存块控制信号产生；等等。

Claims (5)

1.一种共享内存地址搜索逻辑装置，包括线卡信元输入/输出接口(7)、信元净荷通道·信头通道(1)、信元净荷存取缓冲区(2)和信元净荷存取共享内存(3)，上述单元依次成双向电路连接；其特征在于，还有接受来自信元净荷通道·信头通道(1)中的信头流的内存分配机制单元(4)、与该内存分配机制单元(4)成双向电路连接的交换控制模块(5)、分别接受该内存分配机制单元(4)输出的ISTGO数据流和交换控制模块(5)输出的OSTGO数据流的地址生成逻辑单元(6)，以及时钟产生与分配单元(8)；该地址生成逻辑单元(6)对该信元净荷存取共享内存(3)输出寻址信号；而该交换控制模块(5)则还将信头流输入该信号净荷通道·信头通道(1)；其中，内存分配机制单元包括若干个硬件表象，将由信元信头流标记所代表的一系列信息转换为ISTGO数据流；当信元经排队、调度操作后输出时，交换控制模块提供给地址生成逻辑单元OSTGO数据流；地址生成逻辑单元主要实现数据提取和转换的功能，即从ISTGO数据流和OSTGO数据流中提取净荷存储地址信息，产生控制信号，完成对净荷共享内存的寻址。

2.根据权利要求1所述的共享内存地址搜索逻辑装置，其特征在于，该内存分配机制单元(4)和地址生成逻辑单元(6)均由现场可编程逻辑陈列器件构成。

3.根据权利要求1所述的共享内存地址搜索逻辑装置，其特征在于，所说的信元净荷存取缓冲区(2)系由先入先出存储器构成。

4.根据权利要求1所述的共享内存地址搜索逻辑装置，其特征在于，所说的信元净荷存取共享内存(3)系由同步静态存储器构成。

5.根据权利要求1所述的共享内存地址搜索逻辑装置，其特征在于，所说的交换控制模块(5)系由美国应用微电脑公司的np5500套片构成。

Images