JPH0879267A - トランスミッションコンバージェンスサブレイヤ多重生成／終端装置 - Google Patents

トランスミッションコンバージェンスサブレイヤ多重生成／終端装置

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JPH0879267A
JPH0879267A JP20956394A JP20956394A JPH0879267A JP H0879267 A JPH0879267 A JP H0879267A JP 20956394 A JP20956394 A JP 20956394A JP 20956394 A JP20956394 A JP 20956394A JP H0879267 A JPH0879267 A JP H0879267A
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幸浩 土井
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東　　勲
Hitoshi Imagawa
仁 今川
Masao Akata
正雄 赤田
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高生 三浦
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Nippon Telegraph and Telephone Corp
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Abstract

(57)【要約】 【目的】ＴＣレイヤの生成または終端を行う回路を複数
のパスで共有することによりハードウェア量を削減する
ことを目的とする。 【構成】ＴＣレイヤ多重生成装置120 は，ＴＣレイヤ生
成を行うＴＣレイヤ演算部121 を各パスで共有し，それ
ぞれのパスについて受信したＡＴＭレイヤ情報をレジス
タ123 に蓄積し，時分割多重処理を用いてＴＣレイヤ生
成を行う。また，ＴＣレイヤ多重終端装置は，ＴＣレイ
ヤ終端を行うＴＣレイヤ演算部を各パスで共有し，それ
ぞれのパスについて受信したＴＣレイヤ情報をレジスタ
に蓄積し，ＳＴＭハイウエイ入り回線のそれぞれのパス
の各バイトが到着する毎に，時分割多重処理を用いてＴ
Ｃレイヤ終端の処理を行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はトランスミッションコン
バージェンスサブレイヤ多重生成／終端装置であって，
低速回線を複数収容するＡＴＭスイッチ，あるいはＡＴ
ＭスイッチとＳＤＨ(Synchronous Digital Hierarchy)
伝送設備とのインタフェースなどに関するものである。
【０００２】
【従来の技術】ＡＴＭレイヤ情報入力線を収容し，ｍ本
のＶＣ１１パスのＡＴＭトランスミッションコンバージ
ェンスサブレイヤ（以下，ＴＣレイヤという）を生成
し，それらのパスをＳＴＭ多重したＳＴＭ１ハイウエイ
を生成する装置の従来技術の例について，図５を用いて
説明する。
【０００３】図５は従来のＳＴＭ１生成装置の例を示し
ている。ＳＴＭ１生成装置３００は，ＳＤＨ生成部３１
０と，ＴＣレイヤ生成部３２０-i（１≦ｉ≦ｍ）と，Ａ
ＴＭレイヤ振り分け部３３０とから構成される。ＴＣレ
イヤ生成部３２０-iは，ＴＣレイヤ演算部３２１-iと，
ＴＣレイヤ情報レジスタ３２２-iと，ＡＴＭレイヤ情報
レジスタ３２３-iとから構成される。
【０００４】ＡＴＭレイヤ情報入力線ＡＴＭinはＡＴＭ
レイヤ振り分け部３３０に接続され，ＡＴＭレイヤ振り
分け部３３０はデータ入力線Ｄｉ-iのそれぞれに接続さ
れ，データ入力線Ｄｉ-iは番号ｉが対応するＴＣレイヤ
演算部３２１-iのそれぞれに接続され，ＴＣレイヤ演算
部３２１-iは番号ｉが対応するデータ出力線Ｄｏ-iおよ
び制御線Ｃ-iのそれぞれに接続され，データ出力線Ｄｏ
-iおよび制御線Ｃ-iはＳＤＨ生成部３１０に接続され，
ＳＤＨ生成部３１０はＳＴＭ１ハイウエイ出回線ＳＴＭ
１out に接続される。
【０００５】ＡＴＭレイヤ振り分け部３３０は，ＡＴＭ
レイヤ情報入力線ＡＴＭinから受信したＡＴＭセルの多
重識別子を解析し，パス番号に対応したデータ入力線Ｄ
ｉ-iに各セルを振り分ける。ＴＣレイヤ生成部３２０-i
は，番号ｉが対応するデータ入力線Ｄｉ-iに受信したＡ
ＴＭセルをＡＴＭレイヤ情報レジスタ３２３-iに蓄積
し，ＴＣレイヤ情報レジスタ３２２-iに空きがあれば，
ＡＴＭレイヤ情報レジスタ３２３-iの先頭のＡＴＭレイ
ヤ情報を用いてＴＣレイヤ情報を生成し，ＴＣレイヤ情
報レジスタ３２２-iに蓄積し，制御線Ｃ-iにＳＤＨ生成
部３１０からのＴＣレイヤ情報送出要求を検出すると，
ＴＣレイヤ情報レジスタ３２２-iから取り出したＴＣレ
イヤ情報を対応するデータ出力線Ｄｏ-iに送出する。
【０００６】ＳＤＨ生成部３１０は，ＳＤＨフレーム上
の各パスの時間位置情報に従い，各制御線Ｃ-iにＴＣレ
イヤ情報の送出を要求し，データ出力線Ｄｏ-iに受信し
た各パスのＴＣレイヤ情報をＳＤＨパスにマッピングし
て，ＳＴＭ１ハイウエイ出回線ＳＴＭ１out に送出す
る。
【０００７】次に，ＡＴＭセルをマッピングしたＶＣ１
１パスをｍ本ＳＴＭ多重したＳＴＭ１ハイウエイを収容
し，各ＶＣ１１パスのＴＣレイヤを終端する装置の従来
技術の例について図６を用いて説明する。
【０００８】図６は従来のＴＣレイヤ終端装置の例を示
している。ＴＣレイヤ終端装置４００は，ＳＤＨ終端部
４１０と，ＴＣレイヤ終端部４２０-i（１≦ｉ≦ｍ）と
から構成され，ＴＣレイヤ終端部４２０-iは，ＴＣレイ
ヤ演算部４２１-iと，ＴＣレイヤ情報レジスタ４２２-i
とから構成される。
【０００９】ＳＴＭ１ハイウエイ入り回線ＳＴＭ１inは
ＳＤＨ終端部４１０に接続され，ＳＤＨ終端部４１０は
データ入力線Ｄｉ-iおよび制御入力線Ｃｉ-iのそれぞれ
に接続され，データ入力線Ｄｉ-iおよび制御入力線Ｃｉ
-iは番号ｉが対応するＴＣレイヤ演算部４２１-iのそれ
ぞれに接続され，ＴＣレイヤ演算部４２１-iは番号ｉが
対応するデータ出力線Ｄｏ-iおよび制御出力線Ｃｏ-iの
それぞれに接続される。
【００１０】ＳＤＨ終端部４１０は，ＳＴＭ１ハイウエ
イ入り回線ＳＴＭ１inの各ＶＣ１１パスを終端し，各Ｖ
Ｃ１１パスから取り出したＴＣレイヤ情報をバイト毎に
パス番号に対応するデータ入力線Ｄｉ-iに送出し，対応
する制御入力線Ｃｉ-iに有効な情報であることを表示す
る。ＴＣレイヤ情報レジスタ４２２-iは，ＳＤＨ終端部
４１０から受信したパスの最新のＴＣレイヤ情報を到着
順に５バイト分保持する。
【００１１】よく知られているように，ＴＣレイヤの終
端であるセル同期，セルスクランブラはバイトデータ毎
に計算可能である。ＴＣレイヤ演算部４２１-iは，対応
する制御入力線Ｃｉ-iに有効表示を検出すると，同じタ
イミングでデータ入力線Ｄｉ-iに受信したＴＣレイヤ情
報とＴＣレイヤ情報レジスタ４２２-iに保持してある５
バイトのＴＣレイヤ情報の合計６バイトのＴＣレイヤ情
報を使用して，ＴＣレイヤを終端し，ＡＴＭレイヤ情報
を生成してデータ出力線Ｄｏ-iに送出し，同時に受信し
た該当ＴＣレイヤ情報をＴＣレイヤ情報レジスタ４２２
-iに書き込み，ＴＣレイヤ情報レジスタ４２２-iの内容
を更新する。
【００１２】
【発明が解決しようとする課題】従来の技術では，ＴＣ
レイヤの生成または終端をＳＴＭハイウエイのパス対応
に設けた回路で行っていたため，ＴＣレイヤの生成また
は終端用のハードウェアが対応するパスの本数分必要で
あり，収容するＳＴＭハイウエイ上のパス数が多い場
合，ハードウェア量が大きくなるという問題があった。
【００１３】本発明の目的は，ＴＣレイヤの生成または
終端を行う回路を複数のパスで共有することによりハー
ドウェア量を削減することにある。
【００１４】
【課題を解決するための手段】本発明のＴＣレイヤ多重
生成装置は，ＴＣレイヤ演算部と，ＴＣレイヤ情報をパ
スに対応して蓄積するＴＣレイヤ情報蓄積部と，ＡＴＭ
レイヤ情報をパスに対応して蓄積するＡＴＭレイヤ情報
蓄積部とを備え，ＴＣレイヤ演算部は，ＡＴＭレイヤセ
ルを受信すると該当ＡＴＭレイヤセルのヘッダ情報に基
づき，パス番号に対応したＡＴＭレイヤ情報蓄積部に該
当ＡＴＭレイヤセルを蓄積し，それぞれのパスに対応す
るＴＣレイヤ情報蓄積部に空きができると，該当するパ
スに対応するＡＴＭレイヤ情報蓄積部内のＡＴＭレイヤ
情報を用いて時分割多重処理によりヘッダ誤り制御情報
（ＨＥＣ）の生成およびスクランブルを行いＴＣレイヤ
情報を生成し，該当するパスに対応するＴＣレイヤ情報
蓄積部に蓄積し，制御線からそれぞれのパスについてＴ
Ｃレイヤ情報読み出しの要求があると該当パスのＴＣレ
イヤ情報をＴＣレイヤ情報送出線に送出する。
【００１５】また，本発明のＴＣレイヤ多重終端装置
は，ＳＴＭパス終端部とＴＣレイヤ終端部とを有し，Ｔ
Ｃレイヤ終端部は，ＴＣレイヤ演算部と，ＴＣレイヤ情
報をパスに対応して蓄積するＴＣレイヤ情報蓄積部とを
備え，ＳＴＭパス終端部は，ＳＴＭハイウエイを終端
し，各ＳＴＭパスから取り出したＴＣレイヤ情報と対応
するパス番号をＴＣレイヤ演算部に送出し，ＴＣレイヤ
演算部は，各パスのＴＣレイヤ情報を到着順にＴＣレイ
ヤ情報蓄積部に複数バイト保持し，各パスのＴＣレイヤ
情報を受信する毎に，保持してある該当パス番号のＴＣ
レイヤ情報を使用して，時分割多重でＴＣレイヤを終端
しＡＴＭレイヤ情報を生成し，ＴＣレイヤ情報蓄積部を
更新する。
【００１６】
【作用】本発明のＴＣレイヤ多重生成装置は，ＴＣレイ
ヤ生成を行うＴＣレイヤ演算部を各パスで共有し，それ
ぞれのパスについて受信したＡＴＭレイヤ情報をレジス
タに蓄積し，時分割多重処理を用いてＴＣレイヤ生成を
行うことでハードウェア量を大幅に削減する。
【００１７】また，よく知られているように，ＴＣレイ
ヤの終端であるセル同期，セルスクランブラはバイトデ
ータ毎に計算可能である。あるパスのＴＣレイヤ情報を
１バイト受信したとすると，該当バイトを含む過去６バ
イトのＴＣレイヤ情報を用いて，ＴＣレイヤを終端しＡ
ＴＭレイヤ情報の生成が可能である。
【００１８】この点に注目し，本発明のＴＣレイヤ多重
終端装置は，ＴＣレイヤ終端を行うＴＣレイヤ演算部を
各パスで共有し，それぞれのパスについて受信したＴＣ
レイヤ情報をレジスタに蓄積し，ＳＴＭハイウエイ入り
回線のそれぞれのパスの各バイトが到着する毎に，時分
割多重処理を用いてＴＣレイヤ終端を行うことでハード
ウェア量を大幅に削減する。
【００１９】
【実施例】ＡＴＭレイヤ情報入力線を収容し，ｍ本のＶ
Ｃ１１パスのＡＴＭトランスミッションコンバージェン
スサブレイヤ（ＴＣレイヤ）を生成しそれらのパスをＳ
ＴＭ多重したＳＴＭ１ハイウエイを生成する装置につい
て，本発明の実施例を図１を用いて説明する。
【００２０】図１は，本発明に基づいたＴＣレイヤ多重
生成装置に関連する装置の構成例を示している。ＳＴＭ
１生成装置１００は，ＳＤＨ生成部１１０と，ＴＣレイ
ヤ多重生成装置１２０とから構成され，ＴＣレイヤ多重
生成装置１２０は，ＴＣレイヤ演算部１２１と，ＴＣレ
イヤ情報レジスタ１２２と，ＡＴＭレイヤ情報レジスタ
１２３とから構成される。
【００２１】ＡＴＭレイヤ情報入力線ＡＴＭinはＴＣレ
イヤ演算部１２１に接続され，ＴＣレイヤ演算部１２１
はＴＣレイヤ情報レジスタ１２２とＡＴＭレイヤ情報レ
ジスタ１２３とデータ出力線Ｄout と制御線Ｃに接続さ
れ，データ出力線Ｄout と制御線ＣはＳＤＨ生成部１１
０に接続され，ＳＤＨ生成部１１０はＳＴＭ１ハイウエ
イ出回線ＳＴＭ１out に接続される。
【００２２】ＴＣレイヤ演算部１２１は，ＡＴＭレイヤ
情報入力線ＡＴＭinから受信したＡＴＭセルの多重識別
子を解析し，パス番号ｉに対応したＡＴＭレイヤ情報レ
ジスタ１２３（ｉ）に各セルを蓄積し，ＴＣレイヤ情報
レジスタ１２２（ｉ）に空きがあれば，対応するＡＴＭ
レイヤ情報レジスタ１２３（ｉ）の先頭のＡＴＭレイヤ
情報を用いて時分割処理によりＨＥＣの生成およびスク
ランブルを行いＴＣレイヤ情報を生成し，ＴＣレイヤ情
報レジスタ１２２（ｉ）に蓄積し，制御線ＣにＳＤＨ生
成部１１０からのＴＣレイヤ情報送出要求を検出する
と，ＴＣレイヤ情報レジスタ１２２（ｉ）から取り出し
たＴＣレイヤ情報をデータ出力線Ｄout に送出する。
【００２３】ＳＤＨ生成部１１０はＳＤＨフレーム上の
各パスの時間位置情報に従い，制御線ＣにＴＣレイヤ情
報の送出を要求するパス番号ｉを送出し，データ出力線
Ｄout に受信した各パスのＴＣレイヤ情報をＳＤＨパス
にマッピングして，ＳＴＭ１ハイウエイ出回線ＳＴＭ１
out に送出する。
【００２４】図２は，図１に示すＴＣレイヤ多重生成装
置１２０の詳細ブロック図を示している。図２に示すよ
うに，ＴＣレイヤ演算部１２１は，振り分け部１０，Ｈ
ＥＣ生成部１１，スクランブラ１２，送出部１３からな
る。振り分け部１０は，パス番号によるＡＴＭレイヤ情
報の振り分けおよびＡＴＭレイヤ情報レジスタ１２３の
管理を行う。振り分け部１０は，ＡＴＭレイヤセルを入
力すると，そのヘッダ情報に基づき，パス番号に対応し
たＡＴＭレイヤ情報レジスタ１２３にそのＡＴＭレイヤ
情報を格納する。ＴＣレイヤ情報レジスタ１２２に空き
ができると，ＨＥＣ生成部１１は，その空いたパスに対
応するＡＴＭレイヤ情報をＡＴＭレイヤ情報レジスタ１
２３から取り出し，セルのヘッダ情報に基づいてヘッダ
誤り制御情報（ＨＥＣ）を生成する。また，スクランブ
ラ１２はそのセルのペイロード部のスクランブルを行
う。そして，ＨＥＣ生成部１１およびスクランブラ１２
により生成したＴＣレイヤ情報を，そのパスに対応する
ＴＣレイヤ情報レジスタ１２２に格納する。送出部１３
は，ＳＤＨ生成部１１０からの制御線ＣによるＴＣレイ
ヤ情報送出要求に対し，該当パスのＴＣレイヤ情報をＴ
Ｃレイヤ情報レジスタ１２２から読み出し，データ出力
線Ｄout に送出する。ＨＥＣ生成部１１およびスクラン
ブラ１２は，各パスに対して時分割多重で動作する。
【００２５】次に，ＡＴＭセルをマッピングしたＶＣ１
１パスをｍ本ＳＴＭ多重したＳＴＭ１ハイウエイを収容
し，各ＶＣ１１パスのＴＣレイヤを終端する装置につい
て，本発明の実施例を図３を用いて説明する。
【００２６】図３は，本発明に基づいたＴＣレイヤ多重
終端装置の構成例を示している。ＴＣレイヤ多重終端装
置２００は，ＳＤＨ終端部２１０と，ＴＣレイヤ終端部
２２０とから構成され，ＴＣレイヤ終端部２２０は，Ｔ
Ｃレイヤ演算部２２１とＴＣレイヤ情報レジスタ２２２
とから構成される。
【００２７】ＳＴＭ１ハイウエイ入り回線ＳＴＭ１inは
ＳＤＨ終端部２１０に接続され，ＳＤＨ終端部２１０は
データ入力線Ｄinおよび制御入力線Ｃinのそれぞれに接
続され，データ入力線Ｄinおよび制御入力線ＣinはＴＣ
レイヤ演算部２２１に接続され，ＴＣレイヤ演算部２２
１はデータ出力線Ｄout および制御出力線Ｃout に接続
される。
【００２８】ＳＤＨ終端部２１０はＳＴＭ１ハイウエイ
入り回線ＳＴＭ１inの各ＶＣ１１パスを終端し，各ＶＣ
１１パスから取り出したＴＣレイヤ情報をバイト毎にデ
ータ入力線Ｄinに送出し，制御入力線Ｃinに対応するパ
ス番号ｉを送出する。ＴＣレイヤ情報レジスタ２２２
（ｉ）は，ＳＤＨ終端部２１０から受信した各パスのＴ
Ｃレイヤ情報を到着順に５バイト分保持する。
【００２９】よく知られているように，ＴＣレイヤの終
端であるセル同期，セルスクランブラはバイトデータ毎
に計算可能である。ＴＣレイヤ演算部２２１は，制御入
力線Ｃinに有効なパス番号ｉを検出すると，同じタイミ
ングでデータ入力線Ｄinに受信したＴＣレイヤ情報とＴ
Ｃレイヤ情報レジスタ２２２（ｉ）に保持してある該当
パス番号の５バイトのＴＣレイヤ情報を使用して，ＴＣ
レイヤを終端し，ＡＴＭレイヤ情報を生成しデータ出力
線Ｄout に送出し，同時に受信した該当ＴＣレイヤ情報
をＴＣレイヤ情報レジスタ２２２（ｉ）に書き込み，Ｔ
Ｃレイヤ情報レジスタ２２２（ｉ）の内容を更新する。
【００３０】図４は，図３に示すＴＣレイヤ終端部２２
０の詳細ブロック図を示している。図４に示すように，
ＴＣレイヤ演算部２２１は，受信部２０と，ＨＥＣ同期
部２２およびデスクランブラ２３を有するＴＣレイヤ処
理部２１と，送出部２４とからなる。
【００３１】ＴＣレイヤ演算部２２１の受信部２０は，
ＳＤＨ終端部２１０からのデータ受信およびＴＣレイヤ
情報レジスタ２２２の管理を行う。ＳＤＨ終端部２１０
から制御入力線Ｃinに有効なパス番号が通知されると，
受信部２０は，同じタイミングでデータ入力線Ｄinに受
信した例えば１バイト分のＴＣレイヤ情報と，ＴＣレイ
ヤ情報レジスタ２２２に保持してある該当パス番号の５
バイトのＴＣレイヤ情報とをＴＣレイヤ処理部２１へ送
ると共に，ＴＣレイヤ情報レジスタ２２２にそのパスの
最新の５バイト分のデータが保持されるようにＴＣレイ
ヤ情報レジスタ２２２の該当パスに対応する内容を更新
する。
【００３２】ＴＣレイヤ処理部２１では，ＨＥＣ同期部
２２によりヘッダ情報についてのＨＥＣ同期を行い，次
にデスクランブラ２３によりペイロード部のデスクラン
ブルを行う。こうしてＴＣレイヤ処理部２１により，時
分割多重でＡＴＭレイヤ情報が生成され，生成されたＡ
ＴＭレイヤ情報は送出部２４へ送られる。送出部２４で
は，後段の装置に送出するためのフォーマット変換を行
う。例えば，制御出力線Ｃout にパス番号を送出すると
共に，データ出力線Ｄout に所定のフォーマットでＡＴ
Ｍレイヤ情報を送出する。
【００３３】本発明の実施例として，ＳＴＭ１ハイウエ
イを収容しＴＣレイヤの終端を行う例を示したが，ＰＤ
Ｈハイウエイ等複数のパスをＳＴＭ多重したＳＴＭハイ
ウエイを収容し，各パスのＡＴＭトランスミッションコ
ンバージェンスサブレイヤ（ＴＣレイヤ）を終端する装
置に対しても同様に応用が可能である。
【００３４】
【発明の効果】低速回線を複数収容するＡＴＭスイッ
チ，あるいはＡＴＭスイッチとＳＤＨ伝送設備とのイン
タフェースなどに本発明を適用することにより，従来の
方法に比べ大幅にハードウェア量を削減することが可能
である。
【図面の簡単な説明】
【図１】本発明に基づいたＴＣレイヤ多重生成装置に関
連する装置の構成例を示す図である。
【図２】図１に示すＴＣレイヤ多重生成装置の詳細ブロ
ック図である。
【図３】本発明に基づいたＴＣレイヤ多重終端装置の構
成例を示す図である。
【図４】図３に示すＴＣレイヤ終端部の詳細ブロック図
である。
【図５】従来のＳＴＭ１生成装置の例を示す図である。
【図６】従来のＴＣレイヤ終端装置の例を示す図であ
る。
【符号の説明】
１００ ＳＴＭ１生成装置 １１０ ＳＤＨ生成部 １２０ ＴＣレイヤ多重生成装置 １２１ ＴＣレイヤ演算部 １２２ ＴＣレイヤ情報レジスタ １２３ ＡＴＭレイヤ情報レジスタ ＡＴＭin ＡＴＭレイヤ情報入力線 ＳＴＭ１out ＳＴＭ１ハイウエイ出回線 Ｄout データ出力線 Ｃ 制御線 ２００ ＴＣレイヤ多重終端装置 ２１０ ＳＤＨ終端部 ２２０ ＴＣレイヤ終端部 ２２１ ＴＣレイヤ演算部 ２２２ ＴＣレイヤ情報レジスタ ＳＴＭ１in ＳＴＭ１ハイウエイ入り回線 Ｄin データ入力線 Ｃin 制御入力線 Ｄout データ出力線 Ｃout 制御出力線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 (72)発明者 東 勲 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 今川 仁 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 赤田 正雄 東京都港区芝５丁目７番１号 日本電気株 式会社内 (72)発明者 三浦 高生 東京都港区芝５丁目７番１号 日本電気株 式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＡＴＭレイヤ情報入力線からＡＴＭレイ
    ヤセルを受信して，複数のパスのＡＴＭトランスミッシ
    ョンコンバージェンスサブレイヤ（ＴＣレイヤ）を生成
    し，制御線上にＴＣレイヤ情報送出要求を受信すると，
    ＴＣレイヤ情報送出線に該当するパスのＴＣレイヤ情報
    を送出する装置において，ＴＣレイヤ演算部と，ＴＣレ
    イヤ情報をパスに対応して蓄積するＴＣレイヤ情報蓄積
    部と，ＡＴＭレイヤ情報をパスに対応して蓄積するＡＴ
    Ｍレイヤ情報蓄積部とを具備し，前記ＴＣレイヤ演算部
    は，ＡＴＭレイヤセルを受信すると該当ＡＴＭレイヤセ
    ルのヘッダ情報に基づき，パス番号に対応した前記ＡＴ
    Ｍレイヤ情報蓄積部に該当ＡＴＭレイヤセルを蓄積し，
    それぞれのパスに対応する前記ＴＣレイヤ情報蓄積部に
    空きができると，該当するパスに対応する前記ＡＴＭレ
    イヤ情報蓄積部内のＡＴＭレイヤ情報を用いて時分割多
    重処理によりヘッダ誤り制御情報の生成およびスクラン
    ブルを行いＴＣレイヤ情報を生成し，該当するパスに対
    応する前記ＴＣレイヤ情報蓄積部に蓄積し，制御線から
    それぞれのパスについてＴＣレイヤ情報読み出しの要求
    があると該当パスのＴＣレイヤ情報をＴＣレイヤ情報送
    出線に送出する手段を持つことを特徴とするトランスミ
    ッションコンバージェンスサブレイヤ多重生成装置。
  2. 【請求項２】 ＡＴＭセルをマッピングしたパスを複数
    本ＳＴＭ多重したＳＴＭハイウエイを収容し，各パスの
    ＡＴＭトランスミッションコンバージェンスサブレイヤ
    （ＴＣレイヤ）を終端する装置において，ＳＴＭパス終
    端部とＴＣレイヤ終端部とを有し，前記ＴＣレイヤ終端
    部は，ＴＣレイヤ演算部と，ＴＣレイヤ情報をパスに対
    応して蓄積するＴＣレイヤ情報蓄積部とを具備し，前記
    ＳＴＭパス終端部は，ＳＴＭハイウエイを終端し，各Ｓ
    ＴＭパスから取り出したＴＣレイヤ情報と対応するパス
    番号を前記ＴＣレイヤ演算部に送出する手段を持ち，前
    記ＴＣレイヤ演算部は，各パスのＴＣレイヤ情報を到着
    順に前記ＴＣレイヤ情報蓄積部に複数バイト保持し，各
    パスのＴＣレイヤ情報を受信する毎に，保持してある該
    当パス番号のＴＣレイヤ情報を使用して，時分割多重で
    ＴＣレイヤを終端しＡＴＭレイヤ情報を生成し，前記Ｔ
    Ｃレイヤ情報蓄積部を更新する手段を持つことを特徴と
    するトランスミッションコンバージェンスサブレイヤ多
    重終端装置。
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