JPH1065681A

JPH1065681A - 多重化装置

Info

Publication number: JPH1065681A
Application number: JP21747096A
Authority: JP
Inventors: 晶彦 ▲高▼瀬; Masahiko Takase; 正浩 ▲高▼取; Masahiro Takatori; Masaru Murakami; 勝村上; Ko Kawabata; 香河端; Hitoshi Yajima; 仁矢嶋; Takaaki Toyama; 貴章外山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-08-19
Filing date: 1996-08-19
Publication date: 1998-03-06
Also published as: US6034954A

Abstract

(57)【要約】【課題】多重化装置の規模を小型化する。【解決手段】低速ATMインタフェース部100、SDT回線エ
ミュレーション用インタフェース部２００、UDT回線エ
ミュレーション用インタフェース部３００は、収容した
低速伝送路の提供するサービスを終端する処理と、終端
したサービスで受信した信号からATMセルを生成する当
該サービスに依存した前処理であるAAL処理の一部を行
い、処理後の信号を時分割バス６００上の、予め割り当
てられたタイムスロットを用いて高速インタフェース部
５００に送る。高速インタフェース部６００は、時分割
バス６００から受け取った信号を一旦バッファに格納し
た後、この信号をペイロードに格納したATMセルを生成
する各信号について共通部分のあるの処理を行い、生成
したATMセルを多重化して高速伝送路に送信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は回線、フレームリレ
ー、ATM（Asyncronous Transfer Mode）などの低速伝送
路上のサービスと、高速伝送路上とのATMサービスとの
接続を行う多重化装置に関するものである。

【０００２】

【従来の技術】従来、フレームリレー、ATMなどの低速
伝送路上のサービスと、高速伝送路上とのATMサービス
との接続を行う多重化装置は、たとえば、図１１に示す
ように構成されていた。

【０００３】図中、２０００は、ATMサービスを提供し
ている高速伝送路（以下、「高速ATM伝送路」と呼ぶ）
を収容した高速側インタフェース部、１０００はATMサ
ービスを提供している低速伝送路（以下、「低速ATM伝
送路」と呼ぶ）を収容した低速ATMインタフェース部、
１１００は回線サービスを提供している低速伝送路（以
下、「回線伝送路」と呼ぶ）を収容した回線エミュレー
ション用インタフェース部、１２００はHDLCなどのフレ
ームリレーサービスを提供している低速伝送路（以下、
「フレームリレー伝送路」と呼ぶ）を収容したフレーム
リレーインタフェース部である。

【０００４】このような多重化装置において、低速ATM
インタフェース部１０００、回線エミュレーション用イ
ンタフェース部１１００、フレームリレーインタフェー
ス部１２００は、各々、回線終端部１００１、フレーム
終端部１００２において、収容した伝送路の提供するサ
ービスの終端を行い、AAL処理部１００３、ATM処理部１
００４で、終端したサービスで受信した信号を格納した
ATMセルを生成し、内部伝送路３０００に出力する。

【０００５】一方、高速ATMインタフェース部２０００
は、低速伝送路３０００より受け取ったATMセルをATM処
理部１００４で受け取り、物理レイヤ処理部１００５に
おいて多重化し、高速ATM伝送路に送信する。

【０００６】また、高速ATMインタフェース部２０００
が高速ATM伝送路から受け取った信号は、物理レイヤ処
理部１００５において分離されATM処理部１００５よりA
TMセルとして内部伝送路３０００に出力する。このATM
セルは、各々、低速ATMインタフェース部１０００、回
線エミュレーション用インタフェース部１１００、フレ
ームリレーインタフェース部１２００のATM処理部１０
０４で受け取られ、AAL処理部１００３で処理されたの
ち、フレーム終端部１００２、回線終端部１００１にお
いて、各々の収容する低速伝送路上のサービスに適合し
た形態の信号に変換され、各低速伝送路に送信される。

【０００７】ここで、AAL処理部１００２は、AALレイヤ
の処理を行う部位であり、対応する低速伝送路が提供す
るサービスに応じたサービスをATMセルのペイロードを
用いて提供するために、回線終端部１００１やフレーム
終端部１００２が低速伝送路が提供するサービスで受信
した信号にAAＬ情報を付加する処理や、情報を付加した
信号をATMセルのペイロード長である４８バイトに区切
る処理などを行う。また、受信したATMセルのペイロー
ドに含まれているAAＬ情報を分離して、AAL情報を除い
た信号をフレーム終端部１００２や回線終端部に1001送
ったり、分離したAAL情報に応じた処理を行う。また、A
TM処理部は、ATMヘッダの付与などのATMレイヤの処理を
行う部位である。

【０００８】

【発明が解決しようとする課題】図11に示したように、
従来の多重化装置は、低速伝送路を収容する各インタフ
ェース部、高速伝送路を収容するインタフェース部のそ
れそれにATM処理部を備え、内部伝送路を介してATMセル
を送受する構成であるこどなどより、装置規模を小型化
することが困難であった。

【０００９】そこで、本発明は、より規模の小型に適し
た構成をもつ多重化装置を提供することを目的とする。

【００１０】

【解決を解決するための手段】前記課題達成のために、
本発明は、低速伝送路を用いて提供されるサービスと、
高速伝送路を用いて供給されるATMサービスとの間の信
号の中継を行う多重化装置であって、前記高速伝送路を
収容した高速側インタフェース部と、低速伝送路を収容
した複数の低速側インタフェース部と、前記高速インタ
フェース部と各低速側インタフェース部とを接続する時
分割バスとを備え、前記低速側インタフェース部は、収
容した低速伝送路を用いて提供されるサービスを終端す
るサービス終端部と、終端したサービスを用いて送受す
る信号を前記時分割バス上の当該低速伝送路に割り当て
られたタイムスロットを用いて前記高速側インタフェー
ス部と送受するバスインタフェース部を備え、前記複数
の低速側インタフェース部のうちの少なくとも２つの低
速インタフェース部が収容する低速伝送路が提供するサ
ービスは、低速インタフェース部毎に異なっており、前
記高速側インタフェース部は、前記時分割バスを介して
各低速側インタフェース部より受信した各信号を格納し
たATMセルを生成する送信側ATM処理部と、生成したATM
セルを多重化し前記高速伝送路に送信し、前記高速伝送
路より受信した信号からATMセルを分離する物理レイヤ
処理部と、分離した各ATMセルに格納されている信号
を、当該信号を送信すべき低速伝送路を収容した低速側
インタフェース部に、当該低速側インタフェース部に割
り当てられた前記時分割バス上のタイムスロットを用い
て送信する受信側ATM処理部とを備えることを特徴とす
る多重化装置を提供する。

【００１１】本発明に係る多重化装置によれば、高速側
インタフェース部において、各低速伝送路についてのAT
Mレイヤの処理を一括して行うので、各低速側インタフ
ェース部に個別にATMレイヤの処理を行う機能部を備え
る必要がない。また、各低速インタフェース部は、割り
当てられた時分割バスのタイムスロットを用いて信号を
送受するのみで、高速側インタフェース部のATMレイヤ
の処理機能を利用することができる。したがって、この
ような構成は、より規模の小型化に適した構成といえ
る。

【００１２】

【発明の実施の形態】以下、本発明に係る多重化装置の
一実施形態について説明する。

【００１３】図１に本実施形態に係る多重化装置の構成
を示す。

【００１４】図中、５００は、ATMサービスを提供して
いる高速伝送路（以下、「高速ATM伝送路」と呼ぶ）を
収容した高速側インタフェース部、１００はATMサービ
スを提供している低速伝送路（以下、「低速ATM伝送
路」と呼ぶ）を１または複数収容した低速ATMインタフ
ェース部、２００は構造化データ転送モード（SDT; Str
uctuaed Data Transfer Mode）の回線サービスを提供し
ている低速伝送路（以下、「SDT回線伝送路」と呼ぶ）
を１または複数収容したSDT回線エミュレーション用イ
ンタフェース部、３００は非構造化データ転送モード
（UDT;Unstructuaed Data Transfer Mode）の回線サー
ビスを提供している低速伝送路（以下、「UDT回線伝送
路」と呼ぶ）を１または複数収容したUDT回線エミュレ
ーション用インタフェース部、４００はHDLCなどのフレ
ームリレーサービスを提供している低速伝送路（以下、
「フレームリレー伝送路」と呼ぶ）を１または複数収容
したフレームリレーインタフェース部、６００は時分割
バスである。

【００１５】このような多重化装置において、時分割バ
ス６００は、各インタフェース部間の信号を時分割に伝
送する。すなわち、たとえば、各インタフェース部に
は、時分割バス６００上のタイムスロットが固定的に割
り当てられており、各インタフェース部は、この割り当
てられたタイムスロットを用いて信号を送信する。ま
た、タイムスロットの割り当ては、たとえば、時分割バ
ス６００上に各インタフェース部の送信する信号がバイ
ト多重されるように定めている。

【００１６】さて、ここで、本実施形態に係る多重化装
置における各インタフェース部の、機能分担の概要につ
いて説明する。

【００１７】伝送低速ATMインタフェース部１００は、D
Sn,En,J2などのPDH(Presiouschromous Digital Hierarc
hy）伝送路の低速ATM伝送路の提供するATMサービスの回
線終端処理を行う。高速インタフェース部５００は、伝
送低速ATMインタフェース部１００と高速ATM伝送路との
間において、ATMレイヤの処理と、高速ATM伝送路側の物
理レイヤの処理を行う。

【００１８】次に、SDT回線エミュレーション用インタ
フェース部200は、DSn,En,J2などのPDH伝送路の低速回
線伝送路の提供する回線サービスの回線終端処理と、AA
Lレイヤの処理の一部を行う。本実施形態では、回線サ
ービスに対しては、AALタイプ１の処理を行うこととし
ているので、ここでは、AALタイプ１のAALレイヤの処理
の一部を行う。一方、高速インタフェース部５００は、
SDT回線エミュレーション用インタフェース部200と高速
ATM伝送路との間において、AALタイプ１のAALレイヤの
処理の残りと、ATMレイヤの処理と、高速ATM伝送路側の
物理レイヤの処理を行う。

【００１９】次に、UDT回線エミュレーション用インタ
フェース部300は、DSn,En,J2などのPDH伝送路の低速回
線伝送路の提供する回線サービスの回線終端処理と、AA
Lタイプ１のAALレイヤの処理を行う。一方、高速インタ
フェース部５００は、UDT回線エミュレーション用イン
タフェース部300と高速ATM伝送路との間において、ATM
レイヤの処理と、高速ATM伝送路側の物理レイヤの処理
を行う。

【００２０】次に、フレームリレーインタフェース部５
００は、DSn,En,J2などのPDH伝送路の低速フレームリレ
ー伝送路の提供するフレームリレーサービスにおける回
線終端処理と、フレームリレーの終端処理と、AALタイ
プ５のAALレイヤ処理と、ATMレイヤの処理の一部を行
う。一方、高速インタフェース部５００は、フレームリ
レーインタフェース部５００と高速ATM伝送路との間に
おいて、ATMレイヤの処理の残りと、高速ATM伝送路側の
物理レイヤの処理を行う。

【００２１】このように、本実施形態の多重化装置で
は、低速ATM伝送路とSDT回線伝送路とUDT回線伝送路と
についてのATMレイヤの処理、フレームリレー伝送路に
ついてのATMレイヤの処理の一部を高速インタフェース
部５００において一括して行う。そして、これらの処理
は、処理内容の共通性より、高速インタフェース部５０
０のATMレイヤの処理を行う同じ機能部をほぼ共通に用
いて行うことができる。また、後述するように、SDT回
線伝送路について高速インタフェース部５００が行うAA
Lレイヤの処理の一部も、高速インタフェース部５００
のATMレイヤの処理を行う機能部を利用して行うことが
できる。

【００２２】以下、本実施形態に係る多重化装置の各部
の詳細について説明する。

【００２３】まず、低速ATMインタフェース部１００に
ついて説明する。

【００２４】図２に、低速ATMインタフェース部１００
の構成を示す。

【００２５】図示するように、この低速ATMインタフェ
ース部１００は、低速ATM伝送路の回線終端を行う終端
部１０１とシリアル／パラレル変換部１０２ワードバッ
ファ２０３、１０６、パラレルシリアル変換器１０７か
らなる低速ATM伝送路対応部１１０を、収容する各低速A
TM伝送路毎に備えている。各低速ATM伝送路対応部１１
０において、対応する低速ATM伝送路は終端部１０１に
おいて終端され、低速ATM伝送路から受信された信号は
シリアル／パラレル変換部１０２においてバイト毎にパ
ラレル化された後にワードバッファ１０３に一旦蓄えら
れる。各低速ATM伝送路対応部１１０のワードバッファ
１０３に蓄えられた信号は、データ多重部１０４におい
て多重化された後、バス送信部１０５によって時分割バ
ス６００の当該低速ATMインタフェース部１００に割り
当てられたタイムスロットを用いて高速インタフェース
部に送られる。

【００２６】一方、当該低速ATMインタフェース部１０
０に割り当てられたタイムスロットを用いて高速インタ
フェース部から送られた信号は、バス受信部１０８によ
って受信された後データ分離部１０９によって各低速
ATM伝送路対応部１１０毎の信号に分離され、各低速ATM
伝送路対応部１１０に送られる。ここで、この低速ATM
伝送路対応部１１０に送られる信号は、ATMセルとな
る。各低速ATM伝送路対応部１１０に送られた信号は一
旦ワードバッファ部１０６に蓄えられた後、パラレル/
シリアル変換器でシリアル信号に変換された後、終端部
１０１を介して各低速ATM伝送路に送信される。

【００２７】このように、低速ATMインタフェース部１
００は、低速ATM伝送路から受けとった信号をパラレル
化して、時分割バス６００の所定のタイムスロットを用
いて高速インタフェース部５００に送る処理と、逆に高
速インタフェース部５００から時分割バス６００の所定
のタイムスロットで受け取った信号をシリアル化して低
速ATM伝送路に送信する処理のみを行う。また、低速ATM
インタフェース部１００と高速側インタフェース部５０
０の間で時分割バス６００を用いて送受する信号は、AT
Mセルを形成している。

【００２８】次に、SDT回線エミュレーション用インタ
フェース部２００について説明する。

【００２９】図３に、このSDT回線エミュレーション用
インタフェース部２００の構成を示す。

【００３０】SDT回線エミュレーション用インタフェー
ス部が収容するSDT回線伝送路は、構造化されたデータ
を転送する。すなわち、たとえば、６４kbpsの整数倍の
伝送速度で、多重化された複数の６４kbpsのチャネル信
号を伝送する。

【００３１】さて、図示するように、SDT回線エミュレ
ーション用インタフェース部２００は、SＤＴ回線伝送
路毎に設けられた伝送路対応部２１０、データ多重部２
１１、バス送信部２１２、バス受信部２１３、データ分
離部２１４を備えている。また、伝素炉対応部２１０
は、SDT回線伝送路が提供するSDT回線サービスを終端す
る終端部２０７、シリアル/パラレル変換部２０１、フ
レームバッファ部２０２、AAL1構造化ブロック生成部２
０３、AAL1構造化ブロック終端部２０４、フレームバッ
ファ２０５、パラレル/シリアル変換部206を備えてい
る。

【００３２】各伝送路対応部２１において、終端部２０
７で終端されたSDT伝送路からの信号は、シリアル/パラ
レル変換部２０１でパラレル信号に変換された後、一旦
フレームバッファ部202に蓄えられたのち、AAL1構造化
ブロック生成部２０３において、構造化データの構造に
応じて、AALタイプ１プロトコルに従った構造化ブロッ
クに変換される。各伝送路対応部２１０において、変換
された各構造化ブロックは、前述した低速ATMインタフ
ェース部１００における場合と同様に、データ多重部２
１１で多重化されバス送信部２１２より、時分割バス６
００の所定のタイムスロットで高速側インタフェース部
５００に送信される。

【００３３】また、逆に、時分割バス６００の所定のタ
イムスロットによって高速側インタフェース部５００か
ら送られた信号は、バス受信部２１３によって受け取ら
れ、データ分離部２１４によって、各伝送路対応部２１
０毎の信号に分離され、各伝送路対応部２１０に送られ
る。ここで、この各伝送路対応部２１０に送られる信号
は構造化ブロックである。

【００３４】各伝送路対応部２１０では、AAL1構造化ブ
ロック終端部２０３において、構造化ブロックを構造化
ブロックの生成と逆の手順により終端（デブロック）す
る。AAL1構造化ブロック終端部２０３で得られる信号
は、一旦フレームバッファ２０５に蓄えられた後、パラ
レル/シリアル変換部２０６でシリアル化され、終端部
２０７を介して各SDT回線伝送路に送信される。

【００３５】このように、SDT回線エミュレーション用
インタフェース部２００は、AALタイプ１の処理のう
ち、構造化データの生成と終端の部分を担う。また、SD
T回線エミュレーション用インタフェース部２００と高
速側インタフェース部５００との間で時分割バス６００
の所定のタイムスロットを用いて送受する信号は構造化
ブロックを形成している。

【００３６】次に、UDT回線エミュレーション用インタ
フェース部２００について説明する。

【００３７】図４にUDT回線エミュレーション用インタ
フェース部３００の構成を示す。

【００３８】図示するように、UDT回線エミュレーショ
ン用インタフェース部３００は、UＤＴ回線伝送路毎に
設けられた伝送路対応部3１０、データ多重部3１１、バ
ス送信部3１２、バス受信部3１３、データ分離部3１４
を備えている。また、伝素路対応部３１０は、UDT回線
伝送路が提供するUDT回線サービスを終端する終端部30
1、シリアル/パラレル変換部302、ワードバッファ部30
3、AAL1ヘッダ生成部３０４、ワードバッファ部３０
５、パラレル/シリアル変換部３０６、AAL1ヘッダ終端
部３０７を備えている。

【００３９】各伝送路対応部３１０において、終端部３
０１で終端されたUDT伝送路からの信号は、シリアル/パ
ラレル変換部3０2でパラレル信号に変換された後、一旦
ワードバッファ部３０３に蓄えられる。また、この際
に、AAL1ヘッダ生成部３０４は、AALタイプ１のプロト
コルに従ったSAR-PDUフレームのヘッダを生成し、シリ
アル/パラレル変換部3０2で生成されたパラレル信号に
付加する。このようにしてSAR-PDUフレームのヘッダを
付加され、ワードバッファ３０３に蓄積された信号は、
AALタイプ１のAALレイヤとATMレイヤのインタフェース
として規定されたSAR-PDUフレームを、パラレル化した
ものとなる。

【００４０】各伝送路対応部３１０において、ワードバ
ッファ部３０３に蓄えられた信号は、前述した低速ATM
インタフェース部１００における場合と同様に、データ
多重部３１１で多重化されバス送信部３１２より、時分
割バス６００の所定のタイムスロットで高速側インタフ
ェース部５００に送信される。

【００４１】また、逆に、時分割バス６００の所定のタ
イムスロットによって高速側インタフェース部５００か
ら送られた信号は、バス受信部３１３によって受け取ら
れる、データ分離部３１４によって、各伝送路対応部３
１０毎の信号に分離され、各伝送路対応部３１０に送ら
れる。ここで、この各伝送路対応部２１０に送られる信
号はSAR-PDUフレームである。

【００４２】各伝送路対応部３１０では、AAL1ヘッダ終
端部３０７において、SAR-PDUフレームのSAR-PDUのヘッ
ダを取り除き、このヘッダの内容に応じた処理、たとえ
ば、ヘッダ中のタイムスタンプに応じたクロック生成処
理などを行うと共に、ヘッダを取り除いた信号をワード
バッファ部３０５に書き込む。ワードバッファ部３０５
に書き込まれた信号は、パラレル/シリアル変換部３０
６でシリアル化され、終端部３０１を介して各UDT回線
伝送路に送信される。

【００４３】このように、UDT回線エミュレーション用
インタフェース部3００は、AALタイプ１の処理のうち
の、SAR-PDUフレームをATMセルのペイロード長４８バイ
ト毎に区切る処理以外の処理の全てを担う。また、UDT
回線エミュレーション用インタフェース部3００と高速
側インタフェース部５００との間で時分割バス６００の
所定のタイムスロットを用いて送受する信号はSAR-PDU
フレームを形成している。

【００４４】次に、フレームリレーインタフェース部４
００について説明する。

【００４５】フレームリレーインタフェース部４００の
構成を図５に示す。

【００４６】図示するように、フレームリレーインタフ
ェース部４００は、フレームリレー伝送路毎に設けられ
た伝送路対応部４１０、データ多重部４１１、バス送信
部４１２、バス受信部４１３、データ分離部４１４を備
えている。また、伝素路対応部４１０は、フレームリレ
ー伝送路が提供するフレームリレーサービスを終端す
る、たとえばHDLCコントローラなどを含む終端部４01、
シリアル/パラレル変換部４02、フレームバッファ部４0
3、AAL５処理部４０７、ATMセル生成部４０８、ATMセル
終端部４０９、AAL5終端部４１５、フレームバッファ部
４０５、パラレル/シリアル変換部４０６を備えてい
る。

【００４７】各伝送路対応部４１０において、終端部４
０１で終端されたフレームリレー伝送路からの信号は、
シリアル/パラレル変換部４０2でパラレル信号に変換さ
れた後、一旦フレームバッファ部４０３に蓄えられる。
AAL5処理部は、AAL5プロトコルに従ってフレームバッフ
ァ部４０３から読み出した信号を含めたSAR-PDUフレー
ムを生成する。ATM処理部４０８は、SAR-PDUフレームを
４８バイト毎に区切り、各４８バイトをペイロードとす
るATMセルを生成する処理を行う。このATMセルの生成の
処理には、ペイロードのスクランブルや、誤り訂正用に
生成したHECやATMセルの宛先アドレスを含めたATMヘッ
ダのペイロードへの付加などがある。ただし、こここで
は、宛先アドレスとして本多重化装置内部でローカルに
用いるアドレスをATMヘッダに含めるようにする。

【００４８】さて、各伝送路対応部３１０において、生
成されたATMセルは、データ多重部４１１で多重化され
バス送信部４１２より、時分割バス６００の所定のタイ
ムスロットで高速側インタフェース部５００に送信され
る。

【００４９】また、逆に、時分割バス６００の所定のタ
イムスロットによって高速側インタフェース部５００か
ら送られた信号は、バス受信部４１３によって受け取ら
れる、データ分離部４１４によって、各伝送路対応部４
１０毎の信号に分離され、各伝送路対応部４１０に送ら
れる。ここで、この各伝送路対応部２１０に送られる信
号は、前述したローカルなアドレスをATMヘッダに含ん
だATMセルを形成している。

【００５０】各伝送路対応部４１０では、ATM終端部４
０９において、ATMセルのペイロードのデスクランブル
などのATMレイヤの終端処理を行うと共に、デスクラン
ブルしたペイロードの信号をまとめSAR-PDUフレームと
してAAL5終端部４１５に送る。AAL5終端部４１５は、AA
L５プロトコルに従った処理を行い、SAR-PDUフレームの
ヘッダやトレイラの内容に応じた処理を行うと共に、ペ
イロードの信号をフレームバッファ部４０５に書き込
む。フレームバッファ部４０５に書き込まれた信号は、
パラレル/シリアル変換部４０６でシリアル化され、終
端部３０１によって、フレームリレー伝送路に当該伝送
路がサービスするフレームリレーに適合したフレームと
して送信される。

【００５１】このように、フレームリレーインタフェー
ス部４００は、AALレイヤの処理の全てと、ATMレイヤの
処理の全てを担う。ただし、ATMヘッダに含めるアドレ
スがローカルなアドレスとなる。また、フレームリレー
インタフェース部４００と高速側インタフェース部５０
０との間で時分割バス６００の所定のタイムスロットを
用いて送受する信号はATMセルを形成している。

【００５２】以下、高速側インタフェース部５００につ
いて説明する。

【００５３】図６に、高速側インタフェース部５００の
構成を示す。

【００５４】図示するように、高速側インタフェース部
５００は、バス受信部５０１、送信側バッファ制御部５
０２、送信側バッファ部５０３、セル組立処理部５０
４、セル同期部５０５、デスクランブル部５０６、送信
側ヘッダ処理部５０７、送信側OAM処理部５０８、物理
レイヤ処理部５０９、受信側OAM処理部５１０、受信側
バッファ制御部５１１、受信側バッファ部５１２、セル
分解部５１３、スクランブル部５１４、HEC計算部５１
５、受信側ヘッダ処理部５１７、受信側ヘッダテーブル
５１８、バス送信部５１６、ヘッダテーブル５２０を備
えている。

【００５５】このような構成において、バス受信部５０
１は、時分割バス６００の各タイムスロットによって低
速ATMインタフェース部１００、SDT回線エミュレーショ
ン用インタフェース部２００、UDT回線エミュレーショ
ン用インタフェース部３００、フレームリレーインタフ
ェース部４００が、各々送信した信号を受信する。送信
側バッファ制御部４０２は、バス受信部５０１が受信し
た信号を、低速側の各伝送路（低速ATM伝送路、SDT回線
伝送路、UDT回線伝送路、フレームリレー伝送路毎に送
信側バッファ５０３に格納する。

【００５６】ここで、前述したように、低速ATMインタ
フェース部１００、フレームリレーインタフェース部４
００はATMセルを時分割バス６００に送信するので、低
速ATM伝送路、フレームリレー伝送路毎にATMセルが送信
側バッファ５０２に格納される。また、SDT回線エミュ
レーション用インタフェース部からは構造化ブロック
が、UDT回線エミュレーション用インタフェース部３０
０からはSAR-PDUフレームが時分割バス６００に送信さ
れるので、SDT伝送路毎に構造化ブロックが、UDT伝送路
毎にSAR-PDUフレームが送信側バッファ５０２に格納さ
れる。

【００５７】送信側バッファ制御部５０２は、各伝送路
毎に、送信側バッファに格納される信号の量および格納
位置を管理し、蓄積されたATMセルについてはセル同期
部５０７に、SAR-PDUフレームについては送信側ヘッダ
処理部５０７に、構造化ブロックについてはセル組立部
５０４に送る。

【００５８】すなわち、送信側バッファ制御部５０２
は、SAR-PDUフレームについては、ある伝送路について
の信号が４８バイト送信側バッファに蓄積すると、これ
を取り出して送信側ヘッダ処理部５０７に送る。ヘッダ
処理部５０７は、４８バイトを受け取る度に、この４８
バイトをペイロードとするATMセルを生成し、これを送
信側OAM処理部５０８を介して物理レイヤ処理部５０９
に送る。この送信側ヘッダ処理部５０７の行うATMセル
の生成処理では、ペイロードの内容に応じた誤り訂正用
のHECの生成と、生成したHECと、別途ヘッダテーブル５
２０に格納した対応に基づいて定まる宛先アドレスを含
めたATMヘッダのペイロードへの付加などを行う。

【００５９】次に、送信側バッファ制御部５０２は、構
造化ブロックについては、セル組立部から指定されたバ
イト（４６バイトもしくは４７バイト）毎に、セル組立
部に送信バッファに蓄積された信号を送る。

【００６０】ここで、図７にセル組立部５０４の構成を
示す。

【００６１】図中において、送信側バッファ５０３より
読み出された構造化ブロックはバッファ５０４３に格納
される。この際、ブロック先頭検出部５０４１は、構造
化ブロックの先頭を構造化ブロックに含まれるポインタ
に基づいて検出する。ヘッダ/ポインタ挿入部５０４２
は、ブロック先頭検出部５０４１がブロック先頭を検出
しなかった場合は図８aに示すATMセルペイロードを生成
し、検出しなかった場合には図８ｂに示すATMセルペイ
ロードを生成する。

【００６２】すなわち、ヘッダ/ポインタ挿入部５０４
２は、ブロック先頭検出部５０４１がブロック先頭を検
出しなかった場合は、バッファ５０４３から４７バイト
のデータを読み出し、これに生成したSAR-PDUヘッダ１
バイトを付加したものをペイロードとする。ここで、SA
R-PDUヘッダは、図８cに示すように、CSI(Convergence
Sublayer Inducatun)、循環的にセルの順番を示すシー
ケンス番号SC、誤り検出用のCRC、パリティPを含むが、
ヘッダ/ポインタ挿入部５０４２は、ブロック先頭検出
部５０４１がブロック先頭を検出しなかった場合は、CS
Iに０をセットする。また、この場合は、送信バッファ
制御部５０２に送信バッファ５０３からの次の４７バイ
トの読み出しを要求する。

【００６３】一方、ブロック先頭検出部５０４１がブロ
ック先頭を検出した場合は、バッファ５０４３から４６
バイトのデータを読み出し、これにSAR-PDUヘッダ１バ
イトとポインタ１バイトを付加したものをペイロードと
する。また、この際、CSIに１をセットし、ポインタが
含まれていることを示す。また、この場合は、送信バッ
ファ制御部５０２に送信バッファ５０３からの次の４6
バイトの読み出しを要求する。ただし、ブロック先頭検
出部５０４１がブロック先頭を検出した場合であって
も、ヘッダ/ポインタ挿入部５０４２は、シーケンス番
号SCが偶数の場合のみ、図８bのペイロードを生成す
る。また、シーケンス番号の所定のグループについて一
度のみ図８bのペイロードを生成する。

【００６４】さて、このようにして生成された４８バイ
トのATMセルのペイロードは、送信側ヘッダ処理部５０
７に送られ、ATMヘッダが付加された後、送信側OAM処理
部５０８を介して物理レイヤ処理部５０９に送られる。

【００６５】次に、送信側バッファ制御部５０２は、AT
Mセルについては、セル同期部505から指定されたバイト
毎に、セル同期部５０５に送信バッファ５０３に蓄積さ
れた信号を送る。

【００６６】ここで、セル同期部５０５は、ATMセルに
同期して処理を行い、ATMヘッダをATMヘッダに含まれる
HECに基づいて訂正する処理を行う。

【００６７】ここで、ATMセルの同期制御の概要につい
て説明する。

【００６８】ATMセルの同期制御は、ATMセルのHECが検
出できていないハンチング状態、ハンチング状態を脱し
た後処理が連続して所定回数ATMセルに同期したことを
確認する前同期、前同期において処理が連続して所定回
数ATMセルに同期したことを確認出来た場合に、連続し
て所定回数処理がATMセルに同期しなかったことを検出
する同期確立の３つの状態の遷移によって制御される。
すなわち、ハンチング状態においてATMセルのHECが検出
できたならば前同期に遷移し、前同期において処理が連
続して所定回数ATMセルに連続して同期したことを確認
出来たら同期確立に遷移し、同期確立において連続して
所定回数処理がATMセルに同期しなかったことを検出し
たらハンチング状態に遷移する。また、前同期において
処理が連ATMセルに同期しないことが検出された場合に
は、ハンチング状態に遷移する。

【００６９】ここで、セル同期部５０５においては、処
理とATMセルとの同期とは、送信バッファから正しくATM
セル単位に信号を読み出しATMヘッダをATMヘッダに含ま
れるHECに基づいて訂正する処理を行うことができたて
いる状態に相当する。

【００７０】図９に、セル同期部５０５の構成を示す。
図示するように、セル同期部５０５は、HEC検出部５０
５１とセル生成部５０５２を含んでいる。

【００７１】HEC検出部５０５１において、同期状態制
御部５０５３は、上述した３つの同期状態を管理し、ハ
ンチング状態にあるときには送信側バッファ制御部５０
２に５３バイトづつ送信側バッファ５０３の信号を送る
よう要求する。ハンチング状態において、CRC演算部５
０５３は、送信側バッファ５０３から送られる各バイト
をHECと見なして、その前の４バイトのCRCと比較し、HE
Cと見なしたバイトとCRCが一致した場合に、このHECと
見なしたバイトがHECであるとする。これは、HECはATM
セルのATMヘッダの５バイト目に存在し、その前の４バ
イトのCRCを表したものであることによる。

【００７２】さて、このようにして、ハンチング状態に
おいて、HECが検出されると、前同期状態にHEC検出制御
部５０５４は、前同期状態に遷移すべきことを同期状態
制御部５０５１に伝える。また、HECが検出された、送
信側バッファ５０３から読み出した５３バイト中の位置
hに基づき算出したｍ＝5-ｈ+53を、HEC検出制御部５０
５４は同期状態制御部５０５３に伝える。前同期状態に
おいて、位置h-５を受けた同期状態制御部５０５３は、
送信側バッファ制御部５０２に、送信側バッファ５０３
に蓄積されている信号のうち先頭のｍバイトは廃棄し、
その後の５３バイトを送るよう要求する。

【００７３】これで、この５３バイトに対してCRC演算
部５０５３は、さきほどと同様にHECを検出し、先ほど
と同様に、位置より算出したｍを、HEC検出制御部５０
５４は同期状態制御部５０５３に伝え、同期状態制御部
５０５３は、送信側バッファ制御部５０２に、送信側バ
ッファ５０３に蓄積されている信号のうち先頭のｍバイ
トは廃棄し、その後の５３バイトを送るよう要求する。

【００７４】一方、前同期状態において連続して５バイ
ト目のバイトがHECであった回数（h-5が連続して０であ
った回数）をHEC検出制御部５０５４は計数し、所定回
数に達したら同期確立状態に遷移すべきことを同期状態
制御部５０５１に伝える。

【００７５】同期確立状態において同期状態制御部５０
５１は、CRC演算部５０５３から送られるｍを無視し、
送信側バッファ制御部５０２に、５３バイトづつ送信側
バッファ５０３に蓄積されている信号を送るよう要求す
る。一方、この５３バイトに対してCRC演算部５０５３
は、さきほどと同様にHECを検出し、HEC検出制御部５０
５４は、同期確立状態において連続して５バイト目のバ
イトがHECでなかった回数（h-5が連続して０でなかった
回数）をHEC検出制御部５０５４は計数し、所定回数に
達したら前同期確立状態に遷移すべきことを同期状態制
御部５０５１に伝える。

【００７６】以下、同様にして前同期状態と同期確立状
態の間を遷移することになる。ハンチング状態について
は、通常は、初期状態にしか遷移しない。

【００７７】一方、セル生成部５０５３において、送信
側バッファ５０３より５３バイト単位で送られた信号
は、同期確立状態の時は、一旦バッファ部５０５６に格
納された後セレクタを介してヘッダ訂正部5059に送られ
る。ヘッダ訂正部5059は、５バイト目のHECに基づき、A
TMヘッダに誤りがあり、誤りの訂正が可能な場合はヘッ
ダの訂正を行い、これを出力する。

【００７８】一方、ハンチング状態および前同期状態に
おいては、セレクタ5058は、空きセル生成部５０５７が
生成する空のATMセルを選択し、ヘッダ訂正部５０８９
は、これを出力する。

【００７９】さて、図６に戻り、セル同期部５０５の
出力するATMセルを受け取ったデスクランブル部５０６
は、ATMセルのデスクランブル処理を行い、これをヘッ
ダ処理部５０７に送る。ヘッダ処理部５０７では、ヘッ
ダテーブル５２０に格納されている対応に従い、ATMヘ
ッダの変換やHECの生成を行った後、送信側OAM処理部５
０８を介して物理レイヤ処理部５０９にATMセルを送
る。

【００８０】物理レイヤ処理部５０９は、このようにし
て送られてきたATMセルを、SDHｎやOC-ｎのプロトコル
に従って多重化し、光信号などに変換し、高速伝送路に
送信する。

【００８１】送信側OAM処理部508は、物理レイヤ処理部
５０９に送られるATMセルがOAMセルであった場合に、こ
れを取り込み、その内容に応じた管理、制御を行う。

【００８２】一方、高速伝送路からの受信に関して、物
理レイヤ処理部５０９は高速伝送路から受け取った信号
をATMセルに分離し、分離した各ATMセルを受信側OAM処
理部５１０を介して、受信側バッファ制御部５１１に送
られ、受信側バッファ部５１２に一旦格納される。

【００８３】ここで、受信側OAM処理部510は、物理レイ
ヤ処理部５０９から送られるATMセルがOAMセルであった
場合に、これを取り込み、その内容に応じた管理、制御
を行う。

【００８４】さて、受信側バッファ部５１１に格納され
たATMセルは、順次、受信側ヘッダ処理部５１７に送ら
れ、ATMヘッダの内容が解析され、当該ATMヘッダを送る
べき低速伝送路（低速ATM伝送路、SDT回線伝送路、UDT
回線伝送路、フレームリレー伝送路）が判断される。そ
して、低速ATM伝送路、フレームリレー伝送路におくる
べきATMセルについては受信側ヘッダテーブル５１８に
記述された対応に基づくATMセルヘッダの変換が行われ
たのち、スクランブル部５１４に送り、ＳDT回線伝送路
に送るべきATMセルについてはATMヘッダを除去した後セ
ル分解部５１３に送り、UDT回線伝送路に送るべきATMセ
ルについてはATMヘッダを除去した後バス送信部５１６
に送る。

【００８５】スクランブル部５１４では、送られたATM
セルのペイロードにスクランブル処理を施し、HEC計算
部５１５に送る。HEC計算部５１５では、ATMセルのATM
ヘッダのHECを計算し、計算したHECにATMヘッダのHECを
書き換え、バス送信部５１６に送る。

【００８６】一方、セル分解部５１３では、送られてき
たATMセルのペイロードの信号から、SAR-ＰＤＵフレー
ムを復元し、これから構造化ブロックを復元し、これを
バス送信部５１６に送る。

【００８７】バス送信部５１６は、送られてきた各信号
を、各信号を伝送したATMセルが送られるべき低速伝送
路に応じて、当該低速伝送路を収容している低速側イン
タフェース部（低速ATMインタフェース部１００、SDT回
線エミュレーション用インタフェース部２００、UDT回
線エミュレーション用インタフェース部３００、フレー
ムリレーインタフェース部４００）に割り当てられたタ
イムスロット中の、当該信号を伝送したATMセルが送ら
れるべき低速伝送路に対して割り当てられた位置に多重
化して時分割バスに送信する。

【００８８】最後に図１の制御部７００は、各低速イン
タフェース部（低速ATMインタフェース部１００、SDT回
線エミュレーション用インタフェース部２００、UDT回
線エミュレーション用インタフェース部３００、フレー
ムリレーインタフェース部４００）の各低速伝送路の終
端部や、高速インタフェース部５００の送信側ヘッダテ
ーブル５２０、受信側ヘッダテーブル５２８に接続し、
各低速伝送路の終端部で得られる信号の宛先などに基づ
いて、送信側ヘッダテーブル５２０、受信側ヘッダテー
ブル５２８前述した対応を記述することにより各信号の
送り先を制御する。

【００８９】以上、本実施形態に係る多重化装置につい
て説明した。

【００９０】なお、以上の説明では、UDT回線エミュレ
ーション用インタフェース部３００において、SAR-ＰＤ
Ｕフレームの生成と終端を行うものとして説明したが、
UDT回線エミュレーション用インタフェース部３００に
おいて、AAL1ヘッダ生成部３０４、AAL1ヘッダ終端部３
０７を省略し、SAR-ＰＤＵフレームの生成と終端はSDT
回線エミュレーション用インタフェース部２００の送受
する信号と同様に、高速インタフェース部５００のセル
組立部５０４、セル分解部５１３においてSAR-ＰＤＵフ
レームの生成と終端を行うようにしてもよい。このよう
な処理は、セル組立部５０４において前述したポインタ
の生成の処理や、セル分解部５１３における構造化ブロ
ックの復元を、UDT回線エミュレーション用インタフェ
ース部３００の送受する信号についてはスキップするよ
うにすることにより実現できる。

【００９１】また、フレームリレーインタフェース部３
００におけるAAL5処理やATMセルの生成、終端処理に関
しても、フレームリレーインタフェース部３００で、こ
れらの処理は行わずに、高速インタフェース部５００に
おいて行うようにしてもよい。具体的には、送信側バッ
ファ部５０３から読み出した信号についてフレームリレ
ーインタフェース部３００で行っていたAAL5処理やATM
セルの生成処理を行うようにし、また、受信側バッファ
部５１２から読み出した信号についてフレームリレーイ
ンタフェース部３００で行っていたAAL5処理やATMセル
の終端処理を行うようにすればよい。

【００９２】また、本実施形態に係る多重化装置は、図
１０に示すようなシステムを構成するために用いること
ができる。

【００９３】図１０aは、多寿変換装置の主要する高速
伝送路を、ATM交換機に接続したシステムであり、この
構成によれば、各低速伝送路よりのATM網の利用が可能
となる。図１０bは２つの多重化装置を、ATMスイッチを
設けた例である。この構成によれば、各低速伝送路より
のATM網の利用のみならず、各低速伝送路間の信号の交
換もATMスイッチを用いて行うことができる。

【００９４】

【発明の効果】以上説明してきたように、本発明によれ
ば、より規模の小型化に適した構成を持つ多重化装置を
提供することができる。

【図面の簡単な説明】

【図１】多重化装置の構成を示すブロック図である。

【図２】低速ATMインタフェース部の構成を示すブロッ
ク図である。

【図３】SDT回線エミュレーション用インタフェース部
の構成を示すブロック図である。

【図４】UDT回線エミュレーション用インタフェース部
の構成を示すブロック図である。

【図５】フレームリレーインタフェース部の構成を示す
ブロック図である。

【図６】高速側インタフェース部の構成を示すブロック
図である。

【図７】セル組立部の構成を示す図である。

【図８】AALタイプ１を用いて生成したATMセルの構成を
示す図である。

【図９】セル同期部の構成を示すブロック図である。

【図１０】多重化装置を用いた各種システムの構成を示
した図である。

【図１１】従来の多重化装置の構成を示すブロック図で
ある。

【符号の説明】

100 低速ATMインタフェース部 200 SDT回線エミュレーション用インタフェース部 300 UDT回線エミュレーション用インタフェース部 400 フレームリレーインタフェース部 500 高速側インタフェース部 600 時分割バス

───────────────────────────────────────────────────── フロントページの続き (72)発明者河端香神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内 (72)発明者矢嶋仁神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内 (72)発明者外山貴章神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内

Claims

【特許請求の範囲】

【請求項１】低速伝送路を用いて提供されるサービス
と、高速伝送路を用いて供給されるATMサービスとの間
の信号の中継を行う多重化装置であって、前記高速伝送路を収容した高速側インタフェース部と、低速伝送路を収容した複数の低速側インタフェース部
と、前記高速インタフェース部と各低速側インタフェース部
とを接続する時分割バスとを備え、前記低速側インタフェース部は、収容した低速伝送路を
用いて提供されるサービスを終端するサービス終端部
と、終端したサービスを用いて送受する信号を前記時分
割バス上の当該低速伝送路に割り当てられたタイムスロ
ットを用いて前記高速側インタフェース部と送受するバ
スインタフェース部を備え、前記複数の低速側インタフェース部のうちの少なくとも
２つの低速インタフェース部が収容する低速伝送路が提
供するサービスは、低速インタフェース部毎に異なって
おり、前記高速側インタフェース部は、前記時分割バスを介し
て各低速側インタフェース部より受信した各信号を格納
したATMセルを生成する送信側ATM処理部と、生成したAT
Mセルを多重化し前記高速伝送路に送信し、前記高速伝
送路より受信した信号からATMセルを分離する物理レイ
ヤ処理部と、分離した各ATMセルに格納されている信号
を、当該信号を送信すべき低速伝送路を収容した低速側
インタフェース部に、当該低速側インタフェース部に割
り当てられた前記時分割バス上のタイムスロットを用い
て送信する受信側ATM処理部とを備えることを特徴とす
る多重化装置。
【請求項２】請求項１記載の多重化装置であって、少なくとも一つの低速側インタフェース部は、前記バスインタフェース部が高速側インタフェース部に
送る信号を、終端したサービスを用いて受信した信号
に、当該信号の伝送を制御もしくは管理するための所定
の情報を付加した信号とし、前記バスインタフェース部
が高速側インタフェース部から受け取った信号から前記
情報を抽出し抽出した情報に応じた信号の伝送の制御も
しくは管理を行うと共に、当該情報を取り除いた信号
を、前記低速伝送路が提供するサービスを用いて送信す
べき信号としてサービス終端部に渡すAAL（ATM Adaptiv
e Layer)処理部を備えていることを特徴とする多重化装
置。
【請求項３】請求項１記載の多重化装置であって、前記高速側インタフェース部は、前記送信側ATM処理部がATMセルに格納する信号を、時分
割バスより受信した信号に、当該信号の伝送を制御もし
くは管理するための所定の情報を付加した信号とし、物
理レイヤ処理部が分離した各ATMセルに格納されている
信号から前記情報を抽出し抽出した情報に応じた信号の
伝送の制御もしくは管理を行うと共に、当該情報を取り
除いた信号を前記時分割バスを介して低速側インタフェ
ース部に送る信号とするAAL（ATM Adaptive Layer)処理
部を備えていることを特徴とする多重化装置。
【請求項４】請求項１、２または３記載の多重化装置で
あって、前記複数低速側インタフェース部が収容する複数低速伝
送路の提供するサービスは、少なくともATMサービスと
回線サービスとを含むことを特徴とする多重化装置。