JPH05268198A - 送受信データ記憶方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、時分割伝送等の共通の伝送路を用
いてデータを送受信するデータ伝送装置等において、送
信データと受信データをメモリＲＡＭに空きを持たせる
ことなく、１つのメモリＲＡＭに送受信順に記憶させ、
後で送受信の順序を知ることができる送受信データ記憶
方法を提供することを目的とする。 【構成】データ検出回路２と、アドレス発生回路３，７
と、ランダムアクセスメモリＲＡＭ−Ｄ５と、ランダム
アクセスメモリＲＡＭ−Ａ８と、データ送信回路４と、
データ処理回路９と、双方向バッファ回路１とを有し、
データ送信回路４の制御で、送受信する毎、送受信順に
送受信データをランダムアクセスメモリＲＡＭ−Ｄ５
に、受信データのアドレスをデータとしてランダムアク
セスメモリＲＡＭ−Ａ８に空きを持たせることなく記憶
させるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割伝送等の共通の
伝送路を用いて行うデータ伝送装置における送受信デー
タの情報授受の記憶方法に関する。

【０００２】データ伝送装置においてデータを送受信す
るのに、万一のトラブル発生等に対処するため、送受信
するデータを記憶しておく方法が採られている。近年、
この送受信データの記憶方法について、メモリ領域を有
効活用する方法が要求されて来ている。

【０００３】

【従来の技術】図１１は送受信データ記憶方法の従来例
を示す図で、データを送受信すると共に、データの送受
信を制御処理するデータ処理回路９、受信した受信デー
タを送出すると共に、アドレスを１つ上げて送出するデ
ータ検出回路２と、受信データを記憶するランダムアク
セスメモリ（以下メモリと称する）ＲＡＭ−Ｒ５０と、
送信データを送出すると共にアドレスを１つ上げて送出
するするデータ送信回路４と、送信データを記憶するメ
モリＲＡＭ−Ｓ８０と、データ処理回路９からの制御
で、データの伝送方向を切替えるスリーステートバッフ
ァ（以下バッファと称する）１５，１６、及びＮＯＴ回
路１７とで構成され、送受信の同期をとるための同期信
号線Ｓ１がデータ処理回路９とデータ検出回路２とデー
タ送信回路４とに接続されている。また、外部と、記憶
するデータと記憶するデータの記憶場所を示すアドレス
についての情報授受のため、及び送受信データの授受の
ため、アドレスバス１０、データバス１１がそれぞれメ
モリＲＡＭ−Ｒ５０，メモリＲＡＭ−Ｓ８０、及びデー
タ処理回路９に接続されている。

【０００４】図１１において、データ処理回路９からの
制御で送信と受信を切替えながら、送信するときは、バ
ッファ１６を開き、バッファ１５を閉じて、送信データ
をデータ信号線Ｓ０に送出すると共に、送信データを記
憶するメモリＲＡＭ−Ｓ８０に送信データを記憶する。

【０００５】また、受信するときは、バッファ１５を開
き、バッファ１６を閉じて、受信データをデータ信号線
Ｓ０より入力すると共に、受信データを記憶するメモリ
ＲＡＭ−Ｒ５０に受信データを記憶していた。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
送受信データ記憶方法においては、送信データばかり連
続的に記憶する場合、また、受信データばかり連続的に
記憶する場合、それぞれメモリＲＡＭ−Ｒ５０，メモリ
ＲＡＭ−Ｓ８０がその期間未使用になるという問題があ
った。

【０００７】また、送信データと受信データがどういう
順番で送受信されたのか、送信データについてのみ、又
は、受信データについてのみしか判らないため、異常検
出機能を持つデータ伝送装置のデータ伝送先に障害が発
生したとき、データ伝送上のどの時点で障害が発生した
のか区分できないという欠点があった。

【０００８】本発明は、係る問題を解決するもので、送
信データと受信データをメモリＲＡＭに空きを持たせる
ことなく、送受信順にメモリＲＡＭに記憶し、送信デー
タと受信データがどういう順序で送受信されたのか、後
で知ることができ、また、送信データや受信データが全
く存在しない場合でも、メモリＲＡＭに無駄な空きを持
たせることなく、記憶できる送受信データ記憶方法を提
供することを目的とする。

【０００９】

【課題を解決するための手段】図１は、本発明に係わる
送受信データ記憶方法の原理ブロック図である。図中、
１は双方向性バッファ回路、２はデータ検出回路、３，
７はアドレス発生回路、４はデータ送信回路、５，８は
メモリ（ランダムアクセスメモリＲＡＭ）、９はデータ
処理回路である。

【００１０】本発明は、時分割データ伝送等の送受信に
共通の伝送路を用いてデータを送受信するデータ伝送装
置等で送信データと受信データをそれぞれ専用のメモリ
ＲＡＭに記憶させる送受信データ記憶方法において、受
信データ検出パルスが送られて来る毎に、データを記憶
するメモリＲＡＭ−Ｄ５上の記憶するアドレスを指定
し、順次アドレスを１つずつ上げて出力するアドレス発
生回路３，７と、送られて来るアドレスに対応して、入
力する受信データと送信データを入力順に記憶するメモ
リＲＡＭ−Ｄ５と、送られて来るアドレスに対応して前
記メモリＲＡＭ−Ｄ５に記憶される前記受信データのア
ドレスを、データとして入力順に記憶するメモリＲＡＭ
−Ａ８とを設ける。

【００１１】また、データ検出回路２に、受信データが
送られて来ると受信データ検出パルスを送出する機能を
設けると共に、データ送信回路４に、送信データが送ら
れて来ると送信データ検出パルスを送出する機能と、送
信データを送出するための送受信切替信号を送出する機
能を設ける。

【００１２】そして、前記データ送信回路４から、送受
信に対応した送受信切替信号を送出して、双方向性バッ
ファ回路１のデータ伝送方向を切替え、送信データと受
信データを送受信順に前記メモリＲＡＭ−Ｄ５に記憶
し、また、記憶した該受信データの前記メモリＲＡＭ−
Ｄ５のアドレスをデータとして記憶順に前記メモリＲＡ
Ｍ−Ａ８に記憶させることにより、目的を達成すること
ができる。

【００１３】

【作用】本発明では、データ検出回路２は受信データが
データ信号線S0より送られて来る毎にクロックを送出
し、データ送信回路４は送信データがデータ処理回路９
より送られて来る毎にクロックを送出する。

【００１４】また、アドレス発生回路３は、データ検出
回路２からの受信データ検出パルスと、データ送信回路
４からの送信データ検出パルスが送られて来る毎に、ア
ドレスを１つ上げてメモリＲＡＭ−Ｄ５に出力するの
で、メモリＲＡＭ−Ｄ５には送信データ、受信データを
問わず、送受信順にアドレスを１つずつ上げて送信デー
タと受信データを記憶させることができる。

【００１５】また、アドレス発生回路７は、データ検出
回路２が受信データを受信する毎に送出する受信データ
検出パルスを受け、その毎に、アドレスを１つ上げてメ
モリＲＡＭ−Ａ８に送出する。

【００１６】同時にデータ検出回路２が受信データを受
信する毎に、アドレス発生回路３からアドレスがデータ
としてメモリＲＡＭ−Ａ８に送られて来るので、メモリ
ＲＡＭ−Ａ８は、受信データが受信される毎に、記憶さ
れる受信データのメモリＲＡＭ−Ｄ５のアドレスをデー
タとして順次記憶することができる。

【００１７】

【実施例】次に、実施例について、図２〜図１０を用い
て説明する。図２は本発明に係わる実施例を示す図で、
図３は本発明に係わる実施例のタイムチャートを示す図
である。また、図４はメモリＲＡＭ−ＤとメモリＲＡＭ
−Ａへのデータの記録のフローチャートで、図５はメモ
リＲＡＭ−ＤとメモリＲＡＭ−Ａのデータの読み出しの
フローチャートである。また、図６は図２におけるデー
タ検出回路の具体例を示す図で、図７は図２におけるデ
ータ検出回路のタイムチャートである。また、図８はメ
モリＲＡＭのメモリマップで、図９はメモリＲＡＭ−Ｄ
とメモリＲＡＭ−Ａのデータの割当例を示す図で、図１
０は図２の実施例のアドレス選択回路の動作図である。

【００１８】図中、図１と同じ符号は同じものを示し、
６はアドレス選択回路、１０はアドレスバス、１１はデ
ータバス、１５，１６，６０はバッファ（スリーステー
トバッファ）、１７はＮＯＴ回路、３０，７０はアドレ
ス発生回路３，７の実施例としてのカウンタ、６１は単
安定マルチバイブレータ、２０はシフトレジスタ、２１
はＯＲ回路、２２はＡＮＤ回路である。

【００１９】図２において、送信データはデータ処理回
路９から発生され、データ送信回路４へ送られる。ここ
で、データ送信回路４から、バッファ１６とバッファ１
５とインバータ１７とで構成するスリーステート制御の
双方向性バッファ回路１に、データを送信するための送
受信切替信号を送り、バッファ１６をローインピーダン
スに、バッファ１５をハイインピーダンスにする。その
結果、データ送信回路４からの送信データは、バッファ
１６を経て、データ信号線Ｓ０から送信される。

【００２０】一方、データ送信回路４は、例えば８ビッ
トでなる１タイムスロットに送信データがある場合には
送信データ検出パルスを１個発生し、カウンタ３０のア
ドレスを１つ増加する。そして、データ送信回路４から
送出された送信データは、このときメモリＲＡＭ−Ｄ５
上の、カウンタ３０から送出されたアドレスに書き込ま
れる。

【００２１】なお、この双方向性バッファ回路１は、デ
ータ送信回路４から入力する送受信切替信号により、送
信データがないときは、受信データを受信できる状態に
ある。即ち、バッファ１５はローインピーダンスとなっ
てデータが通過できる状態にあり、バッファ１６はハイ
インピーダンスで断状態になっている。

【００２２】次に、受信データが送られて来ると、受信
データは、データ信号線Ｓ０からバッファ１５を経てデ
ータ処理回路９に送られると共に、データ検出回路２を
経てメモリＲＡＭ−Ｄ５にも入力される。

【００２３】このデータの記録についての一連の動作を
図４を用いて説明する。 データ送信回路４から送信データを送信するか、否か
の判別を行う。 もし、送信する、即ち、Ｙであれば、メモリＲＡＭ−
Ｄ５に送信データを記憶し、元に戻る。 もし、送信しない、即ち、Ｎであれば、回路をデータ
受信状態にする。 次に、受信データの有無を判別する。

【００２４】もし、受信データが来ていなくて、Ｎであ
れば、元に戻る。 もし、受信データが来て、Ｙであれば、メモリＲＡＭ
−Ｄ５に受信データを記憶すると共に、メモリＲＡＭ−
Ａ８に、メモリＲＡＭ−Ｄ５に記憶した受信データのア
ドレスを記憶し、元にもどる。

【００２５】この一連の動作を１タイムスロット毎に繰
り返す。次に、データ検出回路２の具体例について、図
６の回路図と図７のタイムチャートで説明する。

【００２６】図６に示す例では、データ検出回路２は、
シフトレジスタ２０とＯＲ回路２１とＡＮＤ回路２２と
で構成し、受信データはバッファ１５の出力Ｓ２より入
力し、基準クロックが図示しないＳ１０より入力され
る。もし、受信データがなければ、８ビットすべて０で
あり、ＯＲ回路２１の出力は０となるため、ＡＮＤ回路
２２の出力クロックＳ３は同期クロックＳ１の立上り変
化点で、ＯＲ回路２１の出力とのＡＮＤがとれず、図７
に示すように、データ検出回路２の出力（ＡＮＤ回路２
２の出力）パルスＳ３は”Ｌ”となり、出力パルス（受
信データ検出パルス）は送出されない。

【００２７】受信データがあれば、図７のデータ検出回
路２の受信データ出力Ｓ４のｂ７の場所にデータがあ
る、即ち、”１”であるので、ＯＲ回路２１の出力は１
となるため、ＡＮＤ回路２２の出力クロックＳ３は同期
クロックＳ１の立上り変化点で、ＯＲ回路２１の出力と
のＡＮＤがとれ、図７に示すように、データ検出回路の
出力クロックＳ３は、パルス（受信データ検出パルス）
を発生する。

【００２８】以上説明したように、データ検出回路２は
１タイムスロットに受信データがある場合には受信デー
タ検出パルスを１個発生し、カウンタ３０のアドレスを
１つ増加する。そして、データ検出回路２から送出され
た受信データがこのときメモリＲＡＭ−Ｄ５に書き込ま
れる。

【００２９】また、このとき、カウンタ３０から出力さ
れたアドレスは、スリーステート制御のバッファ６０と
単安定マルチバイブレータ６１とで構成するアドレス選
択回路６を経て、メモリＲＡＭ−Ａ８にデータとして書
き込まれる。アドレス選択回路６の動作をタイムチャー
トで示したものが図１０である。

【００３０】図１０で、Ｔｗは単安定マルチバイブレー
タ６１が入力信号Ｓ３の立ち上りから”Ｌ”の出力信号
Ｓ５を出力する一定時間を示す。アドレス選択回路６
は、メモリＲＡＭ−Ｄ５に受信データが書き込まれる場
合には、カウンタ３０から出力されたアドレスを通過さ
せるが、それ以外の場合には出力がハイインピーダンス
になる。ここで、メモリＲＡＭ−Ａ８のアドレスは、デ
ータ検出回路２から発生された受信データ検出パルスに
よってアドレス値を増加するカウンタ７０の出力によっ
て与えられる。

【００３１】図８は図２のメモリＲＡＭ−Ｄ５とメモリ
ＲＡＭ−Ａ８についてのメモリＲＡＭのメモリマップの
一例を示すものであるが、メモリＲＡＭ−Ｄ５のメモリ
領域の方には送信データと受信データの両方を記憶し、
メモリＲＡＭ−Ａ８のメモリ領域にはメモリＲＡＭ−Ｄ
５のメモリ領域に記憶した受信データのアドレスのみを
記憶するので、例えば、メモリＲＡＭ−Ｄ５のメモリ領
域は００００〜ＦＥＦＦまでとし、メモリＲＡＭ−Ａ８
のメモリ領域は次のＦＦ００〜ＦＦＦＦまでとする等、
メモリＲＡＭ−Ｄ５のメモリ領域の方がメモリＲＡＭ−
Ｄ５のメモリ領域より、一般に大きくなる。

【００３２】また、図９にメモリＲＡＭ−Ｄ５とメモリ
ＲＡＭ−Ａ８のデータの割当例を示す。図９（１）のメ
モリＲＡＭ−Ｄでは、送信データと受信データが送受信
順に順次記憶される。図９（２）のメモリＲＡＭ−Ａで
は、メモリＲＡＭ−Ｄに記憶した受信データのメモリＲ
ＡＭ−ＤでのアドレスをメモリＲＡＭ−Ａに入力順に順
次記憶する。

【００３３】このように、送信データと受信データを送
受信順にメモリＲＡＭ−Ｄ５に記憶し、記憶した受信デ
ータのアドレスを順にメモリＲＡＭ−Ａ８に記憶する。
メモリＲＡＭ−Ｄ５とメモリＲＡＭ−Ａ８に記憶された
データは、アドレスバス１０とデータバス１１を通して
データ処理回路９によって読み出しされる。

【００３４】次に、メモリＲＡＭ−ＤとメモリＲＡＭ−
Ａに記憶されているデータの読み出し方について、図５
のフローチャートで説明するが、このデータの読み出し
方は、１タイムスロットの受信データに着目して、順
次、データ処理回路９により、読み出しが繰り返され
る。 先ず、メモリＲＡＭ−Ｄ５の最初のアドレス値を読
む。

【００３５】・この値をＡ０とする。 メモリＲＡＭ−Ａの最初の受信データのアドレスを読
む。 ・この値をＡｒとする。 次に、送信データを読む必要があるか、否かの判断を
する。 送信データを読む必要がある場合、即ち、Ｙの場合
は、メモリＲＡＭ−Ｄ５のアドレスＡ０から、アドレス
（Ａｒ−１）までのデータを読む。 次に、受信データを読む必要があるか、否かの判断を
する。 受信データを読む必要がある場合、即ち、Ｙの場合
は、メモリＲＡＭ−Ｄ５のアドレスＡｒのデータを読
む。 次に、アドレスＡｒ＋１の値をＡ０とする。 メモリＲＡＭ−Ａの次の受信データのアドレスを読
む。

【００３６】・この値をＡｒとする。 以下、順次読み出すデータがなくなるまで〜を繰り
返すことになる。ここで、受信データ、受信データと連
続した場合は、送信データがないので、必然的に、上記
のメモリＲＡＭ−Ｄ５のアドレスＡ０が、におい
て、読んだアドレスＡｒと同じになるため、において
受信データを読むのはメモリＲＡＭ−Ｄ５のアドレスを
順次連続して読むことになる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
１つのランダムアクセスメモリＲＡＭに送信データと受
信データを送受信順に順次記憶させるので、送信データ
と受信データがどういう順番で送受信されたのか、後で
確認することができ、端末機等における障害発生時に、
障害発生までの送受信の経緯を知ることができる。

【００３８】また、送信データ、又は受信データが全く
存在しない場合でもメモリＲＡＭに無駄な空きを持たせ
ることなく、記憶させることができ、メモリＲＡＭの有
効使用が可能となり、従来の２個必要としたメモリＲＡ
Ｍが１つで済ませることができるので、コストの削減と
なる効果もある。

【００３９】更に、受信データばかり連続的に処理する
場合、ある時間内にすべてを処理することができないと
き、受信データの一部を一時的に記憶しておくことがで
きるので、データの伝送時間の延長化を防止することが
できるといった効果もある。

【図面の簡単な説明】

【図１】本発明に係わる送受信データ記憶方法の原理構
成図である。

【図２】本発明に係わる送受信データ記憶方法の実施例
である。

【図３】本発明に係わる実施例のタイムチャートであ
る。

【図４】ＲＡＭ−ＤとＲＡＭ−Ａへのデータの記録のフ
ローチャートである。

【図５】ＲＡＭ−ＤとＲＡＭ−Ａのデータの読み出しの
フローチャートである。

【図６】図２におけるデータ検出回路の具体例である。

【図７】図２におけるデータ検出回路のタイムチャート
である。

【図８】メモリＲＡＭのメモリマップである。

【図９】メモリＲＡＭ−ＤとメモリＲＡＭ−Ａのデータ
の割当例である。

【図１０】図２のアドレス選択回路の動作図である。

【図１１】送受信データ記憶方法の従来例である。

【符号の説明】

１ 双方向性バッファ回路 ２ データ検出回路 ３，７ アドレス発生回路 ４ データ送信回路 ５，８，５０，８０ ランダムアクセスメモリ（ＲＡ
Ｍ） ６ アドレス選択回路 ９ データ処理回路 １０ アドレスバス １１ データバス １５，１６，６０ スリーステートバッファ（バッフ
ァ） １７ ＮＯＴ回路 ２０ シフトレジスタ ２１ ＯＲ回路 ２２ ＡＮＤ回路 ３０，７０ カウンタ ６１ 単安定マルチバイブレータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 時分割データ伝送等の送受信に共通の伝
   送路を用いてデータを送受信するデータ伝送装置等で、
   送信データと受信データをそれぞれ専用のランダムアク
   セスメモリＲＡＭに記憶させる送受信データ記憶方法に
   おいて、 受信データ検出パルスが送られて来る毎に、データを記
   憶するメモリＲＡＭ−Ｄ（５）上の記憶するアドレスを
   指定し、順次アドレスを１つずつ上げて出力するアドレ
   ス発生回路（３，７）と、 送られて来たアドレスに対応して、入力される受信デー
   タと送信データを入力順に記憶するランダムアクセスメ
   モリＲＡＭ−Ｄ（５）と、 送られて来るアドレスに対応して、前記ランダムアクセ
   スメモリＲＡＭ−Ｄ（５）に記憶される前記受信データ
   のアドレスをデータとして入力順に記憶するランダムア
   クセスメモリＲＡＭ−Ａ（８）とを設けると共に、 データ検出回路（２）に、受信データが送られて来ると
   受信データ検出パルスを送出する機能と、 データ送信回路（４）に、送信データが送られて来ると
   送信データ検出パルスを送出する機能と、送信データを
   送出するための送受信切替信号を送出する機能を設け、 前記データ送信回路（４）から送受信切替信号を送出し
   て、双方向性バッファ回路（１）を切替え、送信データ
   と受信データを送受信順に前記ランダムアクセスメモリ
   ＲＡＭ−Ｄ（５）に記憶し、前記ランダムアクセスメモ
   リＲＡＭ−Ｄ（５）に記憶する前記受信データのアドレ
   スをデータとして、記憶順に前記ランダムアクセスメモ
   リＲＡＭ−Ａ（８）に記憶することを特徴とする送受信
   データ記憶方法。