JPH0586577B2 - - Google Patents
Info
- Publication number
- JPH0586577B2 JPH0586577B2 JP25439587A JP25439587A JPH0586577B2 JP H0586577 B2 JPH0586577 B2 JP H0586577B2 JP 25439587 A JP25439587 A JP 25439587A JP 25439587 A JP25439587 A JP 25439587A JP H0586577 B2 JPH0586577 B2 JP H0586577B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- byte
- sending
- bus
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 35
- 238000013500 data storage Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、情報処理システムの入出力制御装置
に関し、特に、データをバツフアリングするバツ
フアメモリを有する入出力制御装置に関する。
に関し、特に、データをバツフアリングするバツ
フアメモリを有する入出力制御装置に関する。
従来の技術
従来、この種の入出力制御装置は、第２図に示
すように、転送されるメインメモリの転送開始バ
イト境界と、バツフアメモリに保持しているデー
タの転送開始バイト境界とが異なる可能性がある
ために、プロセツサバツフアメモリからデータを
読み出しシフト操作等によるデータ整列を行ない
メインメモリへ書込みデータを生成した後、バス
インタフエース制御回路を経由してメインメモリ
への書込みを行なうか、あるいはバスインタフエ
ース回路とプロセツサ及びバツフアメモリ間のデ
ータ転送幅を１バイトにし、バスインタフエース
制御回路で、メインメモリへの書込みデータの整
列を行なうようになつていた。
すように、転送されるメインメモリの転送開始バ
イト境界と、バツフアメモリに保持しているデー
タの転送開始バイト境界とが異なる可能性がある
ために、プロセツサバツフアメモリからデータを
読み出しシフト操作等によるデータ整列を行ない
メインメモリへ書込みデータを生成した後、バス
インタフエース制御回路を経由してメインメモリ
への書込みを行なうか、あるいはバスインタフエ
ース回路とプロセツサ及びバツフアメモリ間のデ
ータ転送幅を１バイトにし、バスインタフエース
制御回路で、メインメモリへの書込みデータの整
列を行なうようになつていた。
発明が解決しようとする問題点
上述した従来の入出力制御装置は、前者の場合
には、フアームウエアでデータ転送を行なうので
データ転送能力を高くすることが出来ず、又、後
者の場合にはデータ転送動作はDMAで実現でき
るので、データ転送能力を高くすることはできる
が、チヤネルコマンド語の読み出し及び終了ステ
ータスの書込み動作がバイト単位でしか行なえな
いので、データ転送動作前後のフアームウエアの
オーバヘツドが大きくなるという欠点がある。
には、フアームウエアでデータ転送を行なうので
データ転送能力を高くすることが出来ず、又、後
者の場合にはデータ転送動作はDMAで実現でき
るので、データ転送能力を高くすることはできる
が、チヤネルコマンド語の読み出し及び終了ステ
ータスの書込み動作がバイト単位でしか行なえな
いので、データ転送動作前後のフアームウエアの
オーバヘツドが大きくなるという欠点がある。
本発明は従来の上記実情に鑑みてなされたもの
であり、従つて本発明の目的は、従来の技術に内
在する上記欠点を解消することを可能とした新規
な入出力制御装置を提供することにある。
であり、従つて本発明の目的は、従来の技術に内
在する上記欠点を解消することを可能とした新規
な入出力制御装置を提供することにある。
問題点を解決するための手段
上記目的を達成する為に、本発明に係る入出力
制御装置は、メインメモリと、このメインメモリ
が接続されたＮバイト幅のシステムバスと、バツ
フアメモリと、このバツフアメモリが接続された
Ｍバイト幅の内部バスと、１バイト幅のデータを
送出する信号線と、前記メインメモリから送出さ
れたＮバイト幅のデータを前記システムバスを介
して順に格納する受信データ格納手段とこの受信
データ格納手段に格納された受信データを前記開
始アドレスから順に前記信号線に１バイト幅で送
出する第１の送出手段と前記信号線から入力した
１バイト幅のデータをＮバイトの所定のバイト位
置に出力するセレクタとこのセレクタの出力を保
持するＮ個の第１の保持手段とこの第１の保持手
段に保持されたＮバイト幅のデータを前記システ
ムバスに送出する第２の送出手段とを有するバス
インタフエース回路と、このバスインタフエース
回路から与えられた１バイト幅のデータを前記内
部バスの所定のバイト位置に送出する第３の送出
手段と前記バツフアメモリから前記内部バスのい
ずれかのバイト線に送出された１バイトデータを
前記信号線を介して前記バスインタフエース回路
に送出する第４の送出手段とを有する内部バス切
替回路とを具備して構成される。
制御装置は、メインメモリと、このメインメモリ
が接続されたＮバイト幅のシステムバスと、バツ
フアメモリと、このバツフアメモリが接続された
Ｍバイト幅の内部バスと、１バイト幅のデータを
送出する信号線と、前記メインメモリから送出さ
れたＮバイト幅のデータを前記システムバスを介
して順に格納する受信データ格納手段とこの受信
データ格納手段に格納された受信データを前記開
始アドレスから順に前記信号線に１バイト幅で送
出する第１の送出手段と前記信号線から入力した
１バイト幅のデータをＮバイトの所定のバイト位
置に出力するセレクタとこのセレクタの出力を保
持するＮ個の第１の保持手段とこの第１の保持手
段に保持されたＮバイト幅のデータを前記システ
ムバスに送出する第２の送出手段とを有するバス
インタフエース回路と、このバスインタフエース
回路から与えられた１バイト幅のデータを前記内
部バスの所定のバイト位置に送出する第３の送出
手段と前記バツフアメモリから前記内部バスのい
ずれかのバイト線に送出された１バイトデータを
前記信号線を介して前記バスインタフエース回路
に送出する第４の送出手段とを有する内部バス切
替回路とを具備して構成される。
実施例
以下、図面を用いて、本発明をその好ましい一
実施例について図面を参照しながら具体的に説明
する。
実施例について図面を参照しながら具体的に説明
する。
第１図、第３図、第４図は、本発明の一実施例
を示し、そのうち、第１図は本発明に係る入出力
制御装置の一実施例を示すブロツク構成図、第３
図は第１図に示したバスインタフエース回路４の
具体例を示すブロツク構成図、第４図は第１図に
示した内部バス切替回路６の具体例を示すブロツ
ク構成図である。
を示し、そのうち、第１図は本発明に係る入出力
制御装置の一実施例を示すブロツク構成図、第３
図は第１図に示したバスインタフエース回路４の
具体例を示すブロツク構成図、第４図は第１図に
示した内部バス切替回路６の具体例を示すブロツ
ク構成図である。
第１図、第３図、第４図を参照するに、従来の
技術で説明した様に、第１図より、メインメモリ
２１とバツフアメモリ２とデータ転送する場合に
は、メインメモリ２１の転送開始アドレスのバイ
ト境界とバツフアメモリ２に保持しているデータ
の転送開始アドレスのバイト境界が一致するデー
タ転送の場合には、データをそのままの配列で転
送可能であるが、第２図のように、お互いの転送
開始アドレスのバイト境界が異なる場合のデータ
転送については、データの配列を並べ換える必要
がある。
技術で説明した様に、第１図より、メインメモリ
２１とバツフアメモリ２とデータ転送する場合に
は、メインメモリ２１の転送開始アドレスのバイ
ト境界とバツフアメモリ２に保持しているデータ
の転送開始アドレスのバイト境界が一致するデー
タ転送の場合には、データをそのままの配列で転
送可能であるが、第２図のように、お互いの転送
開始アドレスのバイト境界が異なる場合のデータ
転送については、データの配列を並べ換える必要
がある。
本発明に係る入出力制御装置は、Ｎバイト幅の
データを１バイトずつＭバイト幅のバスに送出す
る際に、この送出データを（Ｍバイト幅のバス
の）所定のバイト位置に送出する動作をハードウ
エア化したことにより、高速に実行することを提
供するものである。
データを１バイトずつＭバイト幅のバスに送出す
る際に、この送出データを（Ｍバイト幅のバス
の）所定のバイト位置に送出する動作をハードウ
エア化したことにより、高速に実行することを提
供するものである。
第１図より、メインメモリ２１からシステムバ
ス２０を経て、バツフアメモリ２へデータを転送
する場合には、メインメモリ２１から送られて来
たデータは、第３図に示したバスインタフエース
回路４の受信データ格納エリア１２１へストアさ
れる。次にDMA制御回路５の制御より、受信し
たデータを１バイトずつ受信データ格納エリア１
２１の開始アドレスに従つて、転送カウント数分
だけ、ビツト２４−３１受信バツフア１３４を経
て、内部バス切替回路６へ転送する。
ス２０を経て、バツフアメモリ２へデータを転送
する場合には、メインメモリ２１から送られて来
たデータは、第３図に示したバスインタフエース
回路４の受信データ格納エリア１２１へストアさ
れる。次にDMA制御回路５の制御より、受信し
たデータを１バイトずつ受信データ格納エリア１
２１の開始アドレスに従つて、転送カウント数分
だけ、ビツト２４−３１受信バツフア１３４を経
て、内部バス切替回路６へ転送する。
次に、第４図により内部バス切替回路６は、
DMA制御回路５の制御により、ビツト２４−３
１のデータラインから転送されてきた１バイトの
データを、開始アドレスに従つて、ビツト０−７
送信データ切替１０５、又はビツト８−１５送信
データ切替１０６、又はビツト１６−２３送信デ
ータ切替１０７、又はビツト２４−３１送信デー
タ切替１０８のいずれかへ転送し、プロセツサ１
の制御によりバツフアメモリ２へ書き込む。カウ
ント数分だけ書き込まれたら、次に、プロセツサ
１の制御により、バツフアメモリ２からデータを
入出力インタフエース回路３を経て、入出力装置
８へ出力する。
DMA制御回路５の制御により、ビツト２４−３
１のデータラインから転送されてきた１バイトの
データを、開始アドレスに従つて、ビツト０−７
送信データ切替１０５、又はビツト８−１５送信
データ切替１０６、又はビツト１６−２３送信デ
ータ切替１０７、又はビツト２４−３１送信デー
タ切替１０８のいずれかへ転送し、プロセツサ１
の制御によりバツフアメモリ２へ書き込む。カウ
ント数分だけ書き込まれたら、次に、プロセツサ
１の制御により、バツフアメモリ２からデータを
入出力インタフエース回路３を経て、入出力装置
８へ出力する。
第１図より、逆に、バツフアメモリ２から、メ
インメモリ２１へ転送する場合には、プロセツサ
１の制御により、バツフアメモリ２から転送され
た１バイトのデータは、開始アドレスのバイト境
界に従つて、第４図に示した内部バス１０のビツ
ト０−７、又はビツト８−１５、又はビツト１６
−２３、又はビツト２４−３１のいずれかに転送
される。転送された１バイトのデータはDMA制
御回路５の制御により、内部バス切替回路６のビ
ツト２４−３１受信データ切替１０４を経て、バ
スインタフエース回路４のビツト２４−３１へ転
送される。
インメモリ２１へ転送する場合には、プロセツサ
１の制御により、バツフアメモリ２から転送され
た１バイトのデータは、開始アドレスのバイト境
界に従つて、第４図に示した内部バス１０のビツ
ト０−７、又はビツト８−１５、又はビツト１６
−２３、又はビツト２４−３１のいずれかに転送
される。転送された１バイトのデータはDMA制
御回路５の制御により、内部バス切替回路６のビ
ツト２４−３１受信データ切替１０４を経て、バ
スインタフエース回路４のビツト２４−３１へ転
送される。
次に、第３図より、ビツト２４−３１へ転送さ
れた１バイトのデータは、バスインタフエース回
路４の送信データセレクタ１３５を経て、DMA
制御回路５の制御により、開始アドレスのバイト
境界に従つて、送信データ格納エリア１２３のビ
ツト０−７、又はビツト８−１５、又はビツト１
６−２３、又はビツト２４−３１のいずれかへ転
送される。ビツト２４−３１のエリアにデータが
格納された時点で送信データ１２２とし、システ
ムバス２０を経てメインメモリ２１へ書込む。
れた１バイトのデータは、バスインタフエース回
路４の送信データセレクタ１３５を経て、DMA
制御回路５の制御により、開始アドレスのバイト
境界に従つて、送信データ格納エリア１２３のビ
ツト０−７、又はビツト８−１５、又はビツト１
６−２３、又はビツト２４−３１のいずれかへ転
送される。ビツト２４−３１のエリアにデータが
格納された時点で送信データ１２２とし、システ
ムバス２０を経てメインメモリ２１へ書込む。
以上の様に、システムバス２０では４バイト幅
のデータとして転送し、内部バス１０では１バイ
ト幅のデータとして変換することにより、データ
転送を実行している。
のデータとして転送し、内部バス１０では１バイ
ト幅のデータとして変換することにより、データ
転送を実行している。
発明の効果
以上説明したように、本発明によれば、システ
ムバスを介してのメモリ間において、お互いの転
送開始アドレスのバイト境界が異なるデータ転送
の様な場合に、Ｎバイト幅のデータを１バイトず
つＭバイト幅のバスに送出する際に、この送出デ
ータを（Ｍバイト幅のバスの）所定のバイト位置
に送出する動作をハードウエア化したことによ
り、処理能力が向上するという効果が得られる。
ムバスを介してのメモリ間において、お互いの転
送開始アドレスのバイト境界が異なるデータ転送
の様な場合に、Ｎバイト幅のデータを１バイトず
つＭバイト幅のバスに送出する際に、この送出デ
ータを（Ｍバイト幅のバスの）所定のバイト位置
に送出する動作をハードウエア化したことによ
り、処理能力が向上するという効果が得られる。
第１図は本発明に係る入出力制御装置の一実施
例を示すブロツク構成図、第２図は従来の技術を
説明する為の図、第３図、第４図は本発明に係る
入出力制御装置のデータ転送を説明する為に示し
たバスインタフエース回路、内部バス切替回路の
具体的ブロツク構成図である。 １…プロセツサ、２…バツフアメモリ、３…入
出力インタフエース回路、４…バスインタフエー
ス回路、５…DMA制御回路、６…内部バス切替
回路、７…本発明の入出力制御装置、８…入出力
装置、１０…内部バス、１１…DMA制御信号、
２０…システムバス、２１…メインメモリ（Ｍ，
Ｍ）、１０１…ビツト０〜７受信データ切替、１
０２…ビツト８−15受信データ切替、１０３…ビ
ツト16−23受信データ切替、１０４…ビツト２４
−３１受信データ切替、１０５…ビツト０−７送
信データ切替、１０６…ビツト８−15送信データ
切替、１０７…ビツト16−23送信データ切替、１
０８…ビツト24−31送信データ切替、１２０…受
信データ、１２１…受信データ格納エリア、１２
２…送信データ、１２３…送信データ格納エリ
ア、１３２…ビツト８−15受信バツフア、１３４
…ビツト24−31受信バツフア、１３５…送信デー
タセレクタ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ…転送
される１バイトのデータ。
例を示すブロツク構成図、第２図は従来の技術を
説明する為の図、第３図、第４図は本発明に係る
入出力制御装置のデータ転送を説明する為に示し
たバスインタフエース回路、内部バス切替回路の
具体的ブロツク構成図である。 １…プロセツサ、２…バツフアメモリ、３…入
出力インタフエース回路、４…バスインタフエー
ス回路、５…DMA制御回路、６…内部バス切替
回路、７…本発明の入出力制御装置、８…入出力
装置、１０…内部バス、１１…DMA制御信号、
２０…システムバス、２１…メインメモリ（Ｍ，
Ｍ）、１０１…ビツト０〜７受信データ切替、１
０２…ビツト８−15受信データ切替、１０３…ビ
ツト16−23受信データ切替、１０４…ビツト２４
−３１受信データ切替、１０５…ビツト０−７送
信データ切替、１０６…ビツト８−15送信データ
切替、１０７…ビツト16−23送信データ切替、１
０８…ビツト24−31送信データ切替、１２０…受
信データ、１２１…受信データ格納エリア、１２
２…送信データ、１２３…送信データ格納エリ
ア、１３２…ビツト８−15受信バツフア、１３４
…ビツト24−31受信バツフア、１３５…送信デー
タセレクタ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ…転送
される１バイトのデータ。
Claims (1)
- 【特許請求の範囲】 １ メインメモリと、 このメインメモリが接続されたＮバイト幅のシ
ステムバスと、 バツフアメモリと、 このバツフアメモリが接続されたＭバイト幅の
内部バスと、 １バイト幅のデータを送出する信号線と、 前記メインメモリから送出されたＮバイト幅の
データを前記システムバスを介して順に格納する
受信データ格納手段と、この受信データ格納手段
に格納された受信データを前記開始アドレスから
順に前記信号線に１バイト幅で送出する第１の送
出手段と、前記信号線から入力した１バイト幅の
データをＮバイトの所定のバイト位置に出力する
セレクタと、前記セレクタの出力を保持するＮ個
の第１の保持手段と、前記第１の保持手段に保持
されたＮバイト幅のデータを前記システムバスに
送出する第２の送出手段とを有するバスインタフ
エース回路と、 このバスインタフエース回路から与えられた１
バイト幅のデータを前記内部バスの所定のバイト
位置に送出する第３の送出手段と、前記バツフア
メモリから前記内部バスのいずれかのバイト線に
送出された１バイトデータを前記信号線を介して
前記バスインタフエース回路に送出する第４の送
出手段とを有する内部バス切替回路と、 を具備することを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25439587A JPH0196751A (ja) | 1987-10-08 | 1987-10-08 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25439587A JPH0196751A (ja) | 1987-10-08 | 1987-10-08 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0196751A JPH0196751A (ja) | 1989-04-14 |
| JPH0586577B2 true JPH0586577B2 (ja) | 1993-12-13 |
Family
ID=17264381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25439587A Granted JPH0196751A (ja) | 1987-10-08 | 1987-10-08 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0196751A (ja) |
-
1987
- 1987-10-08 JP JP25439587A patent/JPH0196751A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0196751A (ja) | 1989-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0146892B2 (ja) | ||
| JPS6050097B2 (ja) | フオ−マツト変換装置 | |
| JPS5856889B2 (ja) | バツファ切替方式 | |
| JPH0586577B2 (ja) | ||
| US5163049A (en) | Method for assuring data-string-consistency independent of software | |
| US20030093594A1 (en) | Apparatus and method for controlling block signal flow in a multi digital signal processor configuration from a shared peripheral direct memory controller to high level data link controller | |
| US6282203B1 (en) | Packet data transmitting apparatus, and method therefor | |
| JP2762506B2 (ja) | 回線制御装置 | |
| JPH0715670B2 (ja) | デ−タ処理装置 | |
| JPH0137018B2 (ja) | ||
| JPH0115100B2 (ja) | ||
| JP2552025B2 (ja) | データ転送方式 | |
| JP2000132498A (ja) | Ｄｍａ転送制御装置 | |
| KR100188940B1 (ko) | 단일 메모리를 이용한 이중스택의 제어장치 및 데이터 전송 방법 | |
| JPH0440551A (ja) | データ転送方式 | |
| JP2002094576A (ja) | シリアル通信制御装置 | |
| KR960014177B1 (ko) | 병렬데이터처리시스템의 데이터통신장치 | |
| JPS6117478Y2 (ja) | ||
| KR100800704B1 (ko) | 이동 통신 단말기의 메시지 전처리기 및 그 제어 방법 | |
| JP2552015B2 (ja) | データ転送装置 | |
| KR20000043962A (ko) | 팩스 데이터 처리장치 | |
| JPS6041158A (ja) | バス制御方式 | |
| JPS61173555A (ja) | 通信制御装置の接続方法 | |
| JPH0542022B2 (ja) | ||
| KR20000038686A (ko) | 직접 메모리 접근 제어기 |