JPH0338144A - シリアルデータ読み込み回路 - Google Patents
シリアルデータ読み込み回路Info
- Publication number
- JPH0338144A JPH0338144A JP1172445A JP17244589A JPH0338144A JP H0338144 A JPH0338144 A JP H0338144A JP 1172445 A JP1172445 A JP 1172445A JP 17244589 A JP17244589 A JP 17244589A JP H0338144 A JPH0338144 A JP H0338144A
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- Japan
- Prior art keywords
- serial data
- terminal
- data
- clock
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000004744 fabric Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータ通信において可変長のシリア
ルデータを読み込むための回路に関するものである。
ルデータを読み込むための回路に関するものである。
第４図は従来のシリアルデータ読み込み回路の一般的な
構成を示したものであり、シリアルデータ入力端子１に
到来するシリアルデータをデコーダ１０で受けてパラレ
ルデータに変換し、ＲＡＭ７のデータ端子に与える。一
方、クロックジェネレータ９はフレームパルス入力端子
２およびクロソク入力端子３からシリアルデータのフレ
ームの先頭を示すフレームパルスおよび同期を示すクロ
ックを受け、所定のアドレスを生威し、アドレスセレク
タ８を介してＲＡＭ７のアドレス端子に与え、当！亥ア
ドレスにデコーダ１０から与えたデータを記憶させる。
構成を示したものであり、シリアルデータ入力端子１に
到来するシリアルデータをデコーダ１０で受けてパラレ
ルデータに変換し、ＲＡＭ７のデータ端子に与える。一
方、クロックジェネレータ９はフレームパルス入力端子
２およびクロソク入力端子３からシリアルデータのフレ
ームの先頭を示すフレームパルスおよび同期を示すクロ
ックを受け、所定のアドレスを生威し、アドレスセレク
タ８を介してＲＡＭ７のアドレス端子に与え、当！亥ア
ドレスにデコーダ１０から与えたデータを記憶させる。
一方、ＲＡＭ７に記憶したデータの読み出しにあっては
、アドレスセレクタ８をＣＰＵ５側に切り換え、ＣＰＵ
６からＲＡＭ７にアドレスを与え、ＲＡＭ７のデータ端
子から出力されるデータをデータバスバッファ１１を介
してＣＰＵ６が読み出す。
、アドレスセレクタ８をＣＰＵ５側に切り換え、ＣＰＵ
６からＲＡＭ７にアドレスを与え、ＲＡＭ７のデータ端
子から出力されるデータをデータバスバッファ１１を介
してＣＰＵ６が読み出す。
従来のシリアルデータ読み込み回路は上述したように構
成され動作するものであったため、次のような欠点があ
った。
成され動作するものであったため、次のような欠点があ
った。
■クロックジェネレータ９はシリアルデータのデータ長
にまり生成するアドレスが異なるため、データ長が変更
する場合には回路構成を変更しなければならず、可変長
のシリアルデータには適用できない。
にまり生成するアドレスが異なるため、データ長が変更
する場合には回路構成を変更しなければならず、可変長
のシリアルデータには適用できない。
■アドレスセレクタ８により、クロックジェネレータ９
から与える書き込みアドレスとＣＰＵ６から与える読み
出しアドレスとを選択してＲＡＭ７に与えるため、書き
込みと読み出しを同時に行うことができない。
から与える書き込みアドレスとＣＰＵ６から与える読み
出しアドレスとを選択してＲＡＭ７に与えるため、書き
込みと読み出しを同時に行うことができない。
本発明は上記の点に鑑みｕＸされたものであり、その目
的とするところは、可変長のシリアルデータが扱えると
共に、書き込みおよび読み出しを同時に行うことのでき
るシリアルデータ読み込み回路を提供することにある。
的とするところは、可変長のシリアルデータが扱えると
共に、書き込みおよび読み出しを同時に行うことのでき
るシリアルデータ読み込み回路を提供することにある。
本発明は上記の目的を達成するため、
ライトリセット端子をフレームパルス入力端子とし、ラ
イトクロック端子をクロソク入力端子とし、データ入力
端子をシリアルデータ入力端子としたエラステイクスト
アと、 前記エラステイクストアのリードリセット端子、リード
クロック端子およびデータ出力端子と信号の授受を行う
Ｉ／Ｏポートと、 前記！／Ｏポートを制御し、前記エラステイクストアか
らシリアルデータの読み出しを行うＣＰＵとを備えるよ
うにしている。
イトクロック端子をクロソク入力端子とし、データ入力
端子をシリアルデータ入力端子としたエラステイクスト
アと、 前記エラステイクストアのリードリセット端子、リード
クロック端子およびデータ出力端子と信号の授受を行う
Ｉ／Ｏポートと、 前記！／Ｏポートを制御し、前記エラステイクストアか
らシリアルデータの読み出しを行うＣＰＵとを備えるよ
うにしている。
本発明のシリアルデータ読み込み回路にあっては、エラ
ステイクストアがフレームパルスによりシリアルデータ
の先頭を認識してクロックのタイミングでシリアルデー
タをｌビットずつ記憶し、ＣＰＵがＩ１０ポートを介し
てエラステイクストアからデータの読み出しを行う。
ステイクストアがフレームパルスによりシリアルデータ
の先頭を認識してクロックのタイミングでシリアルデー
タをｌビットずつ記憶し、ＣＰＵがＩ１０ポートを介し
てエラステイクストアからデータの読み出しを行う。
以下、本発明の実施例につき図面を参照して説明する。
第１図は本発明のシリアルデータ読み込み回路の一実施
例を示す構成国である。第１図において、本実施例は、
シリアルデータ入力端子１と、フレームパルス入力端子
２と、クロック入力端子３と、エラステイクストア４と
、Ｉ／Ｏポート（プログラマブル周辺インタフェース）
５と、ＣＰＵ６とから構成されている。そして、シリア
ルデータ入力端子１がエラステイクストア４のデータ入
力端子ＤＩと接続され、フレームパルス入力端子２がラ
イトリセット端子ＷＲと接続され、クロック入力端子３
がライトクロック端子ＷＣＫと接続されている。また、
エラステイクストア４のリードリセット端子ＲＲがＩ／
Ｏポート５のＩ／Ｏポート出力端子５１に接続され、リ
ードクロック端子ＲＣＫがＩ／Ｏポート出力端子５２に
接続され、データ出力端子ＤｏがＩ１０ポート入力端子
５３に接続されている。なお、Ｉ１０ポート５はＣＰＵ
６と接続され、ＣＰＵ６により＄Ｉｌ？ｉｌｌされるよ
うになっている。
例を示す構成国である。第１図において、本実施例は、
シリアルデータ入力端子１と、フレームパルス入力端子
２と、クロック入力端子３と、エラステイクストア４と
、Ｉ／Ｏポート（プログラマブル周辺インタフェース）
５と、ＣＰＵ６とから構成されている。そして、シリア
ルデータ入力端子１がエラステイクストア４のデータ入
力端子ＤＩと接続され、フレームパルス入力端子２がラ
イトリセット端子ＷＲと接続され、クロック入力端子３
がライトクロック端子ＷＣＫと接続されている。また、
エラステイクストア４のリードリセット端子ＲＲがＩ／
Ｏポート５のＩ／Ｏポート出力端子５１に接続され、リ
ードクロック端子ＲＣＫがＩ／Ｏポート出力端子５２に
接続され、データ出力端子ＤｏがＩ１０ポート入力端子
５３に接続されている。なお、Ｉ１０ポート５はＣＰＵ
６と接続され、ＣＰＵ６により＄Ｉｌ？ｉｌｌされるよ
うになっている。
ここで、エラステイクストア４は次のような機能を有す
るメモリである。
るメモリである。
＋ｌ）ライトリセット端子ＷＲをアクティブにすると、
ライトクロック端子ＷＣＫの立ち上がりで書き込みアド
レスをリセットして「１」にすると共にアドレス「１」
にその時点のデータ入力端子ＤＩの値を記憶する。
ライトクロック端子ＷＣＫの立ち上がりで書き込みアド
レスをリセットして「１」にすると共にアドレス「１」
にその時点のデータ入力端子ＤＩの値を記憶する。
（２）ライトリセット端子ＷＲがノンアクティブの状態
でライトクロック端子ＷＣＫが立ち上がると書き込みア
ドレスが１増加し、そのアドレスにその時点のデータ入
力端子ＤＩの値を記憶する。なお、ライトリセット端子
ＷＲがアクティブの状態でライトクロックが続いても書
き込みアドレスの歩進は行わない。
でライトクロック端子ＷＣＫが立ち上がると書き込みア
ドレスが１増加し、そのアドレスにその時点のデータ入
力端子ＤＩの値を記憶する。なお、ライトリセット端子
ＷＲがアクティブの状態でライトクロックが続いても書
き込みアドレスの歩進は行わない。
（３）リードリセット端子ＲＲをアクティブにすると、
リードクロック端子ＲＣＫの立ち上がりで読み出しアド
レスをリセットして「１」にし、その後、リードクロツ
タが所定個数（例えば５個）到来した時点でデータ出力
端子ＤＯにアドレスｒｌＪの内容が出力され、続いてリ
ードクロツタが到来する毎に次のアドレスの内容が順次
出力される。
リードクロック端子ＲＣＫの立ち上がりで読み出しアド
レスをリセットして「１」にし、その後、リードクロツ
タが所定個数（例えば５個）到来した時点でデータ出力
端子ＤＯにアドレスｒｌＪの内容が出力され、続いてリ
ードクロツタが到来する毎に次のアドレスの内容が順次
出力される。
以下、上記の実施例の動作を説明する。
第２図はエラステイクストア４にデータを書き込む際の
動作をタイムチャートで示したものである。
動作をタイムチャートで示したものである。
データ入力端子ＤＩに与えられるシリアルデータ入力端
子ｌからのシリアルデータ、ライトリセノト端子ＷＲに
与えられるフレームパルス入力端子２からのフレームパ
ルス、およびライトクロ。
子ｌからのシリアルデータ、ライトリセノト端子ＷＲに
与えられるフレームパルス入力端子２からのフレームパ
ルス、およびライトクロ。
り端子ＷＣＫに与えられるクロソク入力端子３からのク
ロメノは図示のようなタイミングで到来する。すなわち
、フレームパルス（ＷＲ）は前回のシリアルデータ（Ｄ
Ｉ）の最後のイ直２から次のシリアルデータの先頭の値
Ａの現れる期間にわたってアクティブとなり、また、ク
ロソク（ＷＣＫ）はシリアルデータ（ＤＩ）の多値の確
定中に立ち上がるようになっている。
ロメノは図示のようなタイミングで到来する。すなわち
、フレームパルス（ＷＲ）は前回のシリアルデータ（Ｄ
Ｉ）の最後のイ直２から次のシリアルデータの先頭の値
Ａの現れる期間にわたってアクティブとなり、また、ク
ロソク（ＷＣＫ）はシリアルデータ（ＤＩ）の多値の確
定中に立ち上がるようになっている。
しかして、フレームパルス（ＷＲ）がアクティブとなっ
た時点でエラステイクストア４の書き込みアドレスがｒ
ｎＪであったものが、続くクロソク（ＷＣＫ）の到来に
より「１」になると共に、その時点のシリアルデータ（
ＤＩ）の値Ｚが記憶（格納）される、、シかし、次のク
ロソク（ＷＣＫ）の到来の際にフレームパルス（ＷＲ）
が未だアクティブであるため、同じアドレスｒｌＪにそ
の時点のシリアルデータ（ＤＩ）の値Ａが記憶される。
た時点でエラステイクストア４の書き込みアドレスがｒ
ｎＪであったものが、続くクロソク（ＷＣＫ）の到来に
より「１」になると共に、その時点のシリアルデータ（
ＤＩ）の値Ｚが記憶（格納）される、、シかし、次のク
ロソク（ＷＣＫ）の到来の際にフレームパルス（ＷＲ）
が未だアクティブであるため、同じアドレスｒｌＪにそ
の時点のシリアルデータ（ＤＩ）の値Ａが記憶される。
その後、シリアルデータ（ＤＩ）の値がＢになる前にフ
レームパルス（ＷＲ）はノンアクティブになるため、以
後、クロメノ（ＷＣＫ）が到来する毎にシリアルデータ
（ＤＩ）の値Ｂ、Ｃ，Ｄ、・・・・・・がアドレスｒ２
Ｊ、ｒ３Ｊ、ｒ４Ｊ、 ・・・・・・に順次記憶される
。このようにシリアルデータは到来した順にエラステイ
クストア４に記憶されるため、データ長が変わっても蓄
えられるデータ量が変化するだけであり、エラステイク
ストア４の最大記憶容量までの長さのシリアルデータに
対応することができる。
レームパルス（ＷＲ）はノンアクティブになるため、以
後、クロメノ（ＷＣＫ）が到来する毎にシリアルデータ
（ＤＩ）の値Ｂ、Ｃ，Ｄ、・・・・・・がアドレスｒ２
Ｊ、ｒ３Ｊ、ｒ４Ｊ、 ・・・・・・に順次記憶される
。このようにシリアルデータは到来した順にエラステイ
クストア４に記憶されるため、データ長が変わっても蓄
えられるデータ量が変化するだけであり、エラステイク
ストア４の最大記憶容量までの長さのシリアルデータに
対応することができる。
次に、第３図はエラステイクストア４からデータを読み
出す際の動作をタイムチャートで示したものである。
出す際の動作をタイムチャートで示したものである。
ＣＰＵ６からエラステイクストア４の記憶内容を読み出
す場合、Ｉ１０ポート５を介して図示のような信号を与
える。すなわち、Ｉ／Ｏポート５の出力端子５１からエ
ラステイクストア４のり−ドリセソト端子ＲＲに一定期
間アクチイブとなる信号を与え、これと並行して出力端
子５２からリードクロンク端子ＲＣＫにリードクロソク
を与える。なお、この読み出しの動作は前述した書き込
みの動作と同時に行うことができる。
す場合、Ｉ１０ポート５を介して図示のような信号を与
える。すなわち、Ｉ／Ｏポート５の出力端子５１からエ
ラステイクストア４のり−ドリセソト端子ＲＲに一定期
間アクチイブとなる信号を与え、これと並行して出力端
子５２からリードクロンク端子ＲＣＫにリードクロソク
を与える。なお、この読み出しの動作は前述した書き込
みの動作と同時に行うことができる。
しかして、リードリセット端子ＲＲがアクティブになる
と、リードクロノク端子ＲＣＫの立ち上かりで読み出し
アドレスがリセットされてｒｌＪになり、その後、リー
ドクロソク（ＲＣＫ）がこの例では５個到来した時点で
データ出力端子り。
と、リードクロノク端子ＲＣＫの立ち上かりで読み出し
アドレスがリセットされてｒｌＪになり、その後、リー
ドクロソク（ＲＣＫ）がこの例では５個到来した時点で
データ出力端子り。
にアドレス「１」の内容へが出力され、続いてリードク
ロソク（ＲＣＫ）が到来する毎に次のアドレスｒ２Ｊ、
ｒ３Ｊ、ｒ４Ｊ、・・・・・・の内容Ｂ、Ｃ。
ロソク（ＲＣＫ）が到来する毎に次のアドレスｒ２Ｊ、
ｒ３Ｊ、ｒ４Ｊ、・・・・・・の内容Ｂ、Ｃ。
Ｄ、・・・・・・が順次出力される。
＼
〔発明の効果〕
以上説明したように、本発明のシリアルデータ読み込み
回路にあっては、次のような効果がある。
回路にあっては、次のような効果がある。
■エラステイクストアは与えられるライトクロックによ
りアドレスを歩進して到来するシリアルデータを１ビツ
トずつ記憶していくため、エラステイクストアの記憶容
量分までの長さの可変長のシリアルデータに回路変更を
行うことなく対応することができる。
りアドレスを歩進して到来するシリアルデータを１ビツ
トずつ記憶していくため、エラステイクストアの記憶容
量分までの長さの可変長のシリアルデータに回路変更を
行うことなく対応することができる。
■書き込みと読み出しが独立に行えるため、シリアルデ
ータの読み込みを行いながらＣＰＵによりデータの利用
が行える。
ータの読み込みを行いながらＣＰＵによりデータの利用
が行える。
第１図は本発明のシリアルデータ読み込み回路の一実施
例を示す構成図、 第２図は第１図の実施例におけるエラステイクスト７へ
のデータ書き込み時の動作説明図、第３図は第１図の実
施例におけるエラステイクストアからのデータ読み出し
時の動作説明図および、 第４図は従来のシリアルデータ読み込み回路の構成図で
ある。 図において、
例を示す構成図、 第２図は第１図の実施例におけるエラステイクスト７へ
のデータ書き込み時の動作説明図、第３図は第１図の実
施例におけるエラステイクストアからのデータ読み出し
時の動作説明図および、 第４図は従来のシリアルデータ読み込み回路の構成図で
ある。 図において、
Claims (1)
- 【特許請求の範囲】 ライトリセット端子をフレームパルス入力端子とし、ラ
イトクロック端子をクロック入力端子とし、データ入力
端子をシリアルデータ入力端子としたエラスティクスト
アと、 前記エラスティクストアのリードリセット端子、リード
クロック端子およびデータ出力端子と信号の授受を行う
Ｉ／Ｏポートと、 前記Ｉ／Ｏポートを制御し、前記エラスティクストアか
らシリアルデータの読み出しを行うＣＰＵとを備えたこ
とを特徴とするシリアルデータ読み込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172445A JPH0338144A (ja) | 1989-07-04 | 1989-07-04 | シリアルデータ読み込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1172445A JPH0338144A (ja) | 1989-07-04 | 1989-07-04 | シリアルデータ読み込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338144A true JPH0338144A (ja) | 1991-02-19 |
Family
ID=15942117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172445A Pending JPH0338144A (ja) | 1989-07-04 | 1989-07-04 | シリアルデータ読み込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338144A (ja) |
-
1989
- 1989-07-04 JP JP1172445A patent/JPH0338144A/ja active Pending
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