JPS61133743A - パケツト交換方式 - Google Patents
パケツト交換方式Info
- Publication number
- JPS61133743A JPS61133743A JP59255934A JP25593484A JPS61133743A JP S61133743 A JPS61133743 A JP S61133743A JP 59255934 A JP59255934 A JP 59255934A JP 25593484 A JP25593484 A JP 25593484A JP S61133743 A JPS61133743 A JP S61133743A
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- JP
- Japan
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- packet
- signal
- input
- memory
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケット交換方式に係り、特にパケット待ち行
列用メモリとしてＦＩＦＯ形バッフ−アメモリを使用す
るパケット交換方式に関するものである。
列用メモリとしてＦＩＦＯ形バッフ−アメモリを使用す
るパケット交換方式に関するものである。
パケット交換はデータ交換の一方式であり、メツセージ
を最大１０００〜２０００ビツトのデータブロックに分
割し、宛先、通番具の他の情報からなるヘッダを付加し
た所謂パケットを蓄積交換機を介して高速転送する方式
である。
を最大１０００〜２０００ビツトのデータブロックに分
割し、宛先、通番具の他の情報からなるヘッダを付加し
た所謂パケットを蓄積交換機を介して高速転送する方式
である。
従来パケット交換機に於いては、パケットフローコント
ロールの対象となるパケット待ち行列はアドレス空間内
のＲＡＭ上でソフトウェアにより仮想的に構成されるの
が普通である。
ロールの対象となるパケット待ち行列はアドレス空間内
のＲＡＭ上でソフトウェアにより仮想的に構成されるの
が普通である。
従ってフローコントロールは待ち行列の長さをソフトウ
ェアによって調べることにより行われている。此の場合
パケット待ち行列用のパフファメモリとしてＦＩＦＯ形
のメモリを使用することも考えられるが、これはフロー
コントロールが出来ないので従来は実用に値するものが
作られていなかった。
ェアによって調べることにより行われている。此の場合
パケット待ち行列用のパフファメモリとしてＦＩＦＯ形
のメモリを使用することも考えられるが、これはフロー
コントロールが出来ないので従来は実用に値するものが
作られていなかった。
本発明の目的は上記従来方式の欠点を除去し、ＦＩＦＯ
形メモリの入力端子に対し読み取り動作を行うことによ
りＦＩＦＯ形メモリ内のデータ蓄積量が読み取れる様な
構成とし、パケット交換速度の大きい、且つパケットフ
ローコントロールが可能なパケット交換方式を提供する
ことである。
形メモリの入力端子に対し読み取り動作を行うことによ
りＦＩＦＯ形メモリ内のデータ蓄積量が読み取れる様な
構成とし、パケット交換速度の大きい、且つパケットフ
ローコントロールが可能なパケット交換方式を提供する
ことである。
Ｃ問題点を解決するための手段〕
問題点を解決するための手段は、メモリと、該メモリへ
のパケットの書込みアドレスを指定するアドレスカウン
タと、該メモリからの読出しアドレスを指定する読出し
アドレスカウンタと、該書込みアドレスカウンタが保持
する値と該読出しアドレスカウンタが保持する値との差
を算出する減算器とで構成されたファーストインファー
ストアウト形メモリをパケット待ち行列として使用し、
該減算器の値により該メモリに蓄積されているデータ量
を検出することにより達成される。
のパケットの書込みアドレスを指定するアドレスカウン
タと、該メモリからの読出しアドレスを指定する読出し
アドレスカウンタと、該書込みアドレスカウンタが保持
する値と該読出しアドレスカウンタが保持する値との差
を算出する減算器とで構成されたファーストインファー
ストアウト形メモリをパケット待ち行列として使用し、
該減算器の値により該メモリに蓄積されているデータ量
を検出することにより達成される。
本発明はＦＩＦＯ形メモサメモリする方式としてＲＡＭ
、入力用アドレスレジスタ、及び出力用アドレスレジス
タを組合わせる方式とし、入力用アドレスレジスタと出
力用アドレスレジスタの間で２の補数の減算を行うこと
によりパケット内のデータ蓄積量が求められることを利
用し、従来データ入力用として使っていたＦＩＦＯ形メ
モサメモリ端子を読み書き両用とし、読み取り時にはＦ
ＩＦＯ形メモサメモリタ蓄積量が読める様に出来ると云
う効果が生まれる。
、入力用アドレスレジスタ、及び出力用アドレスレジス
タを組合わせる方式とし、入力用アドレスレジスタと出
力用アドレスレジスタの間で２の補数の減算を行うこと
によりパケット内のデータ蓄積量が求められることを利
用し、従来データ入力用として使っていたＦＩＦＯ形メ
モサメモリ端子を読み書き両用とし、読み取り時にはＦ
ＩＦＯ形メモサメモリタ蓄積量が読める様に出来ると云
う効果が生まれる。
第２図はパケット交換方式の一例を示す図である。
図中、１ａ〜ＩＣは夫々入力信号路、２ａ〜２Ｃは夫々
パケット受信部、３は入力転送回路、４．５．６は夫々
遅延素子、７ａ〜７ｃは夫々ＦＩＦＯ形メモリ、８ａ〜
８Ｃは夫々パケット送信部、９ａ〜９Ｃは出力信号路、
２０はＲＥＡＤ／ＷＲＩＴＥ信号線、２１．２３、及び
２５は共にパケットデータの通る信号線、２２はシフト
信号／境界信号の通る信号線、２４はポーリング信号の
通る信号線、２６はＥＭＰＴＹ信号の通る信号線である
。尚以下全図を通じ同一記号は同一対象物を表す。
パケット受信部、３は入力転送回路、４．５．６は夫々
遅延素子、７ａ〜７ｃは夫々ＦＩＦＯ形メモリ、８ａ〜
８Ｃは夫々パケット送信部、９ａ〜９Ｃは出力信号路、
２０はＲＥＡＤ／ＷＲＩＴＥ信号線、２１．２３、及び
２５は共にパケットデータの通る信号線、２２はシフト
信号／境界信号の通る信号線、２４はポーリング信号の
通る信号線、２６はＥＭＰＴＹ信号の通る信号線である
。尚以下全図を通じ同一記号は同一対象物を表す。
入力信号路１ａ、１ｂ、及びＩＣから入って来るパケッ
トは夫々パケット受信部２ａ、２ｂ、及び２Ｃに一旦入
力されて保持される。
トは夫々パケット受信部２ａ、２ｂ、及び２Ｃに一旦入
力されて保持される。
尚本説明では一例として入力信号路は３個とし、パケッ
ト受信部、パケット送信部、及び出力信号路も夫々３組
として説明するが、勿論任意の複数個の場合にも適用可
能である。
ト受信部、パケット送信部、及び出力信号路も夫々３組
として説明するが、勿論任意の複数個の場合にも適用可
能である。
入力転送回路３ （以下ＴＵと云う）は複数個のパケッ
ト受信部を信号線２４によりボーリシグしており、パケ
ット受信部にパケットデータが格納されたのを確認する
と、此のパケットを信号線２３経由で複数段のシフトレ
ジスタ（遅延素子４．５．６で構成される）へ転送を開
始する。
ト受信部を信号線２４によりボーリシグしており、パケ
ット受信部にパケットデータが格納されたのを確認する
と、此のパケットを信号線２３経由で複数段のシフトレ
ジスタ（遅延素子４．５．６で構成される）へ転送を開
始する。
此のパケットの最初のバイトが最後の遅延素子６に到達
する迄にＴＵ３は次の３つの動作を完了する。
する迄にＴＵ３は次の３つの動作を完了する。
（１）パケットの宛先アドレス、パケットの長さをパケ
ットヘッダから読み取る。
ットヘッダから読み取る。
（２）転送先のＦＩＦＯ形メモサメモリする。
（３１該Ｆ Ｉ Ｆ Ｏ形メモリからＦＩＦＯ形メモリ
内の蓄積バイト数を読み取る。
内の蓄積バイト数を読み取る。
以上の結果、若し該ＦＩＦＯ形メモサメモリットを格納
することが出来ないと判明したら此のパケットを廃棄す
ると共に此のパケットの発信元に輻幀通知を発す゛る。
することが出来ないと判明したら此のパケットを廃棄す
ると共に此のパケットの発信元に輻幀通知を発す゛る。
又若し該ＦＩＦＯ形メモサメモリパケットを格納出来る
と判定した時はＲＥＡＤ／ＷＲＩＴＥ信号線２０をＷＲ
ＩＴＥとし、信号線２２を通ってシフトイン信号、及び
信号線２１を通ってパケットデータを決定されたＦＩＦ
Ｏ形メモサメモリａ〜７Ｃの内選択された一つ）に転送
する。パケットデータの転送が終わった時点でパケット
境界信号を立てる。
と判定した時はＲＥＡＤ／ＷＲＩＴＥ信号線２０をＷＲ
ＩＴＥとし、信号線２２を通ってシフトイン信号、及び
信号線２１を通ってパケットデータを決定されたＦＩＦ
Ｏ形メモサメモリａ〜７Ｃの内選択された一つ）に転送
する。パケットデータの転送が終わった時点でパケット
境界信号を立てる。
第３図は本発明に依るＦＩＦＯ形メモサメモリを図示す
るものである。
るものである。
第２図の例では第１パケツトと第２パケツトが格納され
、残余は空き部分である。又各パケットの最後にパケッ
ト境界信号“１”が立っている。
、残余は空き部分である。又各パケットの最後にパケッ
ト境界信号“１”が立っている。
尚パケットデータは８ビット編成で信号線２３．２１を
通って並列に転送される。
通って並列に転送される。
一方パケット送信部８ａ〜８Ｃ側ではＦ 、Ｉ Ｆ○形
メモリ７ａ、７ｂ、７Ｃから発信するＥＭＰＴＹ信号（
信号線２６による）の有無により夫々対応するＦＩＦＯ
形メモリ７ａ、７ｂ、７ｃ内にパケットが存在すること
を検出し、シフトアウト信号と共にパケットデータを対
応する出力信号路９ａ、９ｂ、９Ｃに送出する。
メモリ７ａ、７ｂ、７Ｃから発信するＥＭＰＴＹ信号（
信号線２６による）の有無により夫々対応するＦＩＦＯ
形メモリ７ａ、７ｂ、７ｃ内にパケットが存在すること
を検出し、シフトアウト信号と共にパケットデータを対
応する出力信号路９ａ、９ｂ、９Ｃに送出する。
パケット境界信号に“１″が立っていることにより其の
パケットの終了を検出し、次のパケット送出動作に備え
る。
パケットの終了を検出し、次のパケット送出動作に備え
る。
第１図は本発明に依るＦＩＦＯ形メモツメモリ施例を示
す図である。
す図である。
図中、１０はＷＲＩＴＥアドレスカウンタ、１１はＲＥ
ＡＤアドレスカウンタ、１２は減算器、１３はＲＡＭ、
１４はバケットカウンタ、１５はＲＥＡＤ／ＷＲＩＴＥ
タイミング発生回路、１６．１７．１８は夫々切替スイ
ッチである。
ＡＤアドレスカウンタ、１２は減算器、１３はＲＡＭ、
１４はバケットカウンタ、１５はＲＥＡＤ／ＷＲＩＴＥ
タイミング発生回路、１６．１７．１８は夫々切替スイ
ッチである。
ＷＲＩＴＥアドレスカウンタ１０はＲＡＭ１３に書込む
アドレスを保持更新するカウンタである。
アドレスを保持更新するカウンタである。
ＲＥＡＤアドレスカウンタ１１はＲＡＭ１３からデータ
を読取る時のアドレスを保持更新するカウンタである。
を読取る時のアドレスを保持更新するカウンタである。
減算器１２は上記２個のカウンタの値の差を２の補数で
減算を行い、切替スイッチ１６を介して入力データパス
に接続される。
減算を行い、切替スイッチ１６を介して入力データパス
に接続される。
パケットカウンタ１４はＦＩＦＯ形メモリ内に在るパケ
ットの個数を計数するカウンタであり、パケットが１個
人る毎に＋１だけカウントアツプし、パケットが１個出
る毎に−１だけカウントダウンする。
ットの個数を計数するカウンタであり、パケットが１個
人る毎に＋１だけカウントアツプし、パケットが１個出
る毎に−１だけカウントダウンする。
第１図に示すＦＩＦＯ形メモリ回路はデータ入力のため
のタイミングと、データ出力のためのタイミングとが交
互に入れ換わって動作する。此のタイミングの切替はＲ
ＥＡＤ／ＷＲＩＴＥタイミング発生回路１５の発生する
タイミング信号により行われる。
のタイミングと、データ出力のためのタイミングとが交
互に入れ換わって動作する。此のタイミングの切替はＲ
ＥＡＤ／ＷＲＩＴＥタイミング発生回路１５の発生する
タイミング信号により行われる。
ＴＵ３が例えばＦＩＦＯ形メモリ７ａ内のバイト数を読
み取る時、ＲＥＡＤ／ＷＲＩＴＥ信号線２０を操作し、
切替スイッチ１６をａ側に倒す。此のため入力データ信
号線２１に減算器１２の出力が現れる。
み取る時、ＲＥＡＤ／ＷＲＩＴＥ信号線２０を操作し、
切替スイッチ１６をａ側に倒す。此のため入力データ信
号線２１に減算器１２の出力が現れる。
ＴＵ３は此の値を読み取り、パケットをＦＩＦＯ形メモ
リ７ａに格納可能と判定した時は切替スイッチ１６をｂ
側に倒し、パケットデータをシフトイン信号と共にＲＡ
Ｍ１３に入力する。シフトイン信号は入力タイミング信
号と同期して発生させる。
リ７ａに格納可能と判定した時は切替スイッチ１６をｂ
側に倒し、パケットデータをシフトイン信号と共にＲＡ
Ｍ１３に入力する。シフトイン信号は入力タイミング信
号と同期して発生させる。
パケットの最終バイトではパケット境界信号を立てる。
一方送出側では、パケット送信部８ａ〜８Ｃは前述した
様にＥＭＰＴＹ信号を見て、バケットカウンタ１４が“
０”でないことを検出し、シフトアウト信号と共にパケ
ットデータを対応する出力信号路９ａ〜９Ｃに送出する
。パケットデータの最終バイトにはパケット境界信号が
立つのでパケット送信部８ａ〜８ｃはパケット送信完了
を検出し、次のパケット送信に備える。
様にＥＭＰＴＹ信号を見て、バケットカウンタ１４が“
０”でないことを検出し、シフトアウト信号と共にパケ
ットデータを対応する出力信号路９ａ〜９Ｃに送出する
。パケットデータの最終バイトにはパケット境界信号が
立つのでパケット送信部８ａ〜８ｃはパケット送信完了
を検出し、次のパケット送信に備える。
若しパケットをＦＩＦＯ形メモツメモリ不可能と判定し
た時は当該パケットを廃棄すると共に当該パケットの発
信元に輻較通知を発する。
た時は当該パケットを廃棄すると共に当該パケットの発
信元に輻較通知を発する。
此の様に本発明に依るＦＩＦＯ形メモツメモリにパケッ
トを格納出来るか否かを判定する為中央処理装置ＣＰＵ
の手を患わすことがなくなる。
トを格納出来るか否かを判定する為中央処理装置ＣＰＵ
の手を患わすことがなくなる。
以上詳細に説明した様に本発明によれば、ＦＩＦＯ形メ
モリ内の蓄積データ量を其の入力側で知ることが出来る
ので任意のパケット長を取り扱うことが可能となり、従
ってパケットフローコントロール可能な高速パケット交
換方式を実現出来ると云う大きい効果がある。
モリ内の蓄積データ量を其の入力側で知ることが出来る
ので任意のパケット長を取り扱うことが可能となり、従
ってパケットフローコントロール可能な高速パケット交
換方式を実現出来ると云う大きい効果がある。
第１図は本発明に依るＦＩＦｏ形メモツメモリ施例を示
す図である。 第２図はパケット交換方式の一例を示す図である。 第３図は本発明に依るＦＩＦＯ形メモツメモリを図示す
るものである。 図中、１ａ〜１ｃは夫々入力信号路、２ａ〜２Ｃは夫々
パケット受信部、３は入力転送回路、４．５．６は夫々
遅延素子、７ａ〜７ｃは夫々ＦＩＦＯ形メモリ、８ａ〜
８Ｃは夫々パケット送信部、９’ ａ 〜９ ｃは出力
信号路、２０はＲＥＡＤ／ＷＲＩＴ Ｅ信号線、２１．
２３、及び２５は共にパケットデータの通る信号線、２
２はシフト信号／境界信号の通る信号線、２４はポーリ
ング信号の通る信号線、２６はＥＭＰＴＹ信号の通る信
号線、１０はＷＲＩＴＥアトレスガウンタ、１１はＲＥ
ＡＤアドレスカウンタ、１２は減算器、１３はＲＡＭ、
１４はパケットカウンタ、１５はＲＥＡＤ／ＷＲＩＴＥ
タイミング発生回路、１６、］７．１８は夫々切替スイ
ッチである。 第 １ 回
す図である。 第２図はパケット交換方式の一例を示す図である。 第３図は本発明に依るＦＩＦＯ形メモツメモリを図示す
るものである。 図中、１ａ〜１ｃは夫々入力信号路、２ａ〜２Ｃは夫々
パケット受信部、３は入力転送回路、４．５．６は夫々
遅延素子、７ａ〜７ｃは夫々ＦＩＦＯ形メモリ、８ａ〜
８Ｃは夫々パケット送信部、９’ ａ 〜９ ｃは出力
信号路、２０はＲＥＡＤ／ＷＲＩＴ Ｅ信号線、２１．
２３、及び２５は共にパケットデータの通る信号線、２
２はシフト信号／境界信号の通る信号線、２４はポーリ
ング信号の通る信号線、２６はＥＭＰＴＹ信号の通る信
号線、１０はＷＲＩＴＥアトレスガウンタ、１１はＲＥ
ＡＤアドレスカウンタ、１２は減算器、１３はＲＡＭ、
１４はパケットカウンタ、１５はＲＥＡＤ／ＷＲＩＴＥ
タイミング発生回路、１６、］７．１８は夫々切替スイ
ッチである。 第 １ 回
Claims (1)
- メモリと、該メモリへのパケットの書込みアドレスを指
定するアドレスカウンタと、該メモリからの読出しアド
レスを指定する読出しアドレスカウンタと、該書込みア
ドレスカウンタが保持する値と該読出しアドレスカウン
タが保持する値との差を算出する減算器とで構成された
ファーストインファーストアウト形メモリをパケット待
ち行列として使用し、該減算器の値により該メモリに蓄
積されているデータ量を検出することを特徴とするパケ
ット交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255934A JPS61133743A (ja) | 1984-12-04 | 1984-12-04 | パケツト交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59255934A JPS61133743A (ja) | 1984-12-04 | 1984-12-04 | パケツト交換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133743A true JPS61133743A (ja) | 1986-06-21 |
Family
ID=17285597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59255934A Pending JPS61133743A (ja) | 1984-12-04 | 1984-12-04 | パケツト交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141449A (ja) * | 1987-11-27 | 1989-06-02 | Nec Corp | データバッファ |
| JPH01318339A (ja) * | 1988-06-17 | 1989-12-22 | Fujitsu Ten Ltd | データ転送方法および装置 |
-
1984
- 1984-12-04 JP JP59255934A patent/JPS61133743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141449A (ja) * | 1987-11-27 | 1989-06-02 | Nec Corp | データバッファ |
| JPH01318339A (ja) * | 1988-06-17 | 1989-12-22 | Fujitsu Ten Ltd | データ転送方法および装置 |
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