JPH02137041A - アドレス制御方式 - Google Patents
アドレス制御方式Info
- Publication number
- JPH02137041A JPH02137041A JP63290042A JP29004288A JPH02137041A JP H02137041 A JPH02137041 A JP H02137041A JP 63290042 A JP63290042 A JP 63290042A JP 29004288 A JP29004288 A JP 29004288A JP H02137041 A JPH02137041 A JP H02137041A
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- JP
- Japan
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- memory
- data
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 80
- 238000000034 method Methods 0.000 claims description 21
- 239000000872 buffer Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 7
- 239000007853 buffer solution Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
概 要
メモリのアドレスを制御するアドレス制御方式メモリの
書き込み読み出し動作を高速で行うことを目的とし、 ランダムライト・ランダムリード方式のメモリのアドレ
スを制御するアドレス制御方式において、メモリ上の書
き込み可能なアドレスを格納する先入れ先出し方式メモ
リを設け、メモリへデータを書き込むときは、先入れ先
出し方式メモリに格納されたアドレスにより指定された
メモリの領域に、そのデータを書き込むように構成する
。
書き込み読み出し動作を高速で行うことを目的とし、 ランダムライト・ランダムリード方式のメモリのアドレ
スを制御するアドレス制御方式において、メモリ上の書
き込み可能なアドレスを格納する先入れ先出し方式メモ
リを設け、メモリへデータを書き込むときは、先入れ先
出し方式メモリに格納されたアドレスにより指定された
メモリの領域に、そのデータを書き込むように構成する
。
産業上の利用分野
本発明はメモリのアドレスを制御するアドレス制御方式
に関する。
に関する。
一般に、電子計算機等で使用されるメモリにおいては、
データの単位であるビット又はバイトに対応する一定の
大きさの記憶領域ごとに、アドレスと呼ぶ番号をふって
おき、このアドレスで記憶領域を指定して読み書きを行
うようにしている。
データの単位であるビット又はバイトに対応する一定の
大きさの記憶領域ごとに、アドレスと呼ぶ番号をふって
おき、このアドレスで記憶領域を指定して読み書きを行
うようにしている。
また、通信分野における電子交換機でもバッファメモリ
が使用されており、この通信分野の広帯域ｌ５ＤＮでは
、音声、画像、データ等の全ての情報が一元的に取り扱
われ、ディジタル信号で伝送される。このような中で、
現在ＣＣ，ｒＴＴにおいて議論されているＡ Ｔ Ｍ（
Ａｓｙｎｃｈｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＭｏｄｅ
）は、発生した情報を短く区切り、それにヘッダを付加
したパケット （セル）を送出するもので、現在主流と
なっているＳ Ｔ Ｍ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒ
ａｎｓｆｅｒ Ｍｏｄｅ） に代わり、将来の伝送方
式として注目されている。このＡＴＭでは、情報が発生
したときのみにセルを送出することにより、回線の使用
効率が上がり、また、低速から高速まであらゆる速度の
情報を一元的に処理できる。
が使用されており、この通信分野の広帯域ｌ５ＤＮでは
、音声、画像、データ等の全ての情報が一元的に取り扱
われ、ディジタル信号で伝送される。このような中で、
現在ＣＣ，ｒＴＴにおいて議論されているＡ Ｔ Ｍ（
Ａｓｙｎｃｈｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＭｏｄｅ
）は、発生した情報を短く区切り、それにヘッダを付加
したパケット （セル）を送出するもので、現在主流と
なっているＳ Ｔ Ｍ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒ
ａｎｓｆｅｒ Ｍｏｄｅ） に代わり、将来の伝送方
式として注目されている。このＡＴＭでは、情報が発生
したときのみにセルを送出することにより、回線の使用
効率が上がり、また、低速から高速まであらゆる速度の
情報を一元的に処理できる。
ＡＴＭ交換方式についても現在色々なアーキティクチャ
が提案されているが、その中でも交換スイッチの手前に
セル待ち合わせのためのバッファメモリを備えたいわゆ
る人力バッファ方式は、バッファ数が少なくて済むと言
う利点がある。
が提案されているが、その中でも交換スイッチの手前に
セル待ち合わせのためのバッファメモリを備えたいわゆ
る人力バッファ方式は、バッファ数が少なくて済むと言
う利点がある。
第３図は人力バッファ方式によるＡＴＭ交換のブロック
図を示しており、伝送路ａ１ｂ、ｃにそれぞれバッファ
メモリ２４が設けられ、このバッファメモリ２４に蓄え
られたセル（データ）は、交換スイッチ部２５を介して
所望の伝送路ａ′ｂ’ 、ｃ’へ送出される。バッファ
メモリ２４にセルを書き込む順序は、セルがバッファメ
モリ２４に到着した順番通りであるが（シーケンシャル
ライト）、バッファメモリ２４からセルを取り出し、交
換スイッチ部２５に送る順序、即ち読み出すときの順序
はランダムである（ランダムリード）。これは、例えば
第３図に示すように伝送路ａ、ｂから送られてきたセル
Ａを、同一伝送路へ同一時間に交換スイッチ部２５を介
して送り出す場合、どちらか一方のセルＡを待たせる必
要がある。そして、待たされた伝送路側のバッファメモ
リ２４においては、この待ち時間中に他のセルを読み出
して送り出すため、バッファメモリ２４は、ランダムリ
ードでなければならない。
図を示しており、伝送路ａ１ｂ、ｃにそれぞれバッファ
メモリ２４が設けられ、このバッファメモリ２４に蓄え
られたセル（データ）は、交換スイッチ部２５を介して
所望の伝送路ａ′ｂ’ 、ｃ’へ送出される。バッファ
メモリ２４にセルを書き込む順序は、セルがバッファメ
モリ２４に到着した順番通りであるが（シーケンシャル
ライト）、バッファメモリ２４からセルを取り出し、交
換スイッチ部２５に送る順序、即ち読み出すときの順序
はランダムである（ランダムリード）。これは、例えば
第３図に示すように伝送路ａ、ｂから送られてきたセル
Ａを、同一伝送路へ同一時間に交換スイッチ部２５を介
して送り出す場合、どちらか一方のセルＡを待たせる必
要がある。そして、待たされた伝送路側のバッファメモ
リ２４においては、この待ち時間中に他のセルを読み出
して送り出すため、バッファメモリ２４は、ランダムリ
ードでなければならない。
また、このような交換機用バッファメモリを初めとして
、各種用途のメモリを高速で動作させることが要望され
ている。
、各種用途のメモリを高速で動作させることが要望され
ている。
従来の技術
第４図は従来のアドレス制御方式のブロック図を示して
いる。
いる。
データメモリ２０は、ランダムリード・ランダムライト
メモリ （ＲＡＭ）であり、例えば電子交換機の交換ス
イッチ部の手前に設けられたバッファメモリとして使用
される。書き込みアドレスレジスタ２３は、データメモ
リ２０のデータ列の最終アドレスを管理している。例え
ば、アドレスと共に送られてきたデータが、データメモ
リ２０に書き込まれるとき、書き込みアドレスレジスタ
２３内のアドレスは加算され、データが読み出されると
きは、減算される。このデータ読み出し時のデータメモ
リ２０内では、ガベージコレクション動作が行われる。
メモリ （ＲＡＭ）であり、例えば電子交換機の交換ス
イッチ部の手前に設けられたバッファメモリとして使用
される。書き込みアドレスレジスタ２３は、データメモ
リ２０のデータ列の最終アドレスを管理している。例え
ば、アドレスと共に送られてきたデータが、データメモ
リ２０に書き込まれるとき、書き込みアドレスレジスタ
２３内のアドレスは加算され、データが読み出されると
きは、減算される。このデータ読み出し時のデータメモ
リ２０内では、ガベージコレクション動作が行われる。
第５図はガベージコレクション動作の説明図を示してい
る。
る。
指定されたアドレスのデータがデータメモリ２０内から
読み出されると、その指定されたアドレスよりも後ろに
あるデータ列は、この読み出されたデータ分の領域を埋
めるように、それぞれのアドレス単位で移動する。これ
により、データ列の最終が繰り上がるため、書き込み動
作をシーケンシャルに行っても、データメモリ２０の記
憶容量が有効に使用される。
読み出されると、その指定されたアドレスよりも後ろに
あるデータ列は、この読み出されたデータ分の領域を埋
めるように、それぞれのアドレス単位で移動する。これ
により、データ列の最終が繰り上がるため、書き込み動
作をシーケンシャルに行っても、データメモリ２０の記
憶容量が有効に使用される。
発明が解決しようとする課題
しかし、上述したような従来のアドレス制御方式では、
メモリからテ゛−夕を読み出すとき、そのメモリの内部
においてガベージコレクション動作を行ってから次の動
作に移行する。このため、読み出し動作の後に書き込み
動作を行う場合などにおいては、その書き込みアドレス
が高速に決定できず、メモリでの書き込み読み出し動作
の高速化の妨げとなるという問題があった。
メモリからテ゛−夕を読み出すとき、そのメモリの内部
においてガベージコレクション動作を行ってから次の動
作に移行する。このため、読み出し動作の後に書き込み
動作を行う場合などにおいては、その書き込みアドレス
が高速に決定できず、メモリでの書き込み読み出し動作
の高速化の妨げとなるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、メモリの書き込み読み出し動作
を高速で行えるアドレス制御方式を提供することである
。
の目的とするところは、メモリの書き込み読み出し動作
を高速で行えるアドレス制御方式を提供することである
。
課題を解決するための手段
第１図は本発明の原理ブロック図である。
ランダムライト・ランダムリード方式のメモリ１０のア
ドレスを制御するアドレス制御方式において、メモリ１
０上の書き込み可能なアドレスを格納する先入れ先出し
方式メモリ１１を設ける。
ドレスを制御するアドレス制御方式において、メモリ１
０上の書き込み可能なアドレスを格納する先入れ先出し
方式メモリ１１を設ける。
そして、メモリ１０ヘデータを書き込むときは、先入れ
先出し方式メモリ１１に格納されたアドレスにより指定
されたメモリ１０の領域に、そのデータを書き込むよう
にする。
先出し方式メモリ１１に格納されたアドレスにより指定
されたメモリ１０の領域に、そのデータを書き込むよう
にする。
作 用
本発明によれば、メモリ１０ヘデータを書き込むときは
、メモリ１０の空きアドレスが格納された先入れ先出し
方式メモリ １１から、空きアドレスを受は取り、この
空きアドレスで指定された領域にデータが書き込まれる
。これにより、書き込みアドレスの決定が容易に、且つ
高速に行える。
、メモリ１０の空きアドレスが格納された先入れ先出し
方式メモリ １１から、空きアドレスを受は取り、この
空きアドレスで指定された領域にデータが書き込まれる
。これにより、書き込みアドレスの決定が容易に、且つ
高速に行える。
また、メモリ Ｉ Ｑからデータが読み出されたときに
は、その読み出されたデータのアドレスが先入れ先出し
方式メモリ１１に戻されることにより、メモリｌＯの空
きアドレスを、書き込みアドレスとすることができる。
は、その読み出されたデータのアドレスが先入れ先出し
方式メモリ１１に戻されることにより、メモリｌＯの空
きアドレスを、書き込みアドレスとすることができる。
実 施 例
以下本発明を図面に示す実施例に基づいて詳細に説明す
る。
る。
第２図は本発明によるアドレス制御方式の一実施例ブロ
ック図を示している。
ック図を示している。
データメモリ２０は、ランダムリード・ランダムライト
メモ’Ｊ （ＲＡＭ）であり、例えば電子交換機の交
換スイッチ部の手前に設けられたバッファメモリとして
使用される。２１は先入れ先だし方式メモリ （ＦＩＦ
○）であり、データメモリ２０へのデータの書き込みが
可能なアドレス（空きアドレス）が格納されている。２
２はメモリにより構成された待ち行列キューであり、デ
ータメモリ２０において使用しているアドレス□が全て
格納されており、アドレス管理テーブルとなっている。
メモ’Ｊ （ＲＡＭ）であり、例えば電子交換機の交
換スイッチ部の手前に設けられたバッファメモリとして
使用される。２１は先入れ先だし方式メモリ （ＦＩＦ
○）であり、データメモリ２０へのデータの書き込みが
可能なアドレス（空きアドレス）が格納されている。２
２はメモリにより構成された待ち行列キューであり、デ
ータメモリ２０において使用しているアドレス□が全て
格納されており、アドレス管理テーブルとなっている。
このように構成された本実施例の動作について以下に説
明する。
明する。
最初は、データメモリ２０内に、データは何も書き込ま
れておらず、このデータメモリ２０内の全てのアドレス
に対して書き込み可能であるため、データメモリ２０の
全てのアドレスをＦＩＦＯ２１に記憶させる。そして、
外部からデータが到着スルと、ＦＩＦＯ２１からアドレ
スが取り出され、そのアドレスで指定されたデータメモ
リ２０内の領域にデータが書き込まれる。これと同時に
、待ち行列キュー２２にこの書き込みに使用されたアド
レスが書き込まれる。
れておらず、このデータメモリ２０内の全てのアドレス
に対して書き込み可能であるため、データメモリ２０の
全てのアドレスをＦＩＦＯ２１に記憶させる。そして、
外部からデータが到着スルと、ＦＩＦＯ２１からアドレ
スが取り出され、そのアドレスで指定されたデータメモ
リ２０内の領域にデータが書き込まれる。これと同時に
、待ち行列キュー２２にこの書き込みに使用されたアド
レスが書き込まれる。
データ読み出しのときは、データメモリ２０内のデータ
に対応するアドレスは待ち行列キ５−２２内に入ってい
るため、待ち行列キ：Ｌ−２２内からアドレスを抽出す
ることにより、所望のデータが読み出される。このとき
、待ち行列キュー２２から読み出されたアドレスは、こ
の待ち行列キュー２２から削除され、且つＦＩＦＯ２１
に書き込まれる。
に対応するアドレスは待ち行列キ５−２２内に入ってい
るため、待ち行列キ：Ｌ−２２内からアドレスを抽出す
ることにより、所望のデータが読み出される。このとき
、待ち行列キュー２２から読み出されたアドレスは、こ
の待ち行列キュー２２から削除され、且つＦＩＦＯ２１
に書き込まれる。
例えば、データメモリ２０が入力バッファ方式による交
換機のバッファメモリである場合は、各伝送路毎に設け
られた複数のバッファメモリからのデータの読み出しに
おいて、そのデータがお互いに競合して、読み出しデー
タを次段の交換スイッチングブロックへ出力できないバ
ッファメモリが生ずる場合がある（スケジューリング不
可）。
換機のバッファメモリである場合は、各伝送路毎に設け
られた複数のバッファメモリからのデータの読み出しに
おいて、そのデータがお互いに競合して、読み出しデー
タを次段の交換スイッチングブロックへ出力できないバ
ッファメモリが生ずる場合がある（スケジューリング不
可）。
このように、読み出しが許可されなかったバッファメモ
リは、待ち行列キ二−２２内の次のデータ列のアドレス
を取り出して同様の読み出し動作を行うようにする。
リは、待ち行列キ二−２２内の次のデータ列のアドレス
を取り出して同様の読み出し動作を行うようにする。
発明の効果
本発明のアドレス制御方式は以上詳述したように構成し
たので、簡単なハードウェア構成で、書き込みアドレス
等の決定を高速に、且つ容易に行うことができ、メモリ
での書き込み読み出し動作が速くなり、電子機器の動作
速度の高速化が可能となるという効果を奏する。
たので、簡単なハードウェア構成で、書き込みアドレス
等の決定を高速に、且つ容易に行うことができ、メモリ
での書き込み読み出し動作が速くなり、電子機器の動作
速度の高速化が可能となるという効果を奏する。
第１図は本発明の原理ブロック図、
第２図は本発明によるアドレス制御方式の〜実施例ブロ
ック図、 第３図は入力バッファ方式によるＡＴＭ交換のブロック
図、 第４図は従来のアドレス制御方式のブロック図、第５図
はガベージコレクション動作の説明図を示している。 を色に出しテ゛−タ ０・・・メモリ、 ２・・・先入れ先出し方式メモリ、 ０・・・データメモリ、 ２１・・・ＦＩＦＯ１２・
・・待ち行列キュー ３・・・書き込みアドレスレジスタ。
ック図、 第３図は入力バッファ方式によるＡＴＭ交換のブロック
図、 第４図は従来のアドレス制御方式のブロック図、第５図
はガベージコレクション動作の説明図を示している。 を色に出しテ゛−タ ０・・・メモリ、 ２・・・先入れ先出し方式メモリ、 ０・・・データメモリ、 ２１・・・ＦＩＦＯ１２・
・・待ち行列キュー ３・・・書き込みアドレスレジスタ。
Claims (1)
- 【特許請求の範囲】 ランダムライト・ランダムリード方式のメモリ（１０）
のアドレスを制御するアドレス制御方式において、 メモリ（１０）上の書き込み可能なアドレスを格納する
先入れ先出し方式メモリ（１１）を設け、メモリ（１０
）へデータを書き込むときは、先入れ先出し方式メモリ
（１１）に格納されたアドレスにより指定されたメモリ
（１０）の領域に、そのデータを書き込むことを特徴と
するアドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290042A JPH02137041A (ja) | 1988-11-18 | 1988-11-18 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290042A JPH02137041A (ja) | 1988-11-18 | 1988-11-18 | アドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137041A true JPH02137041A (ja) | 1990-05-25 |
Family
ID=17751031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290042A Pending JPH02137041A (ja) | 1988-11-18 | 1988-11-18 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013037746A (ja) * | 2011-08-09 | 2013-02-21 | Renesas Electronics Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105344A (ja) * | 1981-12-17 | 1983-06-23 | Sumitomo Electric Ind Ltd | バツフアメモリ管理方式 |
-
1988
- 1988-11-18 JP JP63290042A patent/JPH02137041A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105344A (ja) * | 1981-12-17 | 1983-06-23 | Sumitomo Electric Ind Ltd | バツフアメモリ管理方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013037746A (ja) * | 2011-08-09 | 2013-02-21 | Renesas Electronics Corp | 半導体装置 |
| US9135966B2 (en) | 2011-08-09 | 2015-09-15 | Renesas Electronics Corporation | Semiconductor device including memory capable of reducing power consumption |
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