JPH04334144A - Ａｔｍスイッチングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＴＭセルをセル単位
にスイッチングするＡＴＭスイッチに係り、特に、極め
て大容量のＡＴＭスイッチのハードウェア規模を小型化
し、かつ、バースト性のトラヒックに対してセル廃棄率
特性の優れた高品質のスイッチを構成するに好適なＡＴ
Ｍスイッチングシステムに関する。

【０００２】

【従来の技術】ＣＣＩＴＴ勧告によれば、ＡＴＭセル（
固定長のパケットのこと）の長さは、５３バイトに規定
されている。通常、スイッチ内部では、ＡＴＭセルのル
ーチングに必要なルーチング情報を付加して５４から６
４バイト程度の大きさの装置内ＡＴＭセルに変換して処
理している。ＡＴＭスイッチのスイッチング容量は、例
えば、１２５μｓに約２８００セル（１５０Ｍｂｐｓ×
６４本相当）を処理する場合には、約１０Ｇｂｐｓとな
る。

【０００３】従来、このような大容量のＡＴＭスイッチ
を実現するスイッチ方式として、例えば、特開平２−１
１３７５０　号「パケット交換システム」に記載された
ものがある。これによると、ＡＴＭセルを複数の入力ハ
イウェイから順に取り出して多重化し、その多重化した
単位にスイッチングし、それを各出力ハイウェイに分配
して出力する構成にしている。

【０００４】

【発明が解決しようとする課題】一般に、ＡＴＭスイッ
チの入力には、様々なメディアからのトラヒックが負荷
される。特に、データトラヒックの場合はバースト的に
トラヒックが発生するものであり、このバーストがスイ
ッチ内の１つの出力に対して集中したとき、スイッチ内
で待ち合わせているセル数が増加し、セル廃棄が起こり
やすくなる。上記従来技術のＡＴＭスイッチにおいても
、各出力ハイウェイに分配する部分で、出力ハイウェイ
の速度を落すことが一般的であり、このときセルの待ち
合せが必要である。この部分ではＡＴＭセルがバースト
的に集中するときに、セル廃棄が起こりやすくなるとい
う問題がある。

【０００５】一方、上記のようなバースト性の強いトラ
ヒックに対して、交換効率の良いスイッチング方式とし
ては、特開平２−１６６９　号「スイッチングシステム
及びその構成法」がある。この方式は、全ての出力ハイ
ウェイに対してバッファの全領域が共通に使用できるの
で、特定の出力ハイウェイへのＡＴＭセルの宛先の偏り
が生じても、メモリ容量を効率良く使える。従って、Ａ
ＴＭセルの廃棄が起きにくいので、特に、瞬時的に同一
宛先のＡＴＭセルが集中して到着するバースト性の強い
通信に対して効果がある。しかし、この方式では、共通
バッファのアクセス速度ネックにより、大容量化に限界
がある。

【０００６】本発明の目的は、バースト性の厳しいトラ
ヒックに対して、優れたトラヒック特性を持ち、大容量
化しやすい構成で、且つ、ハードウェア規模の小さいＡ
ＴＭスイッチングシステムを提供することにある。

【０００７】

【課題を解決するための手段】上記課題を達成するため
に、本発明では、ＡＴＭスイッチを、複数の入力ハイウ
ェイから入力したＡＴＭセルを多重化する多重手段と、
多重化されたＡＴＭセルをスイッチングする高速リンク
のスイッチング手段と、スイッチングされたＡＴＭセル
を多重分離して元のリンク速度に落し、複数の出力ハイ
ウェイに振り分けて出力するための多重分離手段とから
構成し、特に、多重分離手段に全ての出力ハイウェイで
共用できる共通バッファを設ける構成にしたものである
。

【０００８】

【作用】多重手段は、複数の入力ハイウェイからのＡＴ
Ｍセルを入力して多重化することにより、リンク速度を
引き上げて、トラヒックのバースト性を小さくすること
で、高速リンクのスイッチ回路のセルバッファを小容量
の個別バッファにできるためハードウェアを小型化する
ことができる。

【０００９】高速リンクのスイッチング手段は、多重化
された高速リンクのＡＴＭセルを多重化時に挿入された
ルーチング情報によってスイッチングする。高速リンク
にすることでスイッチング手段の入出力の回線数を少な
くできるので、スイッチ回路，セルバッファ等のハード
ウェアを小型化することができる。

【００１０】多重分離手段は、スイッチングされたＡＴ
Ｍセルを入力し、多重分離して元のリンク速度に落し、
各出力ハイウェイに振り分けて出力する。このＡＴＭセ
ルのリンク速度を落すときに、トラヒックのバースト性
は厳しくなる。

【００１１】多重分離手段の中の共通バッファは、全て
の出力ハイウェイで共用できるセルバッファである。１
つの出力ハイウェイ分の大容量のセルバッファを設け、
等価的には、各出力ハイウェイに大容量のセルバッファ
を設けことに等しくなり、ハードウェアを小型化するこ
とができる。

【００１２】

【実施例】以下、本発明の一実施例を、図１から図７に
より説明する。

【００１３】先ず、図１により本発明の一実施例に係る
、ＡＴＭスイッチングシステムの全体構成を説明する。 本発明の一実施例では、取り扱うＡＴＭセルの長さが６
４バイトであり、入力ハイウェイ１の６４本と出力ハイ
ウェイ７の６４本のリンク速度が６００Ｍｂｐｓであり
、高速リンクのスイッチ（ＳＷ）４の入力側に接続され
る高速リンクの４本と高速リンクのスイッチ（ＳＷ）４
の出力側に接続される高速リンクの４本のリンク速度が
共に９．６Ｇｂｐｓ　であり、高速リンクのスイッチ（
ＳＷ）４のスイッチ規模を４×４にした場合の構成であ
る。したがって、ＡＴＭスイッチングシステム全体とし
ては、６００Ｍｂｐｓのリンク速度でスイッチ規模６４
×６４を構成している。

【００１４】６４本の入力ハイウェイ１は、１６本毎に
多重回路（ＭＵＸ）２に接続される。例えば、入力ハイ
ウェイ１−０１〜１６は多重回路（ＭＵＸ）２−１に、
入力ハイウェイ１−１７〜３２は多重回路（ＭＵＸ）２
−２に、入力ハイウェイ１−３３〜４８は多重回路（Ｍ
ＵＸ）２−３に、入力ハイウェイ１−４９〜６４は多重
回路（ＭＵＸ）２−４に各々接続される。多重回路（Ｍ
ＵＸ）２−１〜４の出力は、各々高速リンク３−１〜４
を介して高速リンクのスイッチ（ＳＷ）４に接続される
。高速リンクのスイッチ（ＳＷ）４の出力は、高速リン
ク５−１〜４を介して共通バッファ形の多重分離回路（
共通バッファ形ＤＭＸ）６−１〜４に各々接続される。 多重分離回路（共通バッファ形ＤＭＸ）６は、高速リン
ク５を各々１６本の出力ハイウェイ７に振り分けて接続
する。例えば、多重分離回路（共通バッファ形ＤＭＸ）
６−１は出力ハイウェイ７−１〜１６に、多重分離回路
（共通バッファ形ＤＭＸ）６−２は出力ハイウェイ７−
１７〜３２に、多重分離回路（共通バッファ形ＤＭＸ）
６−３は出力ハイウェイ７−３３〜４８に、多重分離回
路（共通バッファ形ＤＭＸ）６−４は出力ハイウェイ７
−４９〜６４に接続される。

【００１５】次に、各部の構成を説明する。多重回路（
ＭＵＸ）２−１〜４は、６００Ｍｂｐｓのリンク速度で
６４本の入力ハイウェイ１から入力したＡＴＭセルを、
１６ハイウェイ毎に順に多重化して９．６Ｇｂｐｓ　の
リンク速度に引き上げる回路である。そして、入力ハイ
ウェイ１から入力したＡＴＭセルの位相合わせ等のため
にセルバッファでバッファリングし、スイッチ（ＳＷ）
４でのルーチングのためにルーチング情報を付加する等
の機能を具備している。本実施例では、説明の都合上、
ルーチング情報を多重回路（ＭＵＸ）２で付加している
が、特に多重回路（ＭＵＸ）２だけに限定しない。

【００１６】高速リンクのスイッチ（ＳＷ）４は、９．
６Ｇｂｐｓ　の高速リンクをスイッチングするスイッチ
規模４×４のスイッチ回路である。このスイッチ回路は
、スイッチ規模４×１の基本スイッチを４個組み合わせ
ることにより実現している。また、ＡＴＭセルのルーチ
ングのためにルーチングフィルタでフィルタリングし、
同一宛先に対して発生するセル集中を緩和するためにセ
ルバッファでバッファリングする等の機能を具備してい
る。

【００１７】多重分離回路（共通バッファ形ＤＭＸ）６
−１〜４は、スイッチ（ＳＷ）４でスイッチングされた
ＡＴＭセルを高速リンク５から入力し、各々１６ハイウ
ェイ毎に出力ハイウェイ７−１〜１６と、出力ハイウェ
イ７−１７〜３２と、出力ハイウェイ７−３３〜４８と
、出力ハイウェイ７−４９〜６４とに振り分けて出力す
る回路である。多重分離回路（共通バッファ形ＤＭＸ）
６−１〜４は、高速リンクのＡＴＭセルを元のリンク速
度に落とすために多重分離し、出力ハイウェイ７に振り
分けて出力するために全ての出力ハイウェイで共用でき
る共通バッファ等の機能を具備している。この共通バッ
ファは、特開平２−１６６９　号「スイッチングシステ
ム及びその構成法」に示される手段により構成している
。

【００１８】次に、図２により、本実施例のＡＴＭスイ
ッチングシステムのスイッチング動作を説明する。図２
は、入力ハイウェイ０１（ＨＷＩ０１）は出力ハイウェ
イ１６（ＨＷＯ１６）に、入力ハイウェイ１０（ＨＷＩ
１０）は出力ハイウェイ１５（ＨＷＯ１５）に、入力ハ
イウェイ５０（ＨＷＩ５０）と入力ハイウェイ６４（Ｈ
ＷＩ６４）は共に出力ハイウェイ０１（ＨＷＯ０１）に
各々のＡＴＭセルがスイッチングされている状態を示し
ている。ＡＴＭセルのルーチング情報は、入力ハイウェ
イの各ＡＴＭセルのヘッダ部に示されている。

【００１９】多重回路（ＭＵＸ）２は、１６本の入力ハ
イウェイ毎に割り当てて、ＡＴＭセルに高速リンクのス
イッチ（ＳＷ）４で使用するルーチング情報をヘッダ部
に付加して多重化する。本実施例では、多重回路（ＭＵ
Ｘ）２−１と多重回路（ＭＵＸ）２−４に２本ずつＡＴ
Ｍセルが入力されて、それら全ての宛先が多重分離回路
（共通バッファ形ＤＭＸ）６−１になっている状態を仮
定しているため、スイッチ（ＳＷ）４の出力ａに全ての
ＡＴＭセルがスイッチングされている。

【００２０】多重化においては、入力ハイウェイ順にＡ
ＴＭセルを１６本ずつ時間軸方向順に多重化する。この
多重化により、リンク速度を９．６Ｇｂｐｓ　に引き上
げて、高速リンク３のトラヒックのバースト性を小さく
できるため、次段の高速リンクのスイッチ（ＳＷ）４の
セルバッファを容量の小さな個別バッファで構成できる
のでハードウェア規模を小さくできる。

【００２１】高速リンクのスイッチ（ＳＷ）４では、多
重回路（ＭＵＸ）２によってＡＴＭセルのヘッダ部に付
加されたルーティング情報を基に、ＡＴＭセルを出力ａ
にスイッチングする。同一の宛先、本実施例ではａに、
セルが集中することによって発生するセル廃棄を防止す
るためセルバッファに一時的に蓄えている。

【００２２】多重分離回路（共通バッファ形ＤＭＸ）６
−１は、スイッチングされたＡＴＭセルを入力し、元の
ＡＴＭセルのリンク速度に落して、出力ハイウェイ７に
振り分けて出力する。この多重分離をするとき、リンク
速度を落すために、トラヒックのバースト性が厳しくな
ってしまう。それに対処するには、出力ハイウェイ毎に
大容量の個別バッファを設けることでも解決できる。し
かし、ハードウェア規模が増えるために小型化に向かず
、また、バッファ容量を減らすとＡＴＭスイッチとして
のトラヒック特性が劣化する等の欠点がある。本実施例
では、全ての出力ハイウェイにおいて、共用できる共通
バッファを設けて対処している。

【００２３】図３により、共通バッファを中心にして、
多重分離回路の動作を説明する。図３は、特開平２−１
６６９　号「スイッチングシステム及びその構成法」に
示される構成図である。図３においては、入線（ｎ）が
、メインバッファ６０５のデータ入力（ＤＩ）に接続さ
れ、メインバッファ６０５のデータ出力（ＤＯ）は、並
列直列変換多重分離器６０６に接続されｍ本の出線に分
離されている。入線のうち、セルのヘッダ部に相当する
部分は、ヘッダ変換テーブル６０２の読出しアドレス端
子（ＲＡ）に接続され、ヘッダ変換テーブル６０２のデ
ータ出力（ＤＯ）のうち、新ヘッダ部分はメインバッフ
ァ６０５のデータ入力へ接続され、空き／使用中情報（
空＝０）部分はＡＮＤゲート６０９を介しメインバッフ
ァ６０５の書込みイネーブル入力（ＷＥ）へ接続され、
出線番号部分はアドレスポインタ６０４の宛先出線番号
入力（ＤＥＳＴ）に接続される。ヘッダ変換テーブル６
０２のデータ入力（ＤＩ）と書込みアドレス（ＷＡ）は
、図示していない制御系に接続されている。アイドルア
ドレスＦＩＦＯ６０３のデータ出力（ＤＯ）はメインバ
ッファ６０５のデータ入力（ＤＩ）とアドレスポインタ
６０４の次書込みアドレス入力（ＮＷＡＤ）へ接続され
、空き表示出力（ＥＰＴＹ）はＡＮＤゲート６０９を介
しメインバッファ６０５の書込みイネーブル（ＷＥ）入
力へ接続される。アドレスポインタ６０４の書込みアド
レス出力（ＷＡＤ）はメインバッファ６０５の書込みア
ドレス入力（ＷＡ）へ接続され、読出しアドレス出力（
ＲＡＤ）は、セレクタ６１０を介してメインバッファ６
０５の読出しアドレス出力（ＲＡ）とアイドルアドレス
ＦＩＦＯ６０３のデータ入力（ＤＩ）に接続される。メ
インバッファ６０５のデータ出力（ＤＯ）のうち、読出
しアドレスに相当する部分はアドレスポインタ６０４の
次読出しアドレス入力（ＮＲＡＤ）へ接続され、それ以
外の部分、即ちセル本体に相当する部分は、並列直列変
換多重分離器６０６を介し、各出線へ分離される。制御
カウンタ（ＣＮＴ）６０７の出力はアドレスポインタ６
０４の読出しカウンタ入力（ＲＡＣＮＴ）へ接続される
。 空セルアドレスレジスタ６１１はセレクタ６１０の入力
へ接続される。アドレスポインタ６０４のキュー状態表
示出力（ＳＴＳ）はセレクタ６１０の選択入力と、アイ
ドルアドレスＦＩＦＯ６０３の書込みイネーブル入力（
ＷＥ）へ接続されている。

【００２４】先ず、メインバッファへのセルの書込み動
作を説明する。

【００２５】入線から到着したセルは、図４（ａ）に示
すように、セルのヘッダには論理チャネル番号が書いて
あり、この番号でヘッダ変換テーブル６０２にアクセス
することで、そのセルの出線側での新しい論理チャネル
番号、セルが空きか使用されているかの情報、セルの宛
先出線番号を得る。これらの情報は、呼設定時に制御系
からのアクセスでテーブル内に書き込まれる。図４（ｂ
）にヘッダ変換テーブル６０２の出力の一例を示す。

【００２６】セルの宛先出線番号はアドレスポインタ６
０４へ入力され、これに応じて適当な書込みアドレスが
得られる。該書込みアドレスは、アイドルアドレスＦＩ
ＦＯ６０３から予め入力されたものである。該書込みア
ドレスを用いてセルはメインバッファ６０５へ書き込ま
れる。尚、セルが空きセルである場合、もしくはアイド
ルアドレスＦＩＦＯが空きである場合（即ちメインバッ
ファに空きが無い場合）は、ＡＮＤゲート６０９の出力
がＬとなるためメインバッファ６０５には書込みは行な
われず、また、アイドルアドレスＦＩＦＯの読出しクロ
ック（ＲＣＫ）もＬとなり、空アドレスの出力も行なわ
れない。

【００２７】次に、メインバッファへのセルの読出し動
作を説明する。セルの読出しは、制御カウンタ６０７が
発生する数に応じてアドレスポインタ６０４から読出し
アドレスを得て、これをメインバッファの読出しアドレ
スとすることでセルを読み出す。制御カウンタの値は、
出線番号に対応する。即ち各出線毎に順に１つずつセル
が読み出されるわけである。読出しアドレスとして使用
したアドレスは、アイドルアドレスＦＩＦＯ６０３のデ
ータ入力（ＤＩ）へ送られ、再度書込みアドレスとして
用いられる。尚、ある出線に宛てたセルが、メインバッ
ファ内に１つも存在しないときは、キュー状態表示出力
（ＳＴＳ）が出力され、セレクタ６１０によって、メイ
ンバッファ６０５の読出しアドレスとして、空セルアド
レスレジスタ６１１に格納されているアドレスが選択さ
れている。該アドレスに相当するメインバッファの内容
は常に空きセルとしてある。

【００２８】アイドルアドレスＦＩＦＯ６０３のデータ
出力は、セルと一緒にメインバッファ内に格納する。こ
れは、そのセルの宛先出線と同じ宛先の、次のセルの格
納アドレスを示すためである。詳しい動作は図６を用い
て次に述べる。尚、メインバッファ内のセルの構造を図
４（ｃ）に示す。

【００２９】次に、図５を用いて、アドレスポインタ６
０４の構造と動作を説明する。出線番号入力（ＤＥＳＴ
）は、出線番号デコーダ３０１の入力と書込みアドレス
セレクタ３０８の選択入力に接続される。出線番号デコ
ーダ３０１のｍ本のデコード出力は、それぞれｍ個の書
込みレジスタ（ＷＲ１〜ｍ）３０２〜３０３のクロック
入力に接続される。外部のアイドルアドレスＦＩＦＯか
ら入力される次書込みアドレス（ＮＷＡＤ）は各書込み
レジスタの入力に接続され、各書込みレジスタの出力は
書込みアドレスセレクタ３０８を介して、書込みアドレ
ス出力（ＷＡＤ）となる。一方、制御カウンタ入力（Ｒ
ＡＣＮＴ）はデコーダ３１１と読出しアドレスセレクタ
３０９の選択入力に接続され、デコーダ３１１のｍ本の
デコード出力は、それぞれｍ個の読出しレジスタ（ＲＲ
１〜ｍ）３０４〜３０５のクロック入力として、ゲート
を介して接続する。外部からの次読出しアドレス入力（
ＮＲＡＤ）は、各読出しレジスタの入力に接続され、各
読出しレジスタ出力は読出しアドレスセレクタ３０９を
介して読出しアドレス（ＲＡＤ）となる。不一致検出器
（ＵＭ１〜ｍ）３０６〜３０７はそれぞれ対応する書込
みレジスタと読出しレジスタの出力を入力とし、そのそ
れぞれの出力は不一致情報セレクタ（ＵＭＳＥＬ）３１
０を介して、キュー状態表示出力（ＳＴＳ）となる。ま
た、不一致検出器の出力は上記ゲートの一方の入力にも
接続される。

【００３０】出線番号入力（ＤＥＳＴ）によりｍ個の書
込みレジスタの出力のうち、その出線番号に相当するも
のを書込みアドレスセレクタ３０８で選択し、書込みア
ドレス出力（ＷＡＤ）とする。このとき、同時に出線番
号デコーダ３０１のデコード出力により、上記に相当す
る書込みレジスタの保持する値を、アイドルアドレスＦ
ＩＦＯから入力される（ＮＷＡＤ）値に更新する。従っ
て、更新直前でのＮＷＡＤの値は、この時書込みを行な
おうとしているセルの宛先出線番号と同じ宛先のセルが
次に入ってきた時の書込みアドレスに相当する。そのた
め、このＮＷＡＤの値をこの時書込みを行なおうとして
いるセルと一緒にメインバッファに格納しておけば、こ
のセルを読出した時に、同じ出線へ宛てたセルを次に読
みだす時は、どのアドレスから読み出せば良いのかを知
ることができる。セルの読出し時は、制御カウンタの値
を選択入力とする読出しアドレスセレクタにより読出し
レジスタ出力を選択し、そのレジスタの保持値を読出し
アドレス出力（ＲＡＤ）として出力し、これを読出しア
ドレスとして用いている。同時にデコーダ３１１の出力
によって、この時選択された読出しレジスタの保持値を
更新する。このときの読出しアドレスレジスタの入力は
、メインバッファから読み出される、上記書込み時にセ
ルと一緒に格納した次読出しアドレスであるので、同じ
出線へ宛てた次のセルのアドレスを読出しレジスタに保
持させることができる。

【００３１】図６はアイドルアドレスＦＩＦＯ６０３の
構成を示す。アイドルアドレスＦＩＦＯ６０３は、メモ
リ５０１，書込みカウンタ（ＷＣＮＴ）５０２，読出し
カウンタ（ＲＣＮＴ）５０３，一致検出器５０４から成
る。 書込みカウンタ５０２は、書込みアドレス（ＷＡ）を出
力するカウンタで、メモリ５０１のアドレスの数だけカ
ウントするリングカウンタである。読出しカウンタ５０
３は、読出しアドレス（ＲＡ）を出力するカウンタで、
メモリ５０１のアドレスの数だけカウントするリングカ
ウンタである。両カウンタの値が同一になったときはメ
モリが空になった状態であるから、これを一致検出器５
０４で検出して空き出力（ＥＰＴＹ）を出す。以上のよ
うに、全体としてはＦＩＦＯ機能を持つものである。

【００３２】図７の他実施例の動作説明図を用いて、そ
の動作を説明する。図７に示されるＡＴＭスイッチング
システムは、基本的には、図１に示すものと同じ原理に
よるものであり、図１のものにＡＴＭセルの分割機構を
付加してある。図２の説明図では、ＡＴＭセルをセル単
位にスイッチングしたが、他実施例では、ＡＴＭセルを
Ｎ個に分割し、その分割したブロック単位にスイッチン
グを行なう構成にした。図７は、ＡＴＭセルを４ブロッ
クに分割した場合の構成であり、入力ハイウェイ０１（
ＨＷＩ０１）は出力ハイウェイ０１（ＨＷＯ０１）に、
入力ハイウェイ０２（ＨＷＩ０２）は出力ハイウェイ０
２（ＨＷＯ０２）に、入力ハイウェイ０５（ＨＷＩ０５
）は出力ハイウェイ１１（ＨＷＯ１１）に、入力ハイウ
ェイ１５（ＨＷＩ１５）は出力ハイウェイ１５（ＨＷＯ
１５）に各々接続されていると仮定する。入力ハイウェ
イ０１〜１６（ＨＷＩ０１〜１６）からハイウェイ順に
入力した１６本のＡＴＭセルは、多重回路（ＭＵＸ）２
−１で時間軸方向に多重化し、ＡＴＭセルの処理を行な
いやすくしている。分割されたＡＴＭセルは、各々のブ
ロックにスイッチング手段で必要なルーチング情報を付
加されて、各々のブロック単位でスイッチ（ＳＷ）４−
１〜４でスイッチングされた後、４つのブロックを１つ
に纏めて元のＡＴＭセルに戻されて、多重分離回路（共
通バッファ形ＤＭＸ）に入力され、各出力ハイウェイに
振り分けて出力する。これらの構成によって、ハードウ
ェアの分割を容易にすることができる。

【００３３】

【発明の効果】本発明によれば、ＡＴＭスイッチングシ
ステムにおいて、複数の入力ハイウェイから入力したＡ
ＴＭセルを多重手段によって多重化し、リンク速度を引
き上げたことにより、高速リンクのスイッチング手段の
入力側トラヒックのバースト性を小さくでき、高速リン
クのスイッチング手段のセルバッファを小容量にできる
ので、スイッチ回路のハードウェアを小型化できる効果
がある。

【００３４】また、多重分離手段の中のセルバッファを
共通バッファにしたことにより、全ての出力ハイウェイ
に対してセルバッファの全領域が共用できるため、ある
出力ハイウェイにセルが集中する等の偏りが生じても、
共通バッファを効率良く使用できるため、ＡＴＭセルの
多重分離手段でリンク速度を落したとき等に発生するバ
ースト性の厳しいトラヒックに対しても、セル廃棄を防
止して、セル廃棄率特性の優れた高品質のＡＴＭスイッ
チを構成することができる効果がある。

【００３５】また、多重分離手段の中の共通バッファは
、１つの出力ハイウェイ分の大容量バッファを設けて、
等価的には、全ての出力ハイウェイに設けたことに等し
くなり、ハードウェア規模を小型化できる効果がある。

【図面の簡単な説明】

【図１】本実施例のＡＴＭスイッチングシステムの全体
構成図である。

【図２】本実施例の動作説明図である。

【図３】本実施例の多重分離手段の共通バッファの構成
図の一例である。

【図４】共通バッファのセルの構造図である。

【図５】共通バッファのアドレスポインタの構成図であ
る。

【図６】共通バッファのアイドルアドレスＦＩＦＯの構
成図である。

【図７】他の実施例の動作説明図である。

【符号の説明】

１…入力ハイウェイ、２…多重回路、３…スイッチ回路
の入力側の高速リンク、４…高速リンクのスイッチ回路
、５…スイッチ回路の出力側の高速リンク、６…共通バ
ッファ形の多重分離回路、７…出力ハイウェイ、３０１
…出線番号デコーダ、３０２〜３０３…書込みレジスタ
、３０４〜３０５…読出しレジスタ、３０６〜３０７…
不一致検出器、３０８…書込みアドレスセレクタ、３０
９…読出しアドレスセレクタ、３１０…不一致情報セレ
クタ、３１１…デコーダ、５０１…メモリ、５０２…書
込みカウンタ、５０３…読出しカウンタ、５０４…一致
検出器、６０２…ヘッダ変換テーブル、６０３…アイド
ルアドレスＦＩＦＯ、６０４…アドレスポインタ、６０
５…メインバッファ、６０６…並列直列変換多重分離器
、６０７…制御カウンタ、６０９…ＡＮＤゲート、６１
０…セレクタ、６１１…空セルアドレスレジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数の入力ハイウェイから入力したＡＴＭ
   セル（固定長パケット）をセル単位に多重化する多重化
   手段と、多重化された高速リンクのＡＴＭセルをスイッ
   チングする高速リンクスイッチング手段と、スイッチン
   グされたＡＴＭセルを多重分離して複数の出力ハイウェ
   イに振り分けて出力する多重分離手段とから構成するＡ
   ＴＭスイッチにおいて、該多重分離手段が、該スイッチ
   ング手段から来たセルを格納する共通バッファメモリと
   、該共通バッファメモリから出力されたセルを入力し各
   出力ハイウェイに周期的に振り分ける多重分離器と、該
   共通バッファメモリのセル書き込みとセル読み出しを制
   御するバッファメモリ制御回路とから構成され、上記バ
   ッファメモリ制御回路が、セル種別に対応した２種類の
   レジスタの組（書き込みアドレスレジスタと読み出しア
   ドレスレジスタ）と、共通バッファメモリの使用してい
   ない空アドレスを格納する空アドレスバッファとを有し
   、上記共通バッファメモリが、次に読み出すべきセルの
   アドレスを格納する次アドレスメモリを有し、ＡＴＭセ
   ルを上記共通バッファメモリに書き込むときは、そのＡ
   ＴＭセルのセル種別に対応する書き込みアドレスレジス
   タから書き込みアドレスを出力し、同時に空アドレスバ
   ッファから出力されるアドレスを上記次アドレスメモリ
   と該書き込みアドレスレジスタに書き込み、ＡＴＭセル
   を共通バッファメモリから読み出すときは、読み出すべ
   きＡＴＭセルのセル種別に対応する読み出しアドレスレ
   ジスタから読み出しアドレスを出力し、空アドレスバッ
   ファは該読み出しアドレスを入力し、同時に次アドレス
   メモリから読み出される次アドレスを読み出しアドレス
   レジスタに書き込むことにより、各セル種別において、
   読み出しアドレスレジスタに、上記共通バッファメモリ
   で最初に読み出すべきＡＴＭセルと次アドレスとが書き
   込まれているアドレスが格納されていて、書き込みアド
   レスレジスタには、次にスイッチに到着するセルを書き
   込むべきメモリ上のアドレスが格納されていて、読み出
   しアドレスレジスタを始点とし書き込みアドレスレジス
   タを終点とするセル種別毎にアドレスチェーンを形成す
   るバッファリングを行うことを特徴とするスイッチング
   システム。
2. 【請求項２】請求項１記載のＡＴＭスイッチングシステ
   ムであって、ＡＴＭセルをＮ個に分割して、その分割し
   たブロック単位でＡＴＭセルの多重化、スイッチング、
   および多重分離を行なう構成にしたことを特徴とするＡ
   ＴＭスイッチングシステム。