JPH04211548A - セル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、音声、データ、画像
等のマルチメディアの種々の情報をブロック化したセル
と、高速で交換するセル交換装置に関するものである。

【０００２】

【従来の技術】図２５は例えば電子情報通信学会論文誌
Ｂ−１　　Ｖｏｌ．Ｊ７２−Ｂ−１　　Ｎｏ．　１１の
第１０７０〜１０７５頁（１９８９年１１月発行）に示
された従来のセル交換装置を示すブロック図である。

【０００３】図において、１１　〜１ｎ　はパケットが
入力されるｎ（ｎ≧２）本の入線であり、このパケット
は固定長で、それぞれがコード化された宛先情報を含む
ヘッダ部を備えている。２１　〜２ｎ　は前記パケット
がそのヘッダ部にて指定された宛先に応じて出力される
ｍ（ｍ≧２）本の出線である。３１　〜３ｌ　は入力さ
れた前記パケットが一時的に蓄積されるｌ（ｌ≧ｎ）個
のバッファメモリであり、４はパケットが入力された入
線１１　〜１ｎ　を、空いているバッファメモリ３１　
〜３ｌ　に接続する空きバッファ選択スイッチである。

【０００４】５１　〜５ｌ　は前記バッファメモリ３１
〜３ｌ　の各々に対応して用意され、対応付けられたバ
ッファメモリ３１　〜３ｌ　蓄積されるパケットの、ヘ
ッダ部のみを抽出して記憶するヘッダ記憶回路である。 ６１　〜６ｌ　はこれら各ヘッダ記憶回路５１　〜５ｌ
　に対応して設けられ、対応するヘッダ記憶回路５１　
〜５ｌ　の記憶内容に該当する出力ラインに送出する出
力のみを有意にする出線選択回路である。

【０００５】７１　〜７ｍ　は前記出線２１　〜２ｍ　
のそれぞれに対応して用意され、前記各出線選択回路６
１　〜６ｌ　の送出する出力を受けて、それをバッファ
メモリ３１　〜３ｌ　のバッファ番号にコード化するエ
ンコーダである。 ８１　〜８ｍ　はエンコーダ７１　〜７ｍ　対応に設け
られ、各エンコーダ７１　〜７ｍ　にてコード化された
バッファ番号が書き込まれ、それが入力された順番に読
み出されるファーストイン・ファーストアウト（以下、
ＦＩＦＯという）タイプのＦＩＦＯメモリである。

【０００６】９１　〜９ｍ　は各出線２１　〜２ｍ　対
応に用意されて、対応するＦＩＦＯメモリ８１　〜８ｍ
　から出力されるバッファ番号によって制御され、バッ
ファメモリ３１　〜３ｌ　に蓄積されているパケットを
そのヘッダ部で指定される出線２１　〜２ｍ　に出力す
るバッファ接続スイッチである。

【０００７】なお、ここでは、伝送される情報の単位と
してセルの代わりのパケットを用いているが、マルチメ
ディア情報をブロック単位に分割し、それに宛先情報を
含んだヘッダ部を付加しているという点では、セルもパ
ケットも同じものを表現している。ただし、一般的には
パケットは１つのブロックの長さが可変長として扱われ
るのに対して、セルは国際標準での規定された固定長と
して扱われている点で異なっている。

【０００８】次に動作について説明する。ここで、図２
６はその各部の信号のタイミングを示すタイムチャート
で、バッファメモリ３１　および３ｌ　が空いている時
、入線１１　と１ｎ　から出線２１　宛のパケットを同
時に受信した場合の制御の流れを示している。また、こ
こで扱われるパケットは前述のように固定長であり、そ
のヘッダ部は宛先情報としてコード化された出線番号を
含むものとする。

【０００９】入線１１　〜１ｎ　にパケットが到着する
と、空きバッファ選択スイッチ４はバッファメモリ３１
　〜３ｌ　中の空いている１つを選択し、それをパケッ
トの到着した入線１１　〜１ｎ　と接続する。ここで、
図２６（イ）および（ロ）に示すように、ヘッダ部にて
同一の出線２１　の出線番号“１”が宛先として指定さ
れたパケットが、入線１１　と１ｎ　から同時に到着し
た場合、空きバッファ選択スイッチ４は、例えば入線１
１　〜１ｎ　を若番順に、そして空いているバッファメ
モリ３１　〜３ｌ　も若番順に選んでそれらを接続する
。

【００１０】従って、この場合、空きバッファ選択スイ
ッチ４によって入線１１　がバッファメモリ３１　に、
入線１ｎ　がバッファメモリ３ｌ　にそれぞれ接続され
、入線１１　に到着したパケットＡがバッファメモリ３
１　に、入線１ｎ　に到着したパケットＢがバッファメ
モリ３ｌ　にそれぞれ蓄積される。

【００１１】この空きバッファ選択スイッチ４のスイッ
チングによって、前記パケットＡはバッファメモリ３１
　に対応するヘッダ記憶回路５１に、パケットＢはバッ
ファメモリ３ｌ　に対応するヘッダ記憶回路５にも供給
される。ここで、ヘッダ記憶回路５１　〜５ｌ　は受け
取った各パケットのヘッダ部のみを抽出してその内容で
ある出線番号を記憶するものである。従って、ヘッダ記
憶回路５１　および５ｌ　には、それぞれ出線２１　の
出線番号“１”が記憶される。

【００１２】これらヘッダ記憶回路５１　〜５ｌ　の内
容はそれぞれ対応する出線選択回路６１　〜６ｌ　に送
られ、各出線選択回路６１　〜６ｌ　は対応するヘッダ
記憶回路５１〜５ｌ　の内容が指定する出線番号に対応
した出力ラインに送出される出力のみを有意、すなわち
、“１”にし、他の出力ラインへ送出される出力は無意
、すなわち“０”のままとする。従って、出線選択回路
６１　はエンコーダ７１　への出力を図２６（ハ）に示
すように“１”とし、出線選択回路６ｌ　はエンコーダ
７１　への出力を図２６（ニ）に示すように“１”とす
る。

【００１３】ここで、エンコーダ７１　〜７ｍ　は出線
選択回路６１　〜６ｌ　中のいずれかの出力が“１”に
なると、該当する出線選択回路６１　〜６ｌ　が対応付
けられたバッファメモリ３１　〜３ｌ　のバッファ番号
をコード化し、それを自身に対応付けられたＦＩＦＯメ
モリ８１　〜８ｍ　に格納する。図２６（ハ）および（
ニ）のように、２つの出線選択回路６１　および６ｌ　
の出力が同時に“１”になった場合、エンコーダ７１　
はバッファ番号を、例えば若番順にＦＩＦＯメモリ８１
　に格納する。

【００１４】そのため、ＦＩＦＯメモリ８１　には、バ
ッファメモリ３１　のバッファ番号■が先に格納され、
それに続いてバッファメモリ３ｌ　のバッファ番号ｌが
格納される。バッファ接続スイッチ９１　〜９ｍ　は対
応付けられたＦＩＦＯメモリ８１　〜８ｍ　から、そこ
に格納されているバッファ番号を格納された順番に従っ
て読み出し、そのバッファ番号■〜ｌが付与されたバッ
ファ３１　〜３ｌ　を自身に対応付けられた出線２１　
〜２ｍ　に接続する。

【００１５】すなわち、バッファ接続スイッチ９１　は
図２６（ホ）に示すようにＦＩＦＯメモリ８１　よりま
ずバッファ番号■を読み出し、その接続処理の終了後、
次のパケット番号ｌを読み出す。バッファ番号■の読み
出されると、まずバッファメモリ３１　を出線２１　に
接続して、図２６（ヘ）に示すようにバッファメモリ３
１　に蓄積されたパケットＡを出線２１　へ出力する。

【００１６】出線２１　へのパケットＡの送出が完了す
ると、前述のようにパケット番号ｌが読み出され、同様
にしてバッファメモリ３ｌ　が出線２１　に接続されて
、図２６（ト）のごとくバッファメモリ３ｌ　に蓄積さ
れたパケットＢが出線２１　へ出力される。従って、出
線２１　には、図２６（チ）に示すようにパケットＡと
Ｂが連続して出力される。

【００１７】バッファ接続スイッチ９１　〜９ｍ　は、
パケットを出線２１　〜２ｍ　に送出する都度、該当す
るバッファメモリ３１　〜３ｌ　を解放し、それを空き
バッファ選択スイッチ４に知らせて以降のパケットの受
信に備える。

【００１８】

【発明が解決しようとする課題】従来のセル交換装置は
以上のように構成されているので、バッファメモリ３１
　〜３ｌ　からセル（パケット）を読み出す際に、他の
セルとの衝突を避けるために１つのバッファメモリ３１
　〜３ｌ　は１つのセルしか蓄積することができず、セ
ルの書き込み数がバッファメモリ３１　〜３ｌ　の数を
超えた場合、そのセルは廃棄されることになり、また、
セルの廃棄率を下げるために非常に多くのバッファメモ
リ３１　〜３ｌ　を用意する必要があり、さらに、その
結果としてバッファメモリ３１　〜３ｌ　と入線１１　
〜１ｎ　および出線２１　〜２ｍ　の接続のための、空
きバッファ選択スイッチ４およびバッファ接続スイッチ
９１　〜９ｍ　の規模が大きくなってしまうなどの課題
があった。

【００１９】この発明は上記のような課題を解消するた
めになされたもので、セルが衝突を起こす確率を低減さ
せ、スループットの高いセル交換装置を得ることを目的
とする。

【００２０】

【課題を解決するための手段】請求項１に記載の発明に
係るセル交換装置は、入力されたセルのヘッダ部よりそ
の宛先を検出するヘッダ処理回路を各入線に対応させて
設け、アドレスの規定によってセルの蓄積を行い、アド
レスの指定によって蓄積の際の順序とは無関係に蓄積し
たセルを読み出せるバッファメモリを複数用意し、この
バッファメモリとヘッダ処理回路を入線空間スイッチで
、また、前記バッファメモリと出線を出線空間スイッチ
で接続して、バッファ制御回路により前記入線空間スイ
ッチを制御して、セルを書き込みバッファメモリの選択
を行うとともに（セルの書き込）、書き込まれたセルの
バッファメモリ内のアドレスをセルの宛先別に管理し、
それに基づいて出線空間スイッチを制御して、セルを所
定の順に指定の出線に出力させるようにしたものである
。

【００２１】また、請求項２に記載の発明に係るセル交
換装置は、１タイムスロット間前記入線より入力される
セルを前記ヘッダ処理回路の保留しておくとともに、前
記バッファメモリを（入線数＋出線数−１）個以上用意
し、バッファ制御回路により１タイムスロットで、同時
に複数のセルが１個のバッファメモリに書き込まれない
ように重複を避けて選択されたバッファメモリに、前記
入線空間スイッチを制御して前記ヘッダ処理回路に保留
されているセルを書き込むとともに、すでに書き込まれ
、前記バッファメモリ内のアドレスで宛先別、かつ同一
タイムスロットでの宛先の重複を避けて、読み出し、タ
イムスロット別に管理されているセルを、前記出線空間
スイッチを制御して当該セルのヘッダ部で指定される出
線に、所定の順序で出力させるようにしたものである。

【００２２】さらに、請求項３に記載の発明に係るセル
交換装置は、出線空間スイッチを介してバッファメモリ
に接続され、セルを蓄積して出線速度の調整を行う出線
速度調整バッファを出線対応に付加し、バッファ制御回
路に、入線空間スイッチを制御してセルを書き込むバッ
ファメモリの選択を行うとともに、書き込まれたセルの
バッファメモリ内のアドレスをセルの宛先別に管理し、
それに基づいてバッファメモリよりセルを所定の順番で
出線速度のｒ倍（ただし、２≦ｒ≦出線数）の速度で読
み出し、出線空間スイッチを制御してそのセルを所定の
順に指定された出線速度調整バッファに書き込み、それ
を出線速度に合わせて読み出して出線に出力させる機能
を持たせたものである。

【００２３】そして、請求項４に記載の発明に係るセル
交換装置は、セルを蓄積して入線速度の調整を行う入線
速度調整バッファを入線対応に付加し、バッファ制御回
路に、出線空間スイッチを制御してバッファメモリと出
線との間の接続を制御するとともに、入線空間スイッチ
を制御して書き込むバッファメモリの選択を行い、その
バッファメモリに入線速度調整バッファより読み出した
セルを入線速度のｗ倍（ただし、２≦ｗ＜入線数）の速
度で書き込んで、書き込まれたセルのバッファメモリ内
のアドレスをセルの宛先別に管理し、それに基づいて前
記出線空間スイッチの制御を実行して、セルを所定の順
に指定の出線に出力させる機能を持たせたものである。

【００２４】また、請求項５に記載の発明に係るセル交
換装置は、出線空間スイッチを介してバッファメモリに
接続されて、１つまたは複数のセルが蓄積でき、そのセ
ルを出線送出順序に従って出線に送出するフレームバッ
ファを出線対応に付加し、バッファ制御回路に、入線空
間スイッチを制御してセルを書き込むバッファメモリの
選択を行い、さらに、書き込まれたセルのバッファメモ
リ内のアドレスをセルの宛先別に管理して、それに基づ
いて出線空間スイッチを制御し、セルをそのヘッダ部で
指定される出線に対応したフレームバッファに出力させ
るとともに、出線における１つのセルの送出時間を１タ
イムスロットとしたとき、複数タイムスロットで構成さ
れる１フレーム時間単位で動作して、１フレーム内で出
線に送出するセルをあらかじめ定められた送出順序とは
無関係に、かつセルの衝突を避けながら、フレームバッ
ファに送出するように制御する機能を持たせたものであ
る。

【００２５】さらに、請求項６に記載の発明に係るセル
交換装置は、複数のセルの蓄積が可能で、出線送出順序
に従ってそのセルを出線に送出するフレームバッファを
出線対応に付加し、スイッチ部に、入線に入力されたセ
ルをそのヘッダ部で指定された出線に出力し、またセル
の衝突が発生したときにはセルの待ち合わせを行うとと
もに、出線における１つのセルの送出時間を１タイムス
ロットとしてとき、複数タイムスロットで構成される１
フレーム時間単位で動作し、１フレーム内で出線に送出
するセルを、あらかじめ定められた送出順序とは無関係
に、かつセルの衝突を避けながら、前記フレームバッフ
ァに送出するように制御する機能をもたせたものである
。

【００２６】

【作用】請求項１に記載の発明におけるセル交換装置は
、入線より入力されたセルを、その宛先の検出を行った
後、入線空間スイッチによって選択されたバッファメモ
リへ蓄積し、蓄積されたセルのバッファメモリ上のアド
レスをその宛先別に管理して、当該宛先別に管理された
アドレスに基づいてバッファメモリをアクセスし、そこ
に蓄積されたセルを読み出して、出線空間スイッチによ
ってそのバッファメモリに接続された出線に出力するこ
とにより、少数のバッファメモリでセルの衝突による破
棄が少なく、バッファメモリと入線および出線とを接続
するスイッチの規模を小さくすることが可能なセル交換
装置を実現する。

【００２７】また、請求項２に記載の発明におけるセル
交換装置は、１タイムスロットを動作単位として、この
タイムスロットで重複を避けて選択したバッファメモリ
にセルを書き込むとともに、すでに書き込まれ、前記バ
ッファメモリ内のアドレスで宛先別、かつ同一タイムス
ロットでの宛先の重複を避けて読み出しタイムスロット
別に管理しているセルを、所定の出線に出力することに
より、書き込みおよび読み出し動作における衝突による
セルの廃棄あるいは待ち合わせを回避できるセル交換装
置を実現する。

【００２８】さらに、請求項３に記載の発明におけるセ
ル交換装置は、宛先検出が行われたセルを選択されたバ
ッファメモリへ蓄積し、当該セルのバッファメモリ上の
アドレスをその宛先別に管理し、そのアドレスに基づい
てバッファメモリをアクセスして、そこに蓄積されたセ
ルを出線速度のｒ倍（２≦ｒ＜出線数）の速度で読み出
すことにより、同一のバッファメモリからセルを読み出
す機会を多くして、読み出し時の衝突によるセルの廃棄
を減少させることができるセル交換装置を実現する。

【００２９】そして、請求項４に記載の発明におけるセ
ル交換装置は、宛先検出が行われたセルを入線空間スイ
ッチで選択されたバッファメモリに、入線速度のｗ倍（
２≦ｗ＜入線数）の速度で書き込み、当該セルのバッフ
ァメモリ上のアドレスをその宛先別に管理し、そのアド
レスに基づいてバッファメモリをアクセスしてセルの読
み出しを行うことにより、同一のバッファメモリにｗ倍
までのセルの書き込みを可能にして、書き込み時の衝突
によるセルの廃棄を減少させることができるセル交換装
置を実現する。

【００３０】また、請求項５に記載の発明におけるセル
交換装置は、宛先検出が行われたセルを選択されたバッ
ファメモリへ蓄積し、当該セルのバッファメモリ上のア
ドレスをその宛先別に管理して、そのアドレスに基づい
てバッファメモリをアクセスし、そこに蓄積されたセル
を読み出して出線空間スイッチで接続されたフレームバ
ッファに出力することにより、バッファメモリを全出線
で共有化して効率よく利用し、バッファメモリの必要数
を削減してスイッチの規模を縮小するとともに、バッフ
ァメモリからはフレーム単位で複数のセルの順序を変え
て衝突を避けるように読み出してセルの衝突率を低減さ
せ、スループットの高いセル交換装置を実現する。

【００３１】さらに、請求項６に記載の発明におけるセ
ル交換装置は、入力されたセルをそのヘッダ部の指定す
る宛先に応じて出力するとともに、セルの衝突が発生し
た場合にはセルの待ち合わせを行うスイッチ部によって
、各出線対応に設けられたフレームバッファに、１フレ
ーム内で出線に送出する複数個のセルに対して、あらか
じめ定められた送出順序とは無関係に、かつ衝突を避け
るようにセルを送出し、フレームバッファが出線送出順
序に従ってそのセルを出線に送出するようにすることに
より、セルの衝突率を低減させ、スループットの高いセ
ル交換装置を実現する。

【００３２】

【実施例】

実施例１． 以下、この発明の一実施例を図について説明する。図１
は請求項１記載の発明の一実施例によるセル交換装置の
構成を示すブロック図である。

【００３３】図において、１１　〜１ｎ　は宛先情報と
しての出線番号を含むヘッダ部とデータ部より成るセル
が入力されるｎ（ｎ≧２）本の入線、２１　〜２ｍ　は
前記セルがそのヘッダ部にて指定された宛先に応じて出
力されるｍ（ｍ≧２）本の出力であり、これらは従来の
それら（図２５）と同等のものである。

【００３４】１０ａ１　〜１０ａｎ　は前記入線１１　
〜１ｎ　の各々に対応して設けられ、入線１１　〜１ｎ
　より入力されるセルのヘッダ部より宛先の出線２１　
〜２ｎ　を検出するヘッダ処理回路である。

【００３５】また、１１１　〜１１ｐ　は指定されたア
ドレスに前記セルを蓄積し、アドレスを指定することに
よって書き込みの際の順序とは無関係に、蓄積されたセ
ルを読み出すことができるｐ（ｐ≧ｎ）個のバッファメ
モリで、１つのバッファメモリ１１１　〜１１ｐ　に複
数のセルを蓄積できる点で、図２５に示す従来のバッフ
ァメモリ３１　〜３ｌ　とは異なっている。

【００３６】１２１　〜１２ｐ　はこのバッファメモリ
１１１　〜１１ｐ　の各々に対応して設けられ、例えば
ＦＩＦＯタイプのメモリを用いて空きアドレスの管理を
行い、対応付けられたバッファメモリ１１１　〜１１ｐ
　にリードアドレスおよびライトアドレスを与える記憶
制御回路である。

【００３７】１３は前記ヘッダ処理回路１０ａ１　〜１
０ａｎ　を所定のバッファメモリ１１１　〜１１ｐ　選
択的に接続する入線空間スイッチであり、１４はバッフ
ァメモリ１１１　〜１１ｐ　を所定の出線２１　〜２ｍ
　に選択的に接続する出線空間スイッチである。

【００３８】１５ａは前記入線空間スイッチ１３のスイ
ッチングを制御してセルが蓄積されるバッファメモリ１
１１　〜１１ｐ　の選択を行うとともに、蓄積されたセ
ルのバッファメモリ１１１　〜１１ｐ　上のアドレスを
、各セルの宛先別に管理して、当該宛先別に管理してい
るアドレスに基づいて出線空間スイッチ１４のスイッチ
ングを制御して、前記セルをそのヘッダ部で指定される
前記出線２１　〜２ｍ　に所定の順番で出力させるバッ
ファ制御回路である。

【００３９】また、前記バッファ制御回路１５ａ内にお
いて、１６は入線１１　〜１ｎ　にセルが到着すると、
その入線１１　〜１ｎ　に対応付けられたヘッダ処理回
路１０ａ１　〜１０ａｎ　によって検出された当該セル
の出線番号をうけ、そのセルを蓄積するバッファメモリ
１１１　〜１１ｐ　を選択してそれを当該するヘッダ処
理回路１０ａ１　〜１０ａｎ　に接続するため、前記入
線空間スイッチ１３のスイッチングを制御する書き込み
バッファ選択回路である。

【００４０】１７はこのバッファ選択回路１６の検出し
た出線番号を参照して到着したセルを宛先の出線２１　
〜２ｍ　別に分け、当該セルが書き込まれたバッファメ
モリ１１１　〜１１ｐ　上のライトアドレスを、そのバ
ッファメモリ１１１　〜１１ｐ　に対応する記憶制御回
路１２１　〜１２ｐ　より得て、それを後述するアドレ
ス待ち行列に書き込むアドレス交換回路である。

【００４１】１８１　〜１８ｍ　はそのアドレス待ち行
列であり、ＦＩＦＯタイプのメモリによって構成されて
、前記出線２１　〜２ｍ　の各々に対応して設けている
。このアドレス待ち行列１８１　〜１８ｍ　には、それ
が対応付けられた出線２１　〜２ｍ　毎に、当該出線２
１　〜２ｍ　を宛先とするセルが蓄積されたバッファメ
モリ１１１　〜１１ｐ　上のライトアドレスが、到着し
た順番に前記アドレス交換回路１７によって書き込まれ
る。

【００４２】１９はこのアドレス待ち行列１８１　〜１
８ｍ　を参照してバッファメモリ１１１　〜１１ｐ　か
ら読み出すセルを決定し、そのアドレス待ち行列１８１
　〜１８ｍ　から読み出したアドレスをリードアドレス
として、該当するバッファメモリ１１１　〜１１ｐ　に
対応付けられた記憶制御回路１２１　〜１２ｐ　へ送る
とともに、出線空間スイッチ１４のスイッチングを制御
して、前記バッファメモリ１１１　〜１１ｐ　を該当す
る出線２１　〜２ｍ　に接続する読み出しバッファ選択
回路である。

【００４３】次に動作について説明する。ここで、図２
〜図４はその各部の信号のタイミングを示すタイムチャ
ートで、入線１１　〜１ｎ　の本数ｎおよび出線２１　
〜２ｍ　の本数ｍがそれぞれ４本で、バッファメモリ１
１１　〜１１ｐ　の個数ｐが１０個である場合の制御の
流れを示している。

【００４４】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線１１　〜１ｎ　に入
力される前にセル入力位相が調整されて、全線からのセ
ル入力は同一の位相で供給されるものとする。

【００４５】図２〜図４（イ）〜（ニ）は入線１１　〜
１４　に入力されるセルの一例を、同図（ホ）〜（カ）
はその場合のバッファメモリ１１１　〜１１１０のセル
の蓄積の一例を、同図（ヨ）〜（ソ）は出線２１　〜２
４　から出力されるセルの一例を示している。ここで、
全ての回路は同期していて、１タイムスロットで１セル
の入力および出力ができるものとする。

【００４６】入線１１　〜１４　にセルが入力されると
、各入線１１　〜１４　に対応して設けたヘッダ処理回
路１０ａ１　〜１０ａ４　は、入力されたセルのヘッダ
部より出線番号を検出する。バッファ制御回路１５ａの
書き込みバッファ選択回路１６は、このヘッダ処理回路
１０ａ１　〜１０ａ４　を参照して、入線空間スイッチ
１３に、セルの到着した入線１１　〜１４　とセルを記
憶するため選択されたバッファメモリ１１１　〜１１１
０とを個々に接続するように指示する。

【００４７】ここで、入線空間スイッチ１３の接続の仕
方は種々考えられるが、セルがバッファメモリ１１１　
〜１１１０に記憶され、後に読み出される時に同じバッ
ファメモリ１１１　〜１１１０内に、読み出したいセル
が２個以上あることは望ましくないため、これを防ぐよ
うにセルを多数のバッファメモリ１１１　〜１１１０に
分散させる方法がよい。

【００４８】そのためには、バッファメモリ１１１　〜
１１１０は入線１１　〜１４　と同じ数だけでは不十分
で、上記問題を解決するためには、なるべく多くのバッ
ファメモリ１１１　〜１１１０がある方が制御が簡単に
なる。あるいはそれとは別に、上記より簡単な制御例と
して、セル保留残量が最も少ないバッファメモリ１１１
　〜１１１０を選んでセルを書き込む方法も考えられる
。即ち、同時にｘ個のセルが到着した時には、セル残量
の最も少ないｘ個のバッファメモリ１１１　〜１１１０
を選択して、入線１１　〜１４　と選択されたバッファ
メモリ１１１　〜１１１０とを空間的に接続する方法で
ある。

【００４９】図２〜図４では、更に簡単な制御例として
バッファメモリ１１１　〜１１１０を順に選び、到着し
たセルを書き込んでいく方法を示している。すなわち、
バッファメモリ１１１　，１１２　，１１３　…１１１
０の順に選ばれ、到着したセルを書き込んでいくもので
ある。

【００５０】タイムスロット１では、入線１１　から信
号ｆの第１番目のＦ１セル（以下、信号ｆの１番目のセ
ルということでセル呼称をＦ１セルという。他のセルに
ついても同様。）、入線１２　から信号ｇのＧ１セル、
入線１４　より信号ｉの１１セルが入力される。それぞ
れのセルのヘッダ部には、宛先の出線番号、すなわち、
Ｆ１セルには出線２１　を指定するＯ１　がセルＧ１に
は出線２４　を指定するＯ４　が、１１セルには出線２
３　を指定するＯ３　がそれぞれ記されている。

【００５１】タイムスロット２では、入線空間スイッチ
１３が、入線１１とバッファメモリ１１１　、入線１２
　とバッファメモリ１１２　、入線１４　とバッファメ
モリ１１３　をそれぞれ接続する。従って、これらのセ
ルはタイムロット２において、バッファメモリ１１１　
〜１１３　の記憶制御回路１２１　〜１２３　によって
指定されたアドレスに蓄積される。

【００５２】この時、各記憶制御回路１２１　〜１２ｐ
　からは各バッファメモリ１１１　〜１１３　のライト
アドレスがアドレス交換回路１７に送られる。このライ
トアドレスは各記憶制御回路１２１　〜１２３　が空き
アドレスとしてそれぞれ管理しているアドレスの中から
選ばれる。

【００５３】アドレス交換回路１７は書き込みバッファ
選択回路１６を参照しながら入力された各セルを宛先主
線別に分け、バッファメモリ１１１　のライトアドレス
をアドレス待ち行列１８１　に、バッファメモリ１１２
　のラインアドレスをアドレス待ち行列１８４　に、バ
ッファメモリ１１３　のライトアドレスをアドレス待ち
行列１８３　の最後尾にそれぞれ書き込む。

【００５４】次に、タイムスロット３において、読み出
しバッファ選択回路１９はこれらアドレス待ち行列１８
１　〜１８３　よりそこに格納されているアドレスを取
出して、該当するバッファメモリ１１１　〜１１３　に
対応した記憶制御回路１２１　〜１２３　へ送るととも
に、出線空間スイッチ１４にバッファメモリ１１１　〜
１１３　と出線２１　，２３　および２４　とを個々に
接続するように指示する。これによって、出線空間スイ
ッチ１４はこのタイムロット３にてバッファメモリ１１
１　と出線２１　、バッファメモリ１１２　と出線２４
　、バッファメモリ１１３　と出線２３　をそれぞれ接
続する。

【００５５】各記憶制御回路１２１　〜１２３　は受け
取ったアドレスを対応付けられたバッファメモリ１１１
　〜１１３　にリードアドレスとして送り、以後、その
アドレスを空きアドレスとして管理する。各バッファメ
モリ１１１　〜１１３　から読み出されたセルは、それ
ぞれのヘッダ部で指定された宛先の出線２１　，２４お
よび２３　に出力される。

【００５６】上記の例では入力したセルの宛先出線がす
べて異なっていたが、タイムスロット２で入力したセル
は同一宛先出線のものが存在している。タイムスロット
２で入力したＦ２セル、Ｇ２セル、Ｈ１セルは、同様に
してバッファメモリ１１４　，１１５　および１１６　
にそれぞれ書き込まれるが、この三つのセルのヘッダ部
には、すべて同一の出線２４　を指定するＯ４　が記さ
れている。

【００５７】ここで、図２〜図４の例では入線の若番順
の優先を付けてあり、セルの待ち合わせを行い、タイム
スロット４，５，６でバッファメモリ１１４　，１１５
　，１１６　の順にＦ２，Ｇ２，Ｈ１セルを読み出し、
それを出線２４　に送出している。以下この手順でセル
の交換が実行される。

【００５８】ここで、タイムスロット８では、バッファ
メモリ１１３　内にＩ２セルとＨ６セルとが記憶されて
おり、それぞれの宛先がＩ２セルでは出線２２　，Ｈ６
セルでは出線２３　と互いに異なっているが、同一のバ
ッファメモリ１１３　に蓄積されているために同時に取
り出すことができない。

【００５９】このような場合には、出線２１　〜２４　
対応に固定的あるいは乱数により毎度変わるような優先
順位を付けて、一つのセル、例えばセルＩ２のみを取り
出し、他のセル　　Ｈ６を待ち合わせることによって、
衝突を避けることができる。

【００６０】このようなことは、他にタイムスロット９
，１０，１５でも起こっているが、いずれも衝突によっ
てセルが失われるようなことはない。

【００６１】 実施例２． 次に請求項２に記載の発明の一実施例を図について説明
する。図５は請求項２に記載の発明の一実施例によるセ
ル交換装置の構成を示すブロック図であり、前述した請
求項１に記載の発明の一実施例によるセル交換装置（図
１）と同一または相当部分には同一符号を付して説明を
省略する。

【００６２】図において、１０ｂ１　〜１０ｂｎ　は前
記入線１１　〜１ｎ　に対応して設けられ、入線１１　
〜１ｎ　より入力されたセルのヘッダ部より宛先の出線
２１　〜２ｍ　を検出し、また１タイムスロットの間だ
け前記セルを保留するヘッダ処理回路であり、バッファ
メモリ１１１　〜１１ｐ　（ｎ＋ｍ−１）個用意されて
いる。

【００６３】また、１５ｂは１タイムスロットで前記入
線空間スイッチ１３のスイッチングを制御してセルが蓄
積されるバッファメモリ１１１　〜１１ｐ　の選択を行
うとともに（セルの書き込み）、蓄積されたセルのバッ
ファメモリ１１１　〜１１ｐ　上のアドレスを、各セル
の宛先別、且つ読み出しタイムスロット別に管理して、
読み出しタイムスロットの各セルをそのヘッダ部で指定
される前記出線２１　〜２ｍ　に所定の順番で出力させ
るバッファ制御回路である。

【００６４】前記バッファ制御回路１５ｂにおいて、２
１はアドレステーブルであり、出線２１　〜２ｍ　のそ
れぞれに対応して設けられている。入線１１　〜１ｎ　
セルが到着すると、このアドレステーブル２１は、その
入線１１　〜１ｎ　に対応付けられたヘッダ処理回路１
０ｂ１　〜１０ｂｎ　によって検出された当該セルの出
線番号を受け、そのセルを蓄積するバッファメモリ１１
１　〜１１ｐ　を選択して当該出線宛先別にバッファメ
モリ番号とそのラインアドレスを蓄積する。

【００６５】２０は前記アドレステーブル２１によって
決定されたセルを蓄積するバッファメモリ番号とライト
アドレスを受け、バッファメモリ１１１　〜１１ｐ　と
ヘッダ処理回路１０ｂ１　〜１０ｂｎ　とを接続するた
め、前記入線空間スイッチ１３のスイッチングを制御す
る入線接続指示回路である。

【００６６】２２は前記アドレステーブル２１を参照し
てバッファメモリ１１１　〜１１ｐ　から読み出すセル
を決定し、そのアドレステーブル２１から読み出したア
ドレスをリードアドレスとして、該当するバッファメモ
リ１１１　〜１１ｐ　に対応付けられた記憶制御回路１
２へ送るとともに、出線空間スイッチ１４のスイッチン
グを制御して、前記バッファメモリ１１１　〜１１ｐ　
を該当する出線２１　〜２ｍ　に接続する出線接続指示
回路である。

【００６７】次に動作について説明する。ここで、図６
〜図８はその各部の信号のタイミングを示すタイムチャ
ートで、入線１１　〜１ｎ　の本数ｎ及び出線２１　〜
２ｍ　の本数ｍがそれぞれ４本で、バッファメモリ１１
１　〜１１ｐ　の個数ｐがｎ＋ｍ−１の７個である場合
の制御の流れを示している。

【００６８】また、ここで扱われるセルは固定長であり
、入線１１　〜１４　に入力される前にセル入力位相が
調整されて、全線からのセル入力は同一の位相で供給さ
れるものとし、説明の都合上この入線１１　〜１４　を
Ｉ０　，Ｉ１　，Ｉ２　，Ｉ３　、出線２１　〜２４　
をＯ０　，Ｏ１　，Ｏ２　，Ｏ３　と記述する。また、
各バッファメモリ１１１　〜１１７　の番号をそれぞれ
バッファ＃０，バッファ＃１，…，バッファ＃６と記述
する。

【００６９】図６〜図８（イ）はタイムスロット番号を
、（ロ）は入線Ｉ０　〜Ｉ３　に入力されるセルの一例
を、（ハ）はアドレステーブル２１の内部状態を、（ニ
）と（ホ）はそれぞれ入線接続指示回路２０と出線接続
指示回路２２の内部状態を、（ヘ）はバッファメモリ１
１１　〜１１７　のセルの蓄積状態を、（ト）は出線Ｏ
１　〜Ｏ３　に出力されるセルを示している。ここで、
すべての回路は同期して、タイムスロットで１セルの入
力及び出力ができるものとする。

【００７０】入線Ｉ０　〜Ｉ３　にセルが入力されると
、各入線Ｉ０　〜Ｉ３　に対応して設けられたヘッダ処
理回路１０ｂ１　〜１０ｂ４　は、入力されたセルのヘ
ッダ部より出線番号を検出し、またこの１タイムスロッ
トの間は当該セルを保留する。

【００７１】バッファ制御回路１５ｂ内のアドレステー
ブル２１は、このヘッダ処理回路１０ｂ１　〜１０ｂ４
　を参照して、各入線Ｉ０　〜Ｉ３　に入力したセルを
それぞれどのバッファメモリ１１１　〜１１７　に書き
込むかを決定し、その結果を入線接続指示回路２０に指
示することによって、入線空間スイッチ１３がセルの到
着した入線Ｉ０　〜Ｉ３　とセルを記憶するため選択さ
れたバッファメモリ１１１　〜１１７　とを接続する。

【００７２】なお、一つのバッファメモリは、同一タイ
ムスロットで１セルの書き込みと１セルの読み出しか出
来ないので、バッファメモリ１１１　〜１１７　の選択
は同一タイムスロットで複数のセルの書き込み及び読み
出しが起こらないようにしなければならない。

【００７３】このアドレステーブル２１内部には宛先出
線別に行をとり読み出しタイムスロット別に列をとった
表があり、一つ一つの升目にそのタイムスロットで読み
出されるセルの格納されているバッファメモリの番号と
当該バッファメモリ内のアドレスが格納されている。ま
た、任意のタイムスロットで何も読み出すセルがない出
線に対しては、該当する升目には空信号が入っている。

【００７４】ここで、セルが到着したときにセルをバッ
ファメモリ１１１〜１１７　に接続する入線空間スイッ
チ１３の接続の仕方は種々考えられるが、セルがバッフ
ァメモリ１１１　〜１１７　に記憶され、後に読み出さ
れる時に同一バッファメモリ内に読み出したいセルが２
個以上あることは望ましくない。

【００７５】従って、これを防ぐようにセルを多数のバ
ッファメモリ１１１　〜１１７　に分散させる方法がよ
く、そのためにはバッファメモリ１１１　〜１１７　は
、入線数と同じ数では不十分である。また、セルを書き
込むときにもバッファは互いに異なったものを選択しな
ければ成らないので、バッファメモリ線ｐは最低でも（
入線数ｎ）＋（出線数ｍ）−１だけ必要である（この実
施例ではバッファメモリ数ｐは７である）。

【００７６】また、図６〜図８では、前記アドレステー
ブル２１内の表は読み出しタイムスロット別に区切られ
ているが、容量は有限なので、タイムスロットに対して
循環的に再利用する。このため、次タイムスロットで読
み出した位置をリードポインタｒｐで指し示し、これを
循環的に更新している。

【００７７】また、表では先着順に到着したセルの待ち
行列を出線宛先別に作っているが、この待ち行列の最後
尾の次位置に次の書き込み位置を示すライトポインタｗ
ｐｏ〜ｗｐ３　を出線宛先別に用いる例を示している。

【００７８】また、セルを書き込むバッファメモリ１１
１　〜１１７　を決定する方法は、セルが入線に到着す
ると、入線Ｉｏ　からＩ３　の順に候補となるバッファ
メモリ１１１　〜１１７　を挙げ、同一タイムスロット
で同一バッファメモリ１１１　〜１１７　に複数のセル
の書き込み、同一タイムスロットで同一バッファで同一
バッファメモリ１１１　〜１１７　から複数のセルの読
み出しが起こらないことを確認して、候補を決定する例
である。また、候補となるバッファメモリ１１１　〜１
１７　はセルの保留で一杯になっていないものを循環的
にあげる例を示している。

【００７９】また、図６〜図８では、タイムスロット１
以前にはセルの到着がないものとしている。タイムスロ
ット１の時、入線Ｉ０　，Ｉ１　及びＩ３　にセルが到
着している。なお、ここではセルの呼称は入線番号・出
線番号・セル到着時のタイムスロットを用いて表してお
り、すなわち、セル３１２はタイムスロット２において
入線Ｉ３　に到着し、出線Ｏ１　を宛先とするセルであ
る。

【００８０】タイムスロット１ではリードポインタｒｐ
は表の第２列の位置にあり、図には記載されていないが
、タイムスロット１の初期にライトポインタｗｐ０　〜
ｗｐ３　はすべて表の第３列の位置にあるものとする。 入線Ｉ０　に到着したセル０１１は、現在表中に他のセ
ルが存在しないので例えばバッファ＃０に格納するが、
このバッファメモリ１１１　には記憶制御回路１２が付
随していて書き込むアドレスを管理しており、いま書き
込みアドレスが０の例を示す。図中表内升目の上段はバ
ッファメモリ１１１　〜１１７　の番号を示し、下段は
当該バッファメモリ１１〜１１７　ないのアドレスを示
している。

【００８１】一方、入線Ｉ１　に到着したセル１２１は
出線Ｏ２を目指すので、いまセル１２１に用いたバッフ
ァ＃０以外の例えばバッファ＃１が候補として考えられ
る。当該セルを読み出す時には表中第３列を見ればよく
他にバッファ＃０しか用いられていないので、バッファ
＃１は条件を満たす。

【００８２】従って、セル１２１はバッファ＃１のアド
レス０に格納される。入線Ｉ３　に到着したセル３１１
は出線Ｏ１　を目指すので、いまセル０１１、セル１２
１に用いたバッファ＃０，＃１以外の例えばバッファ＃
２のアドレス０に格納する。

【００８３】以上次タイムスロットの書き込み及び読み
出しが決定すると、入線接続指示回路２０及び出線接続
指示回路２２に接続を指示し、入線空間スイッチ１３お
よび出線空間スイッチ１４が交換を行う、タイムスロッ
ト２では入線空間スイッチ１３が、入線Ｉ３　とバッフ
ァ＃０、入線Ｉ１　とバッファ＃１、入線Ｉ３　とバッ
ファ＃２が接続され、タイムスロット２においてこれら
のセルの書き込みが行われる。

【００８４】また、読み出しポインタｒｐが指示する内
容、すなわち表中第２列はすべて空信号が入っているの
で、出線接続指示回路２２には出線空間スイッチ１４の
無接続を指示することになる。

【００８５】タイムスロット２では、入線Ｉ０　〜Ｉ３
　全てにセルが到着する。タイムスロット１と同様、同
一タイムスロットで複雑のセルの書き込みまたは読み出
しが同一バッファメモリ１１１　〜１１７　に起こらな
いようにバッファメモリ１１１　〜１１７　が選択され
ている。

【００８６】また、タイムスロット２では、タイムスロ
ット１のときに比べ、リードポインタｒｐが一つ更新さ
れ、表中第３列の所にある。これを、出線接続指示回路
２２に指示し、タイムスロット３で、出線空間スイッチ
１４により、バッファ＃０と、出線Ｏ１　、バッファ＃
１と出線Ｏ２　が接続され、タイムスロット３において
、これらのセルの読み出しが行われる。

【００８７】以上の例は、セルが入線に到着すると、入
線Ｉ０　からＩ３　の順に候補となるバッファメモリ１
１１　〜１１７をあげ、１つのタイムスロットで同一バ
ッファメモリ１１１　〜１１７　に複数のセルの書き込
み、及び同一バッファメモリ１１１　〜１１７　から複
数のセルの読み出しが起こらないことを確認して、候補
を決定する例であり、また、候補となるバッファメモリ
１１１　〜１１７　はセルの保留で一杯になっていない
ものを循環的にあげる例であった。

【００８８】タイムスロット４において、セル１３４は
出線Ｏ３　宛であり、候補としてはじめバッファ＃５が
挙げられたが、同一タイムスロットでの読み出しに他で
も使われる予定なのでバッファ＃６が挙げられ決定した
、同様に、セル３０４に対しても、最終的にはバッファ
＃３が選択されている。この２例では〇で示している。

【００８９】このように、ただ単にバッファメモリ１１
１　〜１１７　を循環的に割り当てるＨ方法に比べて、
セルの衝突を避けることができ、この衝突によってセル
が失われることを防いでいる。

【００９０】 実施例３． 次に請求項３に記載の発明の一実施例を図について説明
する。図９は請求項３に記載の発明の一実施例によるセ
ル交換装置の構成を示すブロック図であり、前述した請
求項１に記載の発明の一実施例によるセル交換装置（図
１）と同一または相当部分には同一符号を付して説明を
省略する。

【００９１】図において、２３１　〜２３ｍ　は各出線
２１　〜２ｍ　に対応して設けられ、出線空間スイッチ
１４によって所定のバッファメモリ１１１　〜１１ｐ　
に接続されて、当該バッファメモリ１１１　〜１１ｐ　
より出線速度のｒ倍（２≦ｒ＜出線数）の速度で読み出
されるセルを蓄積し、前記出線速度に合わせて対応付け
られた出線２１　〜２ｍ　に出力する出線速度調整バッ
ファである。

【００９２】また、１５ｃは書き込みバッファ選択回路
１６、アドレス交換回路１７、アドレス待ち行列１８１
　〜１８ｍ　、および読み出しバッファ選択回路１９を
備え、入線空間スイッチ１３のスイッチングを制御して
、セルが書き込まれるバッファ１１１　〜１１ｐ　を選
択するとともに、書き込まれたセルのバッファメモリ１
１１　〜１１ｐ上のアドレスを前記セルの宛先別に管理
し、それに基づいてセルをバッファメモリ１１１　〜１
１ｐ　より所定の順番で、出線速度のｒ倍（２≦ｒ＜出
線数）の速度で読み出させ、当該セルがそのヘッダ部で
指定される出線２１　〜２ｍ　に出力されるように出線
空間スイッチ１４を制御して、対応する出線速度調整バ
ッファ２３１　〜２３ｍ　に書き込み、それを出線速度
に合わせて読み出して、対応する出線２１　〜２ｍ　に
出力させるバッファ制御回路である。

【００９３】次に動作について説明する。ここで、図１
０〜図１２はその各部の信号のタイミングを示すタイム
チャートであって、請求項１に記載の発明における図２
〜図４の場合と同様に、入線１１　〜１ｎ　の本数ｎお
よび出線２１　〜２ｍ　の本数ｍがそれぞれ４本で、バ
ッファメモリ１１１　〜１１ｐ　の個数ｐが１０個であ
る場合の制御の流れを示し、その（イ）〜（ソ）はそれ
ぞれ図２〜図４のそれらと同一である。

【００９４】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線１１　〜１ｎ　に入
力される前にセル入力位相が調整されて、全線からのセ
ル入力は同一の位相で供給されるものとする。

【００９５】基本的なセルの交換手順は第１の請求項の
発明の場合と同様に進行する。今、図示のようにタイム
スロット８では、バッファメモリ１１３　内に１２セル
とＨ６セルとが記憶されている。ここで、これら両セル
ではそれぞれの宛先が、１２セルは出線２２　、Ｈ６セ
ルは出線２３　と互いに異なってはいるが、それらを出
線２１　〜２４　の出線速度と同一の速度で読み出そう
としても、同一のバッファメモリ１１３に蓄積されてい
るために、同時に取出すことはできない。

【００９６】図１３〜図１４は図１０〜図１２のタイム
スロット６〜１３の部分を拡大して示すタイムチャート
である。図１３〜図１４ではバッファメモリ１１１　〜
１１１０の読み出しを出線２１　〜２４の出線速度の３
倍の速度で行う場合について示している。図中（ホ）〜
（カ）はバッファメモリ１１１　〜１１１０のセルの蓄
積例を、（ツ）〜（ラ）は出線速度調整バッファ２３１
　〜２３４　へのセルの書き込み状態を、（ヨ）〜（ソ
）は出線２１　〜２４　から出力されるセルの一例をそ
れぞれ示している。

【００９７】ここで、前記タイムスロット８でバッファ
メモリ１１３　内の１２セルとＨ６セルとは異なる宛先
へ向かうセルであり、バッファメモリ１１３　より出線
速度の３倍の速度で読み出せば、両方のセルを該当する
出線２２　と２３　へ同時に出力することができる。即
ち、バッファメモリ１１１　〜１１１０から出線速度の
３倍の速度で読み出せば、同一のバッファメモリ１１１
　〜１１１０内に３個まで、同一タイムスロットで読み
出したセルの重複を許容できることになる。

【００９８】このようなことは、他のタイムスロット９
，１０，１５でも起こっているが、いずれも衝突によっ
てセルが待ち合わせを行うようなことはない。

【００９９】なお、バッファメモリ１１１　〜１１１０
の読み出し速度を出線速度の３倍とした場合について説
明したが、一般には２以上、出線数未満のｒ倍としてよ
い。 また、各バッファメモリ１１１　〜１１１０としてデュ
アルポートメモリの使用を想定したが、倍速以上で動作
可能なシングルポートメモリでも実現可能である。

【０１００】さらに、１タイムスロットで同一のバッフ
ァメモリ１１１　〜１１ｐ　から読み出そうとするセル
の個数が前記ｒを越えた場合、出線２１　〜２ｍ　対応
に、固定的あるいは乱数によって毎度変わるような優先
順位を付けてｒ個のセルのみを取り出し、他のセルを待
ち合わせさせれば衝突をさけることができる。

【０１０１】 実施例４． 次に請求項４に記載の発明の一実施例を図について説明
する。図１５は請求項４に記載の発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
請求項１に記載の発明の一実施例によるセル交換装置（
図１）と同一または相当部分には同一符号を付して説明
を省略する。

【０１０２】図において、２４１　〜２４ｎ　は各入線
１１　〜１ｎ　に対応して設けられ、対応付けられたヘ
ッダ処理回路１０ａ１　〜１０ａｎ　より出力されるセ
ルを蓄積し、それを入線速度のｗ倍（２≦ｗ＜入線数）
の速度で読み出して入線空間スイッチ１３によって接続
された所定のバッファ１１１　〜１１ｐ　に送出する入
線速度調整バッファである。

【０１０３】また、１５ｄは書き込みバッファ選択回路
１６、アドレス交換回路１７、アドレス待ち行列１８１
　〜１８ｍ　、および読み出しバッファ選択回路１９を
備え、入線速度調整バッファ２４１　〜２４ｎ　に蓄積
されたセルを入線速度のｗ倍（２≦ｗ＜入線数）の速度
で読み出し、入線空間スイッチ１３を制御してセルが書
き込まれるバッファメモリ１１１　〜１１ｐ　を選択し
て、そのセルを当該バッファメモリ１１１　〜１１ｐ　
に前記入線速度のｗ倍の速度で書き込ませるとともに、
書き込まれたセルのバッファメモリ１１１　〜１１ｐ内
のアドレスをセルの宛先別に管理し、それに基づいて出
線空間スイッチ１４を制御して、セルをそのヘッダ部で
指定される出線２１　〜２ｍに、所定の順番で出力させ
るバッファ制御回路である。

【０１０４】次に動作について説明する。ここで、図１
６〜図１８はその各部の信号のタイミングを示すタイム
チャートであって、請求項１に記載の発明のおける図２
〜図４の場合と同様に、入線１１　〜１ｎ　の本数ｎお
よび出線２１　〜２ｍ　の本数ｍがそれぞれ４本で、バ
ッファメモリ１１１　〜１１ｐ　の個数ｐが１０個であ
る場合の制御の流れを示し、その（イ）〜（ソ）はそれ
ぞれ図２〜図４のそれらと同一である。

【０１０５】また、バッファメモリ１１１　〜１１ｐ　
の容量はそれぞれ２セル分であり、ここで扱われるセル
は固定長でランダムに入力されるもので、入線１１　〜
１ｎ　に入力される前にセル入力位相が調整され、全線
からのセル入力は同一の位相で供給されるものとする。

【０１０６】入線１１　〜１４　にセルが入力されると
、各入線１１　〜１４　に対応のヘッダ処理回路１０１
　〜１０４　はそのヘッダ部より出線番号を検出し、当
該セルを対応する入線速度調整バッファ２４１　〜２４
４　に書き込む。

【０１０７】一方、バッファ制御回路１５ｄ内の書き込
みバッファ選択回路１６は、このヘッダ処理回路１０１
　〜１０４　を参照して、入線空間スイッチ１３に、セ
ルの書き込まれた入線速度調整バッファ２４１　〜２４
４　と、そのセルを記憶するために選択されたバッファ
メモリ１１１　〜１１１０とを個々に接続するように指
示する。

【０１０８】なお、この入線速度調整バッファ２４１　
〜２４４の読み出し速度、即ちバッファメモリ１１１　
〜１１１０の書き込み速度は、入線１１　〜１４　の入
線速度の２倍とし、１タイムスロット内で、同一のバッ
ファメモリ１１１　〜１１１０に２個のセルを書き込め
るものとする。

【０１０９】ここで、バッファメモリ１１１　，１１２
　，１１３　，…，１１１０の順に選択し、到着したセ
ルを順番に書き込んでゆくものとした場合、あるタイム
スロットで書き込むべきバッファメモリ１１１　〜１１
１０の中に、容量がすでに一杯になったものがあれば、
それをとばして次のバッファメモリ１１１　〜１１１０
に書き込むものとする。

【０１１０】また、セルの書き込みはなるべく異なるバ
ッファメモリ１１１　〜１１１０に分散させるのが好ま
しいが、この実施例ではバッファメモリ１１１　〜１１
１０の書き込み速度を入線速度の２倍としているため、
セル廃棄が起る状況がやむをえない場合には、１つのバ
ッファメモリ１１１　〜１１１０に１タイムスロットで
複数（２個）のセルの書き込みを許容して、セル廃棄が
少なくなるようにしている。

【０１１１】即ち、図１６〜図１８のタイムスロット１
１で入力されたＦ１０セル、Ｈ１０セル、１８セルは、
当該タイムスロット１１での空きバッファメモリ１１６
　の２セル分と１１７　の１セル分だけであるため、そ
れぞれを互いに異なったところに書き込むことはできな
い。

【０１１２】従って、バッファメモリ１１１　〜１１１
０への書き込み速度が入線速度の２倍であることを利用
して、バッファメモリ１１６　にＦ１０セルとＨ１０セ
ルの２つを書き込んで、セルの廃棄を防止している。こ
れら３つのセルを書き込み終わった状態を図１６〜図１
８の（ヌ），（ル）中に実線で囲んで示している。

【０１１３】以下、基本的なセルの交換手順は請求項１
に記載の発明の場合と同様に進行する。

【０１１４】以上、バッファメモリ１１１　〜１１１０
への書き込み速度を入線速度の２倍とした場合を説明し
たが、一般には２以上、入線数未満のｗ倍としてよい。 また、各バッファメモリ１１１　〜１１１０としてデュ
アルポートメモリの使用を想定したが、倍速以上で動作
可能なシングルポートメモリでも実現可能である。

【０１１５】 実施例５． 次に請求項５に記載の発明の一実施例を図について説明
する。図１９は請求項５に記載に発明の一実施例による
セル交換装置の構成を示すブロック図であり、前述した
請求項１に記載の発明の一実施例によるセル交換装置（
図１）と同一または相当部分には同一符号を付して説明
を省略する。

【０１１６】図において、２５１　〜２５ｍ　は各出線
２１　〜２ｍ　に対応して設けられ、出線空間スイッチ
１４によって所定のバッファメモリ１１１　〜１１ｐ　
に接続され、当該バッファメモリ１１１　〜１１ｐ　よ
り読み出されるセルを１個もしくは複数個蓄積可能であ
り、そのセルを出線送出順序に従って出線２１　〜２ｍ
　に送出するフレームバッファである。

【０１１７】また、１５ｅはバッファ選択回路１６、ア
ドレス交換回路１７、アドレス待ち行列１８１　〜１８
ｍ　、および読み出しバッファ選択回路１９を備え、入
線空間スイッチ１３のスイッチングを制御して、セルが
書き込まれるバッファメモリ１１１　〜１１ｐ　を選択
するとともに、書き込まれたセルのバッファメモリ１１
１　〜１１ｐ　上のアドレスを前記セルの宛先別に管理
して、それに基づいて出線空間スイッチ１４の制御を行
い、セルをそのヘッダ部で指定される出線２１　〜２ｍ
　に対応したフレームバッファ２５１　〜２５ｍ　に書
き込み、出線２１　〜２ｍ　における１セルの送出時間
を１タイムスロットとしたとき、複数タイムスロットで
構成される１フレーム時間単位で動作して、１フレーム
内で出線２１　〜２ｍ　に送出するセルを、あらかじめ
定められた送出順序とは無関係に、かつセルの衝突をさ
けながら、フレームバッファ２５１　〜２５ｍ　に送出
するように制御するバッファ制御回路である。

【０１１８】また、図２０は前記フレームバッファ２５
１　〜２５ｍ　の構成を示すブロック図である。図示の
ように、フレームバッファ２５１　〜２５ｍ　はそれぞ
れ、１つの振り分け回路３１、ｑ個のセルバッファ３２
１　〜３２ｑ　、および１つの循環スイッチ３３によっ
て構成されている。ここで、ｑは前記１フレームを構成
するタイムスロットの数を示す。

【０１１９】次に動作について説明する。ここで、図２
１〜図２３はその各部の信号タイミングを示すタイムチ
ャートであって、入線１１　〜１ｎ　の本数ｎおよび出
線２１　〜２ｍ　の本数ｍがそれぞれ４本で、バッファ
メモリ１１１　〜１１ｐ　の個数ｐが６個である場合の
制御の流れを示している。

【０１２０】また、ここで扱われるセルは固定長でラン
ダムに入力されるものであり、入線１１　〜１ｎ　に入
力される前にセル入力位相が調整されて、全線からのセ
ル入力は同一の位相で供給されるものとする。

【０１２１】同図（イ）〜（ニ）は入線１１　〜１４　
に入力されるセルの一例を、同図（ホ）〜（ヌ）はその
場合のバッファメモリ１１１　〜１１６　のセルの蓄積
の一例を、同図（ル）〜（ソ）はフレームバッファメモ
リ２５１　〜２５４　内のセルバッファ３２１　，３２
２　を、同図（ツ）〜（ラ）は出線２１　〜２４　出力
されるセルの一例を示している。ここで、全ての回路は
同期していて、１タイムスロットで１セルの入力および
出力ができ、２タイムスロットで１フレームを作るもの
とする。

【０１２２】入線１１　〜１ｎ　にセルが入力されると
、各入線１１　〜１ｎ　に対応して設けられたヘッダ処
理回路１０ａ１　〜１０ａｎ　が、入力されたセルのヘ
ッダ部より出線番号を検出する。バッファ制御回路１５
の書き込みバッファ選択回路１６は、このヘッダ処理回
路１０ａ１　〜１０ａｎ　を参照して、入線空間スイッ
チ１３に、セルの到着した入線１１　〜１４　とセルを
記憶するため選択されたバッファメモリ１１１　〜１１
６　とを個々に接続するように指示する。

【０１２３】ここで、入線空間スイッチ１３の接続に仕
方は種々考えられるが、図２１〜図２３においては、簡
単な制御例としてバッファメモリ１１１　〜１１６　を
順に選び、到着したセルを書き込んでいく方法を示して
いる。なお、ここではセルの呼称を宛先出線番号、入線
番号、入力タイムスロットにより、セル２３１のように
示している。タイムスロット１では、入線１１　〜１４
　の全てにセルが到着し、バッファメモリ１１１〜１１
６　が選ばれ書き込まれている。

【０１２４】先述のように１フレームは２タイムスロッ
トで構成されているので、バッファメモリ１１１　〜１
１６　からの読み出しはタイムスロット１および２にお
いて、セルの衝突が起きないように行われる。同図の例
では、衝突が起こらず、フレームバッファメモリ２５１
　〜２５４　へセルが読み出されている。

【０１２５】しかし、タイムスロット３で、バッファメ
モリ１１２　の（ヘ）ではセル１２１とセル２４２を同
時に読み出す必要があり、衝突を生じているが、このフ
レームで第１番目のタイムスロットと、第２番目のタイ
ムスロットで両者を別々に読み出すことで、衝突を避け
ることを可能にしている。

【０１２６】一般に、１フレームをｑタイムスロットで
構成する場合、１つのバッファメモリ１１１　〜１１６
　には最大ｑ個のセルまでの重複があっても、衝突を防
ぐことができる。即ち、ｑの値を大きくするほど、衝突
が起こる確立が小さくすることができる。

【０１２７】その場合、フレームバッファ２５１　〜２
５４　は次のように動作する。即ち、ｑ個のセルバック
３２１　〜３２ｑ　は各々１セル分の蓄積容量を持ち、
ｑタイムスロットで構成される１フレーム内においてそ
れぞれ１タイムスロット目、２タイムスロット目、…、
ｑタイムスロット目のセルを蓄積する。

【０１２８】振り分け回路３１は１フレーム内にランダ
ムな順で入力されるセルを、それぞれ出線２１　〜２ｍ
　への出力順序に対応した前記セルバック３２１　〜３
２ｑ　に振り分ける。循環スイッチ３３はフレームに同
期して動作し、フレームの初めから、セルバック３２１
　，３２２　，…，３２ｑ　の順に選択して、それを出
線２１　〜２ｍ　に接続する。

【０１２９】 実施例６． なお、バッファメモリ１１１　〜１１ｐ　の読み出し速
度を、出線２１　〜２ｍ　の速度とは異なる、前記実施
例の場合のｒ倍（２≦ｒ≦出線数）としてもよい。その
場合、１フレームをｑタイムスロットで構成すれば、１
つのバッファメモリ１１１　〜１１ｐ　には最大ｒ×ｑ
個のセルまで重複があっても衝突を防ぐことができ、衝
突の起こる確立をさらに低減できる。

【０１３０】 実施例７． また、上記フレームバッファ２５１　〜２５ｍ　を、セ
ルのヘッダ情報をハードウェアで直接参照して高速にス
イッチングする方式の一例として、従来より用いられて
いるバンヤン網と呼ばれているスイッチ網の出線に付加
しても、セルの衝突率の低減に有効である。

【０１３１】次に請求項６に記載したそのような発明の
一実施例について説明する。図２４は請求項６に記載の
発明の一実施例によるセル交換装置を示すブロック図で
ある。図において、１１　〜１８　は入線、２１〜２８
　は出線、２５１　〜２５８　はフレームバッファで、
図１９で同一符号を付した部分に相当するものである。

【０１３２】また、２６はバンヤン網であり、２７１　
〜２７８はその入線１１　〜１８　の各々に対応して設
けられた入力バッファ、２８はこの入力バッファ２７１
　〜２７８　を制御する入力バッファ制御部である。２
９はこれらバンヤン網２６、入力バッファ２７１　〜２
７８　および入力バッファ制御部２８にて形成されるス
イッチ部である。

【０１３３】次に動作について説明する。ここで、フレ
ームバッファ２５１　〜２５８　は、請求項５に記載の
発明の実施例（図１９）のそれと同様に動作する。

【０１３４】図２４において、入線１１　〜１８　から
入力したセルは、バンヤン網２６により宛先出線２１　
〜２８　を目指す。ここで、１フレームは２タイムスロ
ットから構成されているものとする。

【０１３５】今、入線１１　にタイムスロット１でセル
Ａ（出線２１　宛て）、タイムスロット２でセルＣ（出
線２５　宛て）が到着し、入線１５　にタイムスロット
１でセルＢ（出線２２　宛て）、タイムスロット２でセ
ルＤ（出線２６　宛て）が到着した場合を例に説明する
。

【０１３６】到着順序、すなわちタイムスロット１でセ
ルＡとセルＢを、タイムスロット２でセルＣとセルＤを
送出すればお互いのセルの経路が同じとなり衝突し、ど
ちらかのセルは廃棄されるか、入力バッファ２７１　〜
２７８　で１タイムスロットだけ待ち、つぎのタイムス
ロットでまた出線２１　〜２８　を目指すことになる。

【０１３７】しかし、入力バッファ制御部２８が、この
２タイムスロットをまとめて管理し、一度入力セルを入
力バッファ２７１　，２７５　に蓄積し、はじめの１タ
イムスロットでセルＡとセルＤを、次のタイムスロット
でセルＣとセルＢを送出するようにすれば、衝突を避け
ることができる。

【０１３８】また、出線２１　に対応したフレームバッ
ファ２５１　が、セルＡを第１スロット目に対応したセ
ルバッファ３２１　に書き込み、出線２６　に対応した
フレームバッファ２５６　が、セルＤを第２スロット目
に対応したセルバッファ３２２　に書き込むことで、最
終的に出線２１　〜２８　にセルは順序正しく送出され
る。

【０１３９】 実施例８． なお、上記請求項１〜６に記載の発明の実施例とも、単
体のセル交換装置を示したが、このセル交換装置をリン
ク接続し、順次多段に接続してもよい。

【０１４０】 実施例９． また、セルのヘッダ部の宛先情報として、セル交換装置
の出線に対応して、直接出線番号を与えるものを示した
が、ヘッダ部の宛先情報にコード化した番号を与える等
何らかの変換処理を行ってもよい。

【０１４１】 実施例１０． また、図２〜図４、図６〜図８、図１０〜図１２、図１
６〜図１８および図２１〜図２３ではセルが入線に到着
したとき、簡単のためバッファメモリ１１１　，１１２
　，１１３　，……（図６〜図８ではバッファ＃０，＃
１，……）の順に候補を選んでセルを書き込む制御をす
る例を示したが、個々をバッファメモリが、全入線で共
有される一つの大きなバッファメモリとほぼ同等の性能
をそなえるように、セル保留残留が最も少ないバッファ
メモリを候補として選んでセルを書き込む方法をとり、
セル到着の変動に対しセル廃棄率を更に低くするように
してもよい。

【０１４２】 実施例１１． また、上記請求項１〜６に記載の発明の実施例とも、一
つのセルは一つの出線だけに出力される場合について説
明したが、アドレスの指定の仕方によっては、複数の出
線に出力するように出力段セル選択回路を設定しておく
ことは可能であり、同様にして放送機能の付加も可能で
ある。

【０１４３】 実施例１２． また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて伝送し、ヘッダ部とデータ部を
並列して配置された複数の信号線にそれぞれ割り当てら
れるようにしてもよい。

【０１４４】 実施例１３． さらに、上記請求項１〜５に記載の発明の実施例とも、
入線のリング速度を同一としたが、バッファメモリから
の読み出しを速度を、入線のリンク速度より速くすれば
トラヒック集束が可能であり、逆に入線のリンク速度を
出線の速度より速くすることも可能である。また、セル
交換装置をリンク接続した時、段間の速度を入線の速度
よりも、より高速にすることにより、セル交換装置段間
でのセル廃棄率を更に低いものとすることが出来る。

【０１４５】 実施例１４． また、上記請求項１〜５に記載の発明の実施例とも、セ
ル交換装置の出線に対応してそれぞれ一つのアドレス待
ち行列を設けたが、それぞれの出線に優先度別に複数の
アドレス待ち行列を割り当て、セルのヘッダ部に宛先出
線以外に付加される優先度を示す符号に基づいて優先度
の高いセルを先にバッファメモリから読み出すことも可
能である。

【０１４６】 実施例１５． さらに、動作速度の制約が要る場合等には、このセル交
換装置の前段および後段に、直列／並列変換回路、並列
／直列変換回路をつけて、並列信号として処理してもよ
い。

【０１４７】

【発明の効果】以上のように請求項１に記載の発明によ
れば、入線より入力されたセルを、その宛先の検出を行
った後、入線空間スイッチによって選択されたバッファ
メモリへ蓄積し、蓄積されたセルのバッファメモリ上に
アドレスをその宛先別に管理して、当該宛先別に管理さ
れたアドレスに基づいてバッファメモリをアクセスし、
そこに蓄積されたセルを読み出して、出線空間スイッチ
によって当該バッファメモリに接続された出線に出力す
るように構成したので、バッファメモリよりセルを読み
出す際に、複数のセルが空間スイッチによって他のセル
との衝撃を避けながら出線に導かれ、速度が全回路で同
一であり、速度を上げずにセルの交換を行うことが可能
となり、さらに、バッファメモリの数も削減できるので
、バッファメモリと入線および出線とを接続する空間ス
イッチの規模を大きくせずに、セルの書き込み数がバッ
ファメモリの容量を超えることで生ずるセル廃棄率を下
げることが可能なセル交換装置が得られる効果がある。

【０１４８】また、請求項２に記載の発明によれば、１
タイムスロットを動作単位として、この１タイムスロッ
トで重複を避けて選択したバッファメモリにヘッダ処理
回路に保留されているセルを書き込むとともに、前記バ
ッファメモリ内のアドレスで宛先別、かつ同一タイムス
ロットでの宛先の重複を避けて読み出しタイムスロット
別に管理しているセルを、該セルのヘッダ部で指示され
る出線に出力するようにしたので、書き込み及び読み出
し動作におけるセルの衝突による廃棄あるいは待ち合せ
を回避できるセル交換装置が得られる効果がある。

【０１４９】さらに、請求項３に記載の発明によれば、
宛先検出が行われたセルを選択されたバッファメモリへ
蓄積し、当該セルのバッファメモリ上のアドレスをその
宛先別に管理して、そのアドレスに基づいてバッファメ
モリをアクセスしてそこに蓄積されたセルを出線速度の
ｒ倍（２≦ｒ＜出線数）の速度で読み出すように構成し
たので、バッファメモリよりセルを読み出す際に、複数
のセルが空間スイッチによって、同一のバッファメモリ
からｒ個までのセルの重複を許容しながら、他のセルと
の衝突を避けて出線に導かれ、最も高速となったとして
もたかだか出線速度のｒ倍までであり、速度をあまり上
げることなくセルの交換を行うことが可能となり、同一
のバッファメモリからセルを読み出す機会が多くなって
、読み出し時の衝突によるセルの廃棄率をさらに低下さ
せることが可能なセル交換装置が得られる効果がある。

【０１５０】そして、請求項４に記載の発明によれば、
宛先検出が行われたセルを入線空間スイッチで選択され
たバッファメモリに、入線速度のｗ倍（２≦ｗ＜入線数
）の速度で書き込み、当該セルのバッファメモリ上のア
ドレスをその宛先別に管理し、そのアドレスに基づいて
バッファメモリをアクセスしてセルの読み出しを行うよ
うに構成したので、バッファメモリがほとんど容量一杯
で、１つのバッファメモリに１タイムスロット中で複数
のセルを書き込まなければならない状況下にあっても、
１つのバッファメモリにｗ個までのセルの書き込みが許
容され、また、バッファメモリよりセルを読み出す際に
、複数のセルが空間スイッチによって他のセルとの衝突
を避けながら出線に導かれ、最も高速となったとしても
たかだか入線速度のｗ倍までであり、速度をあまり上げ
ずにセルの交換を行うことが可能となり、書き込み時の
衝突によるセルの廃棄率をさらに低下させることが可能
なセル交換装置が得られる効果がある。

【０１５１】また、請求項５に記載の発明によれば、宛
先検出が行われたセルを選択されたバッファメモリへ蓄
積し、当該セルのバッファメモリ上のアドレスをその宛
先別に管理して、そのアドレスに基づいてバッファメモ
リをアクセスし、そこに蓄積されたセルを読み出して出
線空間スイッチで接続されたフレームバッファに出力す
るように構成したので、バッファメモリよりセルを読み
出す際に、フレーム内のセル順序を変えることでセルの
衝突が避けられ、セルの衝突率を低減できるセル交換装
置が得られる効果がある。

【０１５２】さらに、請求項６に記載の発明によれば、
各出線に対応して設けられたフレームバッファに、１フ
レーム内で出線に送出する複数個のセルに対して、あら
かじめ定められた送出順序とは無関係に、かつ衝突をさ
けるようにセルを送出し、フレームバッファが出線送出
順序に従ってそのセルを出線に送出するように構成した
ので、フレーム内のセル順序を変えることでセルの衝突
が避けられ、セルの衝突率を低減できるセル交換装置が
得られる効果がある。

【図面の簡単な説明】 【図１】請求項１に記載の発明の一実施例によるセル交
換装置を示すブロック図である。 【図２】図１に示したものの各部における信号のタイミ
ングを示すタイムチャートである。 【図３】図１に示したものの各部における信号のタイミ
ングを示すタイムチャートである。 【図４】図１に示したものの各部における信号のタイミ
ングを示すタイムチャートである。 【図５】請求項２に記載の発明の一実施例によるセル交
換装置を示すブロック図である。 【図６】図５に示したものの各部における信号のタイミ
ングを示すタイムチャートである。 【図７】図５に示したものの各部における信号のタイミ
ングを示すタイムチャートである。 【図８】　　図５に示したものの各部における信号のタ
イミングを示すタイムチャートである。 【図９】請求項３に記載の発明の一実施例によるセル交
換装置を示すブロック図である。　　　　　　【図１０
】図９に示したものの各部における信号のタイミングを
示すタイムチャートである。 【図１１】図９に示したものの各部における信号のタイ
ミングを示すタイムチャートである。 【図１２】図９に示したものの各部における信号のタイ
ミングを示すタイムチャートである。 【図１３】さらにその要部を拡大して示すタイムチャー
トの一部である。 【図１４】さらにその要部を拡大して示すタイムチャー
トの一部である。 【図１５】請求項４に記載の発明の一実施例によるセル
交換装置を示すブロック図である。 【図１６】図１５に示したものの各部における信号のタ
イミングを示すタイムチャートである。 【図１７】図１５に示したものの各部における信号のタ
イミングを示すタイムチャートである。 【図１８】図１５に示したものの各部における信号のタ
イミングを示すタイムチャートである。 【図１９】請求項５に記載の発明の一実施例によるセル
交換装置を示すブロック図である。 【図２０】そこで用いられるフレームバッファの構成を
示すブロック図である。 【図２１】請求項５に記載の発明の一実施例における各
部の信号のタイミングを示すタイムチャートである。 【図２２】請求項５に記載の発明の一実施例における各
部の信号のタイミングを示すタイムチャートである。 【図２３】請求項５に記載の発明の一実施例における各
部の信号のタイミングを示すタイムチャートである。 【図２４】請求項６に記載の発明の一実施例によるセル
交換装置を示すブロック図である。 【図２５】従来のセル交換装置を示すブロック図である
。 【図２６】その各部における信号のタイミングを示すタ
イムチャートである。 【符号の説明】 １１　〜１ｎ　　　入線 ２１　〜２ｍ　　　出線 １０ａ１　〜１０ａｎ　　　ヘッダ処理回路１０ｂ１　
〜１０ｂｎ　　　ヘッダ処理回路１１１　〜１１ｐ　　
　バッファメモリ１３　　入線空間スイッチ １４　　出線空間スイッチ １５ａ〜１５ｅ　　バッファ制御回路 ２３１　〜２３ｍ　　　出線速度調整バッファ２４１　
〜２４ｎ　　　入線速度調整バッファ２５１　〜２５ｍ
　　　フレームバッファ２９　　スイッチ部

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　データ部とその宛先情報を含むヘッダ
   部より成るセルが入力される複数の入線と、前記セルが
   そのヘッダ部にて指定された宛先に応じて出力される複
   数の出線と前記入線の各々に対応して設けられ、前記入
   線より入力された前記セルのヘッダ部より宛先の出線を
   検出するヘッダ処理回路と、アドレスを指定することに
   よって前記セルが書き込まれ、また、アドレスを指定す
   ることによって、前記書き込みの順序とは関係なく前記
   セルの読み出しが可能な複数のバッファメモリと、前記
   ヘッダ処理回路を所定の前記バッファメモリに選択的に
   接続する入線空間スイッチと、前記バッファメモリを所
   定の前記出線に選択的に接続する出線空間スイッチと、
   前記入線空間スイッチを制御して、前記セルが書き込ま
   れるバッファメモリを選択するとともに、前記書き込ま
   れたセルの前記バッファメモリ内のアドレスを前記セル
   の宛先別に管理し、それに基づいて前記出線空間スイッ
   チを制御して、前記セルをそのヘッダ部で指定される前
   記出線に、所定の順番で出力されるバッファ制御回路と
   を備えたセル交換装置。
2. 【請求項２】　　データ部とその宛先情報を含むヘッダ
   部より成るセルが入力される複数の入線と、前記セルが
   そのヘッダ部にて指定された宛先に応じて出力される複
   数の出線と前記入線の各々に対応して設けられ、前記入
   線より入力された前記セルを１タイムスロット間保留し
   ておくとともに、当該セルのヘッダ部より宛先に出線を
   検出するヘッダ処理回路と、アドレスを指定することに
   よって前記セルが書き込まれ、また、アドレスを指定す
   ることによって、前記書き込みの順序とは関係なく前記
   セルの読み出しが可能な（入線数＋出線数−１）個以上
   のバッファメモリと、前記ヘッダ処理回路を所定の前記
   バッファメモリに選択的に接続する入線空間スイッチと
   、前記バッファメモリを所定の前記出線に選択的に接続
   する出線空間スイッチと、１タイムスロットを動作単位
   して重複を避けて選択したバッファメモリに、前記入線
   空間スイッチを制御して前記ヘッダ処理回路に保留され
   ているセルを書き込むとともに、すでに書き込まれ、前
   記バッファメモリ内のアドレスで宛先別、かつ読み出し
   タイムスロット別に管理されているセルを、前記出線空
   間スイッチを制御して、当該セルのヘッダ部で指定され
   る前記出線に、所定の順番で出力させるバッファ制御回
   路とを備えたセル交換装置。
3. 【請求項３】　　データ部とその宛先情報を含むヘッダ
   部より成るセルが入力される複数の入線と、前記セルが
   そのヘッダ部にて指定された宛先に応じて出力される複
   数の出線と、前記入線の各々に対応して設けられ、前記
   入線より入力された前記セルのヘッダ部より宛先の出線
   を検出するヘッダ処理回路と、アドレスを指定すること
   によって前記セルが書き込まれ、また、アドレスを指定
   することによって、前記書き込みの順序とは関係なく前
   記セルの読み出しが可能な複数のバッファメモリと、前
   記ヘッダ処理回路を所定の前記バッファメモリに選択的
   に接続する入線空間スイッチと、前記出線の各々に対応
   して設けられ、前記セルを蓄積して出力速度を調整する
   出線速度調整バッファと、前記バッファメモリを所定の
   前記出線速度調整バッファに選択的に接続する出線空間
   スイッチと、前記入線空間スイッチを制御して、前記セ
   ルが書き込まれるバッファメモリを選択するとともに、
   前記書き込まれたセルの前記バッファメモリ内のアドレ
   スを前記セルの宛先別に管理し、それに基づいて前記セ
   ルを前記バッファメモリより所定の順番で、前記出線速
   度に前記出線速度に前記出線の数より小さな２以上の数
   を乗算した速度で読み出させ、当該セルがそのヘッダ部
   で指定される前記出線に出力されるように前記出線空間
   スイッチを制御して、前記セルを前記出線速度調整バッ
   ファに書き込み、前記セルを前記出線速度調整バッファ
   より前記出線速度に合わせて読み出して出力させるバッ
   ファ制御回路とを備えたセル交換装置。
4. 【請求項４】　　データ部とその宛先情報を含むヘッダ
   部より成るセルが入力される複数の入線と、前記セルが
   そのヘッダ部にて指定された宛先に応じた出力される複
   数の出線と、前記入線の各々に対応して設けられ、前記
   入線より入力された前記セルのヘッダ部より宛先の出線
   を検出するヘッダ処理回路と、前記入線の各々に対応し
   て設けられ、前記セルを蓄積して入線速度を調整する入
   線速度調整バッファと、アドレスを指定することによっ
   て前記セルが書き込まれ、また、アドレスを指定するこ
   とによって、前記書き込みの順序とは関係なく前記セル
   の読み出しが可能な複数のバッファメモリと、前記入線
   速度調整バッファを所定の前記バッファメモリに選択的
   に接続する入線空間スイッチと、前記バッファメモリを
   所定の前記出線に選択的に接続する出線空間スイッチと
   、前記入線速度調整バッファから前記セルを読み出し、
   前記入線空間スイッチを制御して前記セルが書き込まれ
   るバッファメモリを選択し、そのセルを当該バッファメ
   モリに、前記入線速度に前記入線の数より小さな２以上
   の数を乗算した速度で書き込ませるとともに、前記書き
   込まれたセルの前記バッファメモリ内のアドレスを前記
   セルの宛先別に管理し、それに基づいて前記出線空間ス
   イッチを制御して、前記セルをのヘッダ部で指定される
   前記出線に、所定の順番で出力させるバッファ制御回路
   とを備えたセル交換装置。
5. 【請求項５】　　データ部とその宛先情報を含むヘッダ
   部より成るセルが入力される複数の入線と、前記セルが
   そのヘッダ部にて指定された宛先に応じて出力される複
   数の出線と、前記入線の各々に対応して設けられ、前記
   入線より入力された前記セルのヘッダ部より宛先の出線
   を検出するヘッダ処理回路と、アドレスを指定すること
   によって前記セルが書き込まれ、また、アドレスを指定
   することによって、前記書き込みの順序とは関係なく前
   記セルの読み出しが可能な複数のバッファメモリと、前
   記ヘッダ処理回路を所定の前記バッファメモリに選択的
   に接続する入線空間スイッチと、前記出線の各々に対応
   して設けられ、１つまたは複数のセルの蓄積が可能で、
   出線送出順序に従って前記出線に前記セルを送出するフ
   レームバッファと、前記バッファメモリを所定の前記フ
   レームバッファに選択的に接続する出線空間スイッチと
   、前記入線空間スイッチを制御して、前記セルが書き込
   まれるバッファメモリを選択し、また前記書き込まれた
   セルの前記バッファメモリ内のアドレスを前記セルの宛
   先別に管理して、それに基づいて前記出線空間スイッチ
   を制御し、前記セルをそのヘッダ部で指定される前記出
   線に対応した前記フレームバッファに出力させるととも
   に、前記出線における１つのセルの送出時間を１タイム
   スロットとしたとき、複数タイムスロットで構成される
   １フレーム時間単位で動作し、１フレーム内で前記出線
   に送出するセルを、あらかじめ定められた送出順序とは
   無関係に、かつ前記セルの衝突を避けながら、前記フレ
   ームバッファに送出するように制御するバッファ制御回
   路とを備えたセル交換装置。
6. 【請求項６】　　データ部とその宛先情報を含むヘッダ
   部より成るセルが入力される複数の入線と、前記セルが
   そのヘッダ部にて指定された宛先に応じて出力される複
   数の出線と、前記出線の各々に対応して設けられ、複数
   のセルの蓄積が可能で、出線送出順序に従って前記出線
   に前記セルを送出するフレームバッファと、前記入線に
   入力したセルをそのヘッダ部で指定された前記出線に出
   力し、また複数のセルが同一宛先出線または同一経路を
   指定して衝突が生じたときに、前記セルの待ち合わせを
   行うとともに、前記出線における１つのセルの送出時間
   を１タイムスロットとしたとき、複数タイムスロットで
   構成される１フレーム時間単位で動作し、１フレーム内
   で前記出線に送出するセルを、あらかじめ定められた送
   出順序とは無関係に、かつ前記セルの衝突を避けながら
   、前記フレームバッファに送出するように制御するスイ
   ッチ部とを備えたセル交換装置。