JP2004240980A

JP2004240980A - 高速交換環境でメモリインターリービングするシステム、方法及び論理

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Publication number: JP2004240980A
Application number: JP2004030780A
Authority: JP
Inventors: Takeshi Shimizu; 剛清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-07
Filing date: 2004-02-06
Publication date: 2004-08-26
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Abstract

【課題】本発明は、高速交換環境で伝統的にメモリに関連する欠点と問題を減少又は、削除することを目的とする。
【解決手段】高速交換環境でメモリインターリービングするシステムは、複数のメモリユニットと、複数のポートモジュールを有する。このシステムは、階層構造を有する相互接続ネットワークも有する。相互接続ネットワークは、メモリユニットをポートモジュールへ、ポートモジュールの各々が第１のスケジュールに従って、メモリユニットの各々へ書き込み、且つ第２のスケジュールに従って、メモリユニットの各々から読み出し、且つ、第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出す、ように接続する。
【選択図】図３

Description

本発明は、一般的には、通信システムに関連し、特に、高速交換環境のメモリインターリービングに関連する。

高速シリアル相互接続が、通信環境で一般的になってきており、そして、その結果、これらの環境でスイッチが行う役割が、更に重要になってきている。伝統的なスイッチは、これらの相互接続をサポートするのに典型的に必要なスケーラビリティと交換速度を提供しない。

本発明の特定の実施例は、高速交換環境で伝統的にメモリに関連する欠点と問題を減少又は、削除しうる。

本発明の実施例では、高速交換環境でメモリインターリービングするシステムは、各々が１つ又はそれ以上のメモリ装置を有する、複数のメモリユニットを有する。このシステムは、複数のポートモジュールも有する。各ポートモジュールは、通信ネットワークの構成要素から通信されたパケットを受信し、受信されたパケットを１つ又はそれ以上のメモリユニットへ書き込み、通信ネットワークの構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットを読出す。このシステムは、１つ又はそれ以上の交換段階を有する階層構造を有する相互接続ネットワークも有する。相互接続ネットワークは、メモリユニットをポートモジュールへ、ポートモジュールの各々が第１のスケジュールに従って、メモリユニットの各々へ書き込み、且つ第２のスケジュールに従って、メモリユニットの各々から読み出し、且つ、第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出す、ように結合する。

本発明の特定の実施例では、１つ又はそれ以上の利点を提供する。特定の実施例は、マルチキャストトラフィックに関連するメモリ要求を減少する。特定の実施例では、ポートモジュールはメモリ資源を共有し、これは、ラインの先頭（ｈｅａｄ−ｏｆ−ｌｉｎｅ）のブロッキングを除去し、メモリ要求を減少し、そして、ポートモジュールでの負荷状態の変化のさらに効率的な取り扱いを可能とする。特定の実施例は、カットスルー転送を提供し、これは、記憶及び転送技術の上の１つ又はそれ以上の利点を提供する。特定の実施例は、遅延されたカットスルー転送を提供し、これも、記憶及び転送技術の上の１つ又はそれ以上の利点を提供する。特定の実施例は、スイッチコアのスループットを増加させる。特定の実施例は、スイッチコアにより交換されるパケットの速度を増加する。特定の実施例は、スイッチコアのフォールスルー待ち時間を減少し、これは、クラスタ応用では重要である。特定の実施例は、単一の集積回路（ＩＣ）又はチップで具体化される。特定の実施例は、スイッチコアの電力消費を減少する。特定の実施例は、イーサネット（登録商標）スイッチ、ＩＮＦＩＮＩＢＡＮＤスイッチ、３ＧＩＯスイッチ、ＨＹＰＥＲＴＲＡＮＳＰＯＲＴスイッチ、ＲＡＰＩＤＩＯスイッチ、又は、専用のバックプレーンスイッチのような異なる応用で使用されることが可能である。ある実施例は、これらの全ての、幾つかの利点を提供し又は提供せず、ある実施例は、図、記述及びここに含まれる請求項から当業者に容易に明らかな、１つ又はそれ以上の他の技術的な利点を提供する。

本発明とその特徴及び利点の更に完全な理解を提供するために、添付の図面と共に、以下の説明を参照する。

図１は、１つ又はそれ以上のサーバシステム１４；１つ又はそれ以上の記憶システム１６；１つ又はそれ以上のネットワークシステム１８；及び、相互接続１２を、１つ又はそれ以上のローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）又は他のネットワークを含む、１つ又はそれ以上の他のネットワーク、に結合する１つ又はそれ以上のルーティングシステム２０の間の通信をサポートするシリアル又は他の相互接続１２を含む例示のシステムエリアネットワーク１０を示す。サーバシステム１４は各々が、１つ又はそれ以上の中央処理ユニット（ＣＰＵ）と１つ又はそれ以上のメモリユニットを有する。記憶システム１６は各々が、１つ又はそれ以上のチャネルアダプタ（ＣＡ）、１つ又はそれ以上のディスクアダプタ（ＤＡ）及び１つ又はそれ以上のＣＰＵモジュール（ＣＭ）を有する。相互接続１２は、１つ又はそれ以上のスイッチ２２を有し、これは、特定の実施例では、以下に更に完全に記載するように、イーサネット（登録商標）スイッチを有する。システムエリアネットワーク１０の構成要素は、１つ又はそれ以上のリンクを使用して互いに結合され、その各々は、１つ又はそれ以上のコンピュータバス、ローカルエリアネットワーク（ＬＡＮ）、メトロポリタンエリアネットワーク（ＭＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネットの一部又は、他の配線、光、無線又は、他のリンクを有する。システムエリアネットワーク１０は、特定の構成に互いに結合された特定の構成要素を有するように記載され且つ説明されるが、本発明は、適切な構成で互いに結合された適する構成要素を有する適する任意のシステムエリアネットワークを考慮する。

図２は、システムエリアネットワーク１０の例示のスイッチ２２を示す。スイッチ２２は、複数のポート２４とスイッチコア２６を有する。ポート２４は各々が、スイッチコア２６と（サーバシステム１４、記憶システム１６、ネットワークシステム１８、ルーティングシステム２０又は、他のスイッチ２２のような）システムエリアネットワーク１０の構成要素に結合されている。第１ポート２４は、システムエリアネットワーク１０の第１構成要素からパケットを受信し、パケットをシステムエリアネットワーク１０の第２の構成要素へ通信する第２ポート２４へ交換するためにスイッチコア２６へパケットを通信する。パケットへの参照は、適切な、パケット、データグラム、フレーム又は、他のデータの単位を含みうる。スイッチコア２６は、第１ポート２４からパケットを受信し、以下に更に完全に記載するように、１つ又はそれ以上の第２ポート２４へパケットを交換する。特定の実施例では、スイッチ２２は、イーサネット（登録商標）スイッチを含む。特定の実施例では、スイッチ２２は、有線速度又はその付近でパケットを交換できる。

図３は、スイッチ２２の例示のスイッチコア２６を示す。スイッチコア２６は、１２のポートモジュール２８、ストリームメモリ３０、タグメモリ３２、中央エージェント３４及びルーティングモジュール３６を有する。スイッチコア２６の構成要素は、バス又は他のリンクを使用して互いに結合される。特定の実施例では、スイッチコア２６は、単一のＩＣで具体化される。スイッチコア２６の省略時（デフォルト）モードでは、システムエリアネットワーク１０の第１構成要素からスイッチコア２６により受信されたパケットは、スイッチコア２６が全体のパケットを受信する前に、スイッチコア２６からシステムエリアネットワーク１０の１つ又はそれ以上の第２構成要素へ通信されうる。特定の実施例では、カットスルー転送は、（減少された待ち時間、減少されたメモリ要求、及び増加されたスループットのような）記憶及び転送技術の上の１つ又はそれ以上の利点を提供する。スイッチコア２６は、異なる応用についても構成されうる。例でありそして限定されないとして、スイッチコア２６は、（１０ギガバイトイーサネット（登録商標）スイッチ２２又は特定の実施例のイーサネット（登録商標）スイッチ２２を含む）イーサネット（登録商標）スイッチ２２、ＩＮＦＩＮＩＢＡＮＤスイッチ２２、３ＧＩＯスイッチ２２、ＨＹＰＥＲＴＲＡＮＳＰＯＲＴスイッチ２２、ＲＡＰＩＤＩＯスイッチ２２、又は、記憶システム１６、ネットワークシステム１８又は、両方のための専用のバックプレーンスイッチ２２又は、他のスイッチ２２について、構成されることが可能である。

ポートモジュール２８は、スイッチ２２のスイッチコア２６とポート２４の間のインターフェースを提供する。ポートモジュール２８は、ポート２４、ストリームメモリ３０、タグメモリ３２、中央エージェント３４、及びルーティングテーブル３６に結合される。特定の実施例では、ポートモジュール２８は、（システムエリアネットワーク１０の構成要素からパケットを受信しそしてストリームメモリ３０へパケットを書き込むのに使用される）入力論理と（ストリームメモリ３０からパケットを読み出しそしてパケットをシステムエリアネットワーク１０の構成要素へ通信するのに使用される）出力論理の両方を有する。代わりとして、特定の実施例では、ポートモジュール２８は、入力論理のみ又は出力論理のみを有する。ポートモジュール２８への参照は、適切な場合に、入力論理、出力論理又は、両方を有するポートモジュール２８を含む、ポートモジュール２８は、入力フロー制御のための入力バッファも含みうる。イーサネット（登録商標）スイッチ２２では、ポーズ機能が、入力フロー制御について使用され得、これは効果的であるために時間がかかる。ポートモジュール２８の入力バッファは、ポーズ機能が入力するパケットを止める前に送られたパケットの一時的な記憶に使用される。入力フロー制御についてクレジットがエクスポート（移出）される場合には、入力バッファは不要であるので、ＩＮＦＩＮＩＢＡＮＤスイッチ２２の場合のように、入力バッファは任意である。特定の実施例では、ポートモジュール２８をストリームメモリ３０に結合するリンクは、（データがポートモジュール２８からストリームメモリ３０に書き込まれるスイッチコア２６の動作を含む）書き込み動作のためのものとそして、（データがストリームメモリ３０からポートモジュール２８に読み出されるスイッチコア２６の動作を含む）読み出し動作のためのものの、２つのリンクを有する。これらのリンクの各々は、３６ビットを送り、ポートモジュール２８とストリームメモリ３０の間のデータ経路を両方向に３６ビット幅にする。

システムエリアネットワーク１０の第１構成要素から第１ポートモジュール２８により受信されるパケットは、第１ポートモジュール２８からストリームメモリ３０へ書き込まれ、そして後に、第２ポートモジュール２８からシステムエリアネットワーク１０の１つ又はそれ以上の第２構成要素への通信のために、ストリームメモリ３０から１つ又はそれ以上の第２ポートモジュール２８へ読み出される。ポートモジュール２８により受信されている又はそこから通信されているパケットへの参照は、適切に、ポートモジュール２８により受信されている又はそこから通信されている全体のパケット又は、ポートモジュール２８により受信されている又はそこから通信されているパケットの一部を含みうる。同様に、ストリームメモリ３０へ書き込まれている又はそこから読み出されているパケットへの参照は適切に、ストリームメモリ３０へ書き込まれている又はそこから読み出されている全体のパケット又は、ストリームメモリ３０へ書き込まれている又はそこから読み出されているパケットの一部のみを含みうる。入力論理を含むポートモジュール２８は、ストリームメモリ３０に書き込むことが可能であり、そして、出力論理含むポートモジュール２８は、ストリームメモリ３０から読み出すことがことが可能である。特定の実施例では、ポートモジュール２８によるストリームメモリ３０の共有は、ラインの先頭のブロッキングを除去し（それによりスイッチコア２６のスループットを増加し）、スイッチコア２６に関連するメモリ要求を減少し、そして、スイッチコア２６が、ポートモジュール２８での負荷状態の変化を更に効率的に扱うことを可能とする。

スイッチコア２６のストリームメモリ３０は、図４に示されたように、論理的にブロック３８に分割され、これは更に、ワード４０に分割される。行はブロック３８を示しそして、行と列の交差点は、ブロック３８のワード４０を示す。特定の実施例では、ストリームメモリ３０は、１５３６ブロック３８に分割され、各ブロック３８は、２４ワード４０を含み、ワード４０は７２ビットを有する。ストリームメモリ３０は、特定の数のビットを含む特定の数のワード４０に分割された特定の数のブロック３８に分割されているように記述されそして説明されているが、本発明は、ストリームメモリ３０が、適する数のビットを含む適する数のワード４０に分割された適する数のブロック３８に分割されていることを考慮する。パケットサイズは、パケットごとに異なることが可能である。ブロック３８と同じ又はそれより少ないビットを含むパケットが１つのブロック３８に書き込まれることが可能であり、そして、ブロック３８よりも多くのビットを含むパケットは、互いに連続である必要はない、１つより多くのブロック３８に書き込まれることが可能である。

ブロック３８への書き込み又はそこからの読み出しのときには、ポートモジュール２８は、ブロック３８の任意のワード４０から開始でき、そして、順次にブロック３８のワード４０へ書き込み又はそこから読み出すことが可能である。ポートモジュール２８は、ブロック３８へ書き込みそこから読み出しながら、ブロック３８の第１ワード４０へラップアラウンドすることも可能である。ブロック３８は、書き込み動作又は読み出し動作でブロック３８を識別するために使用されるアドレスを有し、そして、オフセットは、書き込み動作又は読み出し動作でブロック３８のワード４０を識別するために使用される。例として、４１７６ビット長のパケットを考えるとする。パケットは、ブロック３８ａのワード４０ｆで開始しそしてブロック３８ｂを含まず、ブロック３８ｄのワード４０ｋへ続く、５８のワード４０に書き込まれる。書き込み動作では、ブロック３８ａのワード４０ｆは、第１アドレスと第１オフセットで識別され、ブロック３８ｃのワード４０ｆは、第２アドレスと第２オフセットで識別され、そして、ブロック３８ｄのワード４０ｆは、第３アドレスと第３オフセットで識別される。パケットは、ブロック３８ａのワード４０ｆで開始しそしてブロック３８ｂを含まず、ブロック３８ｄのワード４０ｋへ続く、ストリームメモリ３０から読み出される。読み出し動作では、ブロック３８ａのワード４０ｆは、第１アドレスと第１オフセットで識別され、ブロック３８ｃのワード４０ｆは、第２アドレスと第２オフセットで識別され、そして、ブロック３８ｄのワード４０ｆは、第３アドレスと第３オフセットで識別される。

タグメモリ３２は、各々が、書き込むべき次のブロック３８を決定するために第１ポートモジュール２８によりそして、そこから読み出すべき次のブロック３８を決定するために１つ又はそれ以上の第２ポートモジュール２８により使用される、複数のリンクされたリストを有する。タグメモリ３２は、以下に更に完全に説明するように、ポートモジュール２８からストリームメモリ３０への書き込み動作のためにポートモジュール２８に有効になされることが可能である次のブロック３８を決定するために、中央エージェント３４により使用され得るリンクされたリストも有する。タグメモリ３２は、複数のエントリを有し、その少なくとも幾つかは各々が、ストリームメモリ３０のブロック３８に対応する。ストリームメモリ３０の各ブロック３８は、タグメモリ３２内に対応するエントリを有する。タグメモリ３２内のエントリは、タグメモリ３２内の他のエントリへのポインタを有することが可能であり、この結果リンクされたリストとなる。

ポートモジュール２８からストリームメモリ３０への書き込み動作のためにポートモジュール２８に有効であるブロック３８に対応するタグメモリ３２内のエントリは、ポートモジュール２８がリンクされたエントリを使用して書き込むべき次のブロック３８を決定できるように、ともにリンクされている。例として、ポートモジュール２８からストリームメモリ３０への書き込み動作のためにポートモジュール２８に有効である４つのブロック３８を考えるとする。第１ブロック３８に対応するタグメモリ３２内の第１エントリは、第２ブロック３８へのポインタを有し、第２ブロック３８に対応するタグメモリ３２内の第２エントリは、第３ブロック３８へのポインタを有し、そして、第３ブロック３８に対応するタグメモリ３２内の第３エントリは、第４ブロック３８へのポインタを有する。ポートモジュール２８は第１ブロック３８へ書き込みそして、ポートモジュール２８が第１ブロック３８に書き込んでいる間に、書き込むべき次のブロック３８を決定するために第１エントリ内のポインタを使用する。ポインタはポートモジュール２８に第２ブロック３８を示し、そして、ポートモジュール２８が第１ブロック３８への書き込みを終了したときに、ポートモジュール２８は第２ブロック３８へ書き込む。ポートモジュール２８が第２ブロック３８へ書き込んでいる間に、ポートモジュール２８は、書き込むべき次のブロック３８を決定するために第２エントリ内のポインタを使用する。ポインタはポートモジュール２８に第３ブロック３８を示し、そして、ポートモジュール２８が第２ブロック３８への書き込みを終了したときに、ポートモジュール２８は第３ブロック３８へ書き込む。ポートモジュール２８が第３ブロック３８へ書き込んでいる間に、ポートモジュール２８は、書き込むべき次のブロック３８を決定するために第３エントリ内のポインタを使用する。ポインタはポートモジュール２８に第４ブロック３８を示し、そして、ポートモジュール２８が第３ブロック３８への書き込みを終了したときに、ポートモジュール２８は第４ブロック３８へ書き込む。タグメモリ３２内のリンクされたリストは、書き込むべき次のブロック３８を決定するために、１つより多くのポートモジュール２８により使用されることができない。

ブロック３８がポートモジュール２８からストリームメモリ３０への書き込み動作のためにポートモジュール２８に有効になされたときには、ブロック３８に対応するタグメモリ３２内のエントリは、ポートモジュール２８が書き込むべき次のブロック３８を決定するために使用しているリンクされたリストへ追加されうる。例として、上述のリンクされたリストを考えるとする。第４エントリがリンクされたリストの最後のエントリである場合には、第５ブロック３８がポートモジュール２８に有効になされるときに、第４エントリは第５ブロック３８へのポインタを含むように修正されうる。

書き込むべき次のブロック３８を決定するために第１ポートモジュール２８が使用しているタグメモリ３２のリンクされたリストも、読み出すべき次のブロック３８を決定するために１つ又はそれ以上の第２のポートモジュール２８により使用され得る。例として、上述のリンクされたリストを考えるとする。パケットの第１部分は、第１ポートモジュール２８から第１ブロック３８へ書き込まれ、パケットの第２部分は、第１ポートモジュール２８から第２ブロック３８へ書き込まれ、そして、パケットの第３及び最終部分は、第１ポートモジュール２８から第３ブロック３８へ書き込まれる。第３ブロック３８にパケットの最終部分が書き込まれたことを示すために第３ブロック３８へエンドマークも書き込まれる。第２ポートモジュール２８は、第１ブロック３８から読み出し、第２ポートモジュール２８が第１ブロック３８から読み出している間に、読み出すべき次のブロック３８を決定するために第１エントリ内のポインタを使用する。ポインタは第２ポートモジュール２８に第２ブロック３８を示し、そして、第２ポートモジュール２８が第１ブロック３８からの読み出しを終了したときに、第２ポートモジュール２８は、第２ブロック３８から読み出す。第２ポートモジュール２８が第２ブロック３８から読み出している間に、ポートモジュール２８は、読み出すべき次のブロック３８を決定するために第２エントリ内のポインタを使用する。ポインタは第２ポートモジュール２８に第３ブロック３８を示し、そして、第２ポートモジュール２８が第２ブロック３８からの読み出しを終了したときに、第２ポートモジュール２８は、第３ブロック３８から読み出す。第２ポートモジュール２８が第３ブロック３８から読み出しそして、第３ブロック３８内のエンドマークを使用し、パケットの最終部分が第３ブロック３８に書き込まれたことを決定する。タグメモリ３２内のリンクされたリストは、書き込むべき次のブロック３８を決定するために、１つより多くの第１ポートモジュール２８により使用されることができないが、リンクされたリストは読み出すべき次のブロック３８を決定するために１つ又はそれ以上の第２ポートモジュール２８により使用されることが可能である。

異なるパケットは、異なる宛先を有しそして、パケットがストリームメモリ３０を通る順序は、先入れ、先出し（ファーストイン、ファーストアウト、ＦＩＦＯ）である。例として、第２パケットが受信されそして１つ又はそれ以上の第２ブロック３８に書き込まれる前に、受信されそして１つ又はそれ以上の第１ブロック３８に書き込まれた第１パケットを考える。第２パケットは、第１パケットよりも前にストリームメモリ３０から読み出されると、第２ブロック３８は第１ブロック３８の前に他の書き込み動作に対して有効となる。特定の実施例では、パケットが書き込まれたストリームメモリ３０のブロック３８は、パケットのポートモジュール２８に指定されている全てのポートモジュール２８によりブロック３８からパケットが読み出されたすぐ後に、ポートモジュール２８からブロック３８への書き込み動作のために、ポートモジュール２８へ有効になされる。パケットの指定されたポートモジュール２８は、システムエリアネットワーク１０の構成要素、スイッチコア２６からの下流、即ちパケットの最終又は中間宛先へ、結合されたポートモジュール２８を有する。

特定の実施例では、クレジットがポートモジュール２８の入力論理に割当てられ、そして、書き込み動作を管理するのに使用される。書き込み動作を管理するのにクレジット使用することは、スイッチコア２６によるカットスルー転送を容易にでき、これは、待ち時間（レーテンシ）を減少し、スループットを増加し、そして、スイッチコア２６に関連するメモリ要求を減少する。また、クレジットが書き込み動作を管理するために使用される場合には、どの時点でどのブロック３８にどのポートモジュール２８が書き込めるかに関する決定が、ポートモジュール２８で局所的に行われることが可能であり、これは、スイッチコア２６のスループットと交換速度を増加する。書き込み動作を管理するのにクレジット使用することは、ラインの先頭のブロッキングも除去できそして、ポートモジュール２８で負荷状態の変化に応じてポートモジュール２８間でメモリ資源の分配のより大きな柔軟性を提供できる。クレジットは、ストリームメモリ３０のブロック３８に対応しそして、ブロック３８に書き込むためにポートモジュール２８により使用されることが可能である。クレジットは、クレジットのプールからポートモジュール２８に割当てられ、これは、中央エージェント３４により管理される。ポートモジュール２８に割当てられているクレジットへの参照は、ポートモジュール２８からブロック３８への、及び逆の、書き込み動作のためにポートモジュール２８に有効になされているクレジットに対応するブロック３８を含む。

クレジットのプール内のクレジットは、どのポートモジュール２８にも割当でき、そして、特定のポートモジュール２８に割当てられる必要はない。ポートモジュール２８は、ポートモジュール２８に有効なクレジットのみを使用でき、そして、他のポートモジュール２８に有効な又はクレジットのプール内にあるクレジットを使用できない。クレジットは、クレジットがポートモジュール２８に割当てられそしてポートモジュール２８がまだクレジットを使用していない場合に、ポートモジュール２８に有効である。ポートモジュール２８に割当てられているクレジットは、ポートモジュール２８がそのクレジットを使用するまでポートモジュール２８に有効である。クレジットは一度に１より多くのポートモジュール２８に割当てられることは出来ず、そしてクレジットは同時に１より多くのポートモジュール２８に有効にされることは出来ない。特定の実施例では、第１ポートモジュール２８がクレジットに対応するブロック３８にパケットを書き込むためにそのクレジットを使用するときには、そのクレジットは、パケットの全ての指定されたポートモジュール２８がブロック３８からパケットを読み出したすぐ後にクレジットのプールに戻される。

中央エージェント３４は、クレジットを、クレジットのプールから、ポートモジュール２８へ割当てることができる。例として、中央エージェント３４は、ポートモジュール２８への予め定められた数のクレジットの初期割当を行うことが可能である。特定の実施例では、中央エージェント３４は、スイッチコア２６の開始で又はスイッチコア２６がリセットされるのに応じて、ポートモジュール２８へのクレジットの初期割当を行うことが可能である。他の例として、中央エージェント３４は、ポートモジュール２８が使用している他のクレジットを置き換えるためにポートモジュール２８へクレジットを割当てることができる。特定の実施例では、ポートモジュール２８が第１クレジットを使用するときには、ポートモジュール２８は、ポートモジュール２８が第１クレジットを使用していることを中央エージェント３４に通知し、そして、ポートモジュール２８が第１クレジットを使用していることを中央エージェント３４に通知するポートモジュール２８に応じて、しかし、ポートモジュール２８により使用されているブロック３８の数が適用可能な限度に合わない又は超えている場合にのみ、中央エージェント３４は第２クレジットを第１クレジットと置き換えるようにポートモジュール２８へ割当る。ポートモジュール２８により使用されているブロック３８への参照は、パケットがポートモジュール２８から書き込まれている及びそれからパケットの全ての指定されたポートモジュール２８がパケットを読み出していない、ブロック３８を含む。適用可能な限度まで、ポートモジュール２８により使用されるクレジットを、置き換えることにより、ポートモジュール２８へ有効なクレジットの数は、比較的一定に保たれ、そして、ポートモジュール２８で負荷状態が上昇する場合には、更なるブロック３８が、ポートモジュール２８での負荷状態の増加に応じてポートモジュール２８へ供給されることが可能である。限度はポートモジュール２８により使用されるブロックの数に適用されることが可能であり、これは、ポートモジュール２８が多すぎるブロック３８を使用しそれにより、多すぎる共有されたメモリ資源を使用することを防止する。限度は、クレジットのプール内のクレジットの数に基づいて動的に制御されうる。クレジットのプール内のクレジットの数が減少する場合には、限度も減少する。限度の計算とクレジットがポートモジュール２８に割当てられるそれに従った処理は、スイッチコア２６を通してパケットのクリティカルパスから発生し、これは、スイッチコア２６の交換速度を増加する。

タグメモリ３２内のリンクされたリストは、ポートモジュール２８に割当てられうる次のクレジットを決定するために中央エージェント３４により使用されることが可能である。リンクされたリストの要素は、順にクレジットのプール内のクレジットに対応するブロック３８に対応するタグメモリ３２内のエントリを含む。例として、クレジットのプール内の４つのクレジットを考える。第１クレジットは第１ブロック３８に対応し、第２クレジットは第２ブロック３８に対応し、第３クレジットは第３ブロック３８に対応し、そして、第４クレジットは第４ブロック３８に対応する。第１ブロック３８に対応するタグメモリ３２内の第１エントリは第２ブロック３８へのポインタを有し、第２ブロック３８に対応するタグメモリ３２内の第２エントリは第３ブロック３８へのポインタを有し、そして、第３ブロック３８に対応するタグメモリ３２内の第３エントリは第４ブロック３８へのポインタを有する。中央エージェント３４は、第１クレジットをポートモジュール２８に割当て、中央エージェント３４は第１クレジットをポートモジュール２８に割当てながら、ポートモジュール２８に割当てる次のクレジットを決定するために第１エントリ内のポインタを使用する。ポインタは、中央エージェント３４に第２ブロック３８を示し、そして、中央エージェント３４がポートモジュール２８への第１クレジットの割当てを終了したときに、中央エージェント３４はポートモジュール２８へ第２クレジットを割当てる。中央エージェント３４は第２クレジットをポートモジュール２８に割当てながら、中央エージェント３４はポートモジュール２８に割当てる次のクレジットを決定するために第２エントリ内のポインタを使用する。ポインタは、中央エージェント３４に第３ブロック３８を示し、そして、中央エージェント３４がポートモジュール２８への第２クレジットの割当てを終了したときに、中央エージェントはポートモジュール２８へ第３クレジットを割当てる。中央エージェント３４は第３クレジットをポートモジュール２８に割当てながら、中央エージェント３４はポートモジュール２８に割当てる次のクレジットを決定するために第３エントリ内のポインタを使用する。ポインタは、中央エージェント３４に第４ブロック３８を示し、そして、中央エージェント３４がポートモジュール２８への第３クレジットの割当てを終了したときに、中央エージェントはポートモジュール２８へ第４クレジットを割当てる。

ブロック３８に対応するクレジットがクレジットのプールに戻されたときに、ブロック３８に対応するタグメモリ３２内のエントリは、ポートモジュール２８に割当てる次のクレジットを決定するために中央エージェント３４が使用しているリンクされたリストの最後に加えられる。例として、上述のリンクされたリストを考える。第４のエントリがリンクされたリストの最後の要素である場合には、第５ブロック３８に対応する第５クレジットがクレジットのプールに追加されたときに、第４エントリは、第５ブロック３８に対応するタグメモリ３２内の第５エントリへのポインタを含めるように修正されうる。タグメモリ３２内のエントリは各々が、ストリームメモリ３０のブロック３８に対応し、ブロック３８へ指すポインタもタグメモリ３２内のエントリを指す。

ポートモジュール２８が入力するパケットを受信するときには、ポートモジュール２８は、ストリームメモリ３０へパケットを書き込むために十分なクレジットがポートモジュール２８に有効かどうかを決定する。特定の実施例では、ストリームメモリ３０へパケットを書き込むために十分なクレジットがポートモジュール２８に有効な場合には、ポートモジュール２８は１つ又はそれ以上のクレジットを使用して、ストリームメモリ３０へパケットを書き込む。特定の実施例では、ストリームメモリ３０へパケットを書き込むために十分なクレジットがポートモジュール２８に有効でない場合には、ポートモジュール２８は、パケットを入力バッファに書き込みそして、後に、ストリームメモリ３０へパケットを書き込むために十分なクレジットがポートモジュール２８に有効になったときに、１つ又はそれ以上のクレジットを使用して、ストリームメモリ３０へパケットを書き込む。入力バッファにパケットを書き込むポートモジュール２８の代わりとして、ポートモジュール２８はパケットを中断することが可能である。特定の実施例では、ストリームメモリ３０へパケットの一部のみを書き込むために十分なクレジットがポートモジュール２８に有効な場合には、ポートモジュール２８は１つ又はそれ以上のクレジットを使用して、ストリームメモリ３０へ書き込まれるべきパケットの一部をストリームメモリ３０に書き込むことができ、そして、パケットの１つ又はそれ以上の他の部分を入力バッファに書き込むことができる。後に、ストリームメモリ３０へパケットの１つ又はそれ以上の他の部分を書き込むために十分なクレジットがポートモジュール２８に有効になったときに、ポートモジュール２８は、１つ又はそれ以上のクレジットを使用して、ストリームメモリ３０へパケットの１つ又はそれ以上の他の部分を書き込むことができる。特定の実施例では、カットスルー転送のような、遅延されたカットスルー転送が、記憶及び転送技術の上の（減少された待ち時間、減少されたメモリ要求、及び増加されたスループットのような）１つ又はそれ以上の利点を提供する。ストリームメモリ３０へパケットを書き込むために十分なクレジットがポートモジュール２８に有効かどうかを決定するポートモジュール２８への参照は、ストリームメモリ３０へ全体のパケットを書き込むために、ストリームメモリ３０へパケットの受信された部分のみを書き込むために又は、ストリームメモリ３０へパケットの少なくとも一部分を書き込むために、十分なクレジットがポートモジュール２８に有効どうかを決定するポートモジュール２８をを含む。

特定の実施例では、全体のパケッが受信されるまで入力パケットの長さを知ることができない。これらの実施例では、（標準の適用可能なセットに従った）最大パケットサイズが、ストリームメモリ３０へポートモジュール２８により受信された入力パケットを書き込むために十分なクレジットがポートモジュール２８に有効かどうかを決定するのに使用されることが可能である。電気電子工学会（ＩＥＥＥ）により発行された標準のセットに従って、イーサネット（登録商標）フレームの最大サイズは１５００バイトである。標準のデファクトのセットに従って、イーサネット（登録商標）フレームの最大サイズは９０００バイトである。例としてそして限定しないとして、入力パケットの一部のみを受信したポートモジュール２８を考える。ポートモジュール２８は、ストリームメモリ３０へ全体のパケットを書き込むために十分なクレジットがポートモジュール２８に有効かどうかを決定するのに、（標準の適用可能なセットに従った）最大パケットサイズを使用する。ポートモジュール２８は、最大パケットサイズとポートモジュール２８に有効なクレジットの数を比較することにより、この決定を行うことが可能である。ストリームメモリ３０へ全体のパケットを書き込むために十分なクレジットがポートモジュール２８に有効な場合には、ポートモジュール２８は、１つ又はそれ以上のクレジットを使用してストリームメモリ３０へパケットの受信された部分を書き込むことができそして、ポートモジュール２８がパケットの１つ又はそれ以上の他の部分を受信したときに、１つ又はそれ以上のクレジットを使用してストリームメモリ３０へパケットの１つ又はそれ以上の他の部分を書き込むことができる。

ポートモジュール２８は、カウンタを使用してポートモジュール２８に有効なクレジットの数を監視できる。中央エージェント３４が、クレジットをポートモジュール２８に割当てるときに、ポートモジュール２８はある量だけカウンタを増加しそして、ポートモジュール２８がクレジットを使用するときに、ポートモジュール２８はある量だけカウンタを減じる。カウンタの現在の値は、ポートモジュール２８に有効なクレジットの現在の数を示し、そして、ポートモジュール２８は、ポートモジュール２８からストリームメモリ３０へパケットを書き込むために十分なクレジットがポートモジュール２８に有効かどうかを決定するために、カウンタを使用できる。中央エージェント３４も、カウンタを使用してポートモジュール２８に有効なクレジットの数を監視できる。中央エージェント３４が、クレジットをポートモジュール２８に割当てるときに、中央エージェント３４はある量だけカウンタを増加しそして、ポートモジュール２８がクレジットを使用したことを、ポートモジュール２８が中央エージェント３４に通知するときに、中央エージェント３４は、ある量だけカウンタを減じる。カウンタの現在の値は、ポートモジュール２８に有効なクレジットの現在の数を示し、そして、中央エージェント３４は、ポートモジュール２８へ１つ又はそれ以上のクレジットを割当てるかどうかを決定するために、カウンタを使用できる。中央エージェント３４は、カウンタを使用しているポートモジュール２８により使用されているブロック３８の数も監視できる。ポートモジュール２８が中央エージェント３４へ、ポートモジュール２８がブロック３８へ書き込んだことを通知するときには、中央エージェントは、ある量だけカウンタを増加しそして、ポートモジュール２８が書き込んだブロック３８が解放されそしてブロック３８に対応するクレジットがクレジットのプールに戻されたときに、中央エージェントはある量だけカウンタを減じる。

ポートモジュール２８へ有効なクレジットの数は一定に保たれ、そして、ポートモジュール２８により使用されているブロック３８の数は制限される。制限は、ポートモジュール２８、１つ又はそれ以上の他のポートモジュール２８又は、両方での負荷状態の変化に応じて変化される。特定の実施例では、ポートモジュール２８により使用されているブロック３８の数は、クレジットのプール内のクレジットの数の関数である動的なしきい値に従って、制限される。アクティブなポートモジュール２８は、特定の実施例では、１つ又はそれ以上のブロック３８を使用しているポートモジュール２８を含む。ブロック３８を使用しているポートモジュール２８への参照は、ストリームメモリ３０からパケットの全ての指定されたポートモジュール２８へ読み出しされてないストリームメモリ３０へ少なくとも１つのパケットを書き込んだポートモジュール２８を含む。動的なしきい値は、以下の式を使用して計算されたクレジットのプール内のクレジットの数の一部分を含むことが出き、αはアクティブなポートモジュール２８の数に等しくそしてρはパラメータであり：

クレジットのプール内のクレジットの数は、各々がポートモジュール２８により使用されているブロック３８の数が、上述の動的なしきい値を含みうる、適用可能な限度を超える場合には、中央エージェント３４がポートモジュール２８へクレジットを割当てることを避けるために確保されうる。クレジットのプール内の１つ又はそれ以上のクレジットを確保することは、アクティブであるポートモジュール２８の数の変化に関連する変化期間中のクッションを提供できる。確保されたクレジットの一部分は、以下の式を使用して計算され、αはアクティブなポートモジュール２８の数に等しくそしてρはパラメータであり：

上述の式に従って、１つのポートモジュール２８がアクティブで、ρが２の場合には、中央エージェント３４はクレジットの３分の１を確保し、そして、ポートモジュール２８へクレジットの３分の２を割当て；２つのポートモジュール２８がアクティブで、ρが１の場合には、中央エージェント３４はクレジットの３分の１を確保し、そして、アクティブである各ポートモジュール２８へクレジットの３分の１を割当て；１２つのポートモジュール２８がアクティブで、ρが０．５の場合には、中央エージェント３４はクレジットの１４分の２を確保し、そして、アクティブである各ポートモジュール２８へクレジットの１４分の１を割当てる。特定の限度が、ポートモジュール２８により使用されているブロック３８の数に適用されているように記載されているが、本発明は、ポートモジュール２８により使用されているブロック３８の数に適用される任意の適する限度を考慮する。

第１ポートモジュール２８がストリームメモリ３０にパケットを書き込むときには、第１ポートモジュール２８は、パケットの指定されたポートモジュール２８である１つ又はそれ以上の第２ポートモジュール２８を識別するためにルーティングモジュール３６が使用できるパケットのヘッダからの情報（１つ又はそれ以上の宛先アドレスなど）をルーティングモジュール３６へ通信できる。第１ポートモジュール２８は、ストリームメモリ３０からパケットを読むために第２ポートモジュール２８により共に使用されるパケットが書き込まれた第１ブロック３８のアドレスとオフセットをも、ルーティングモジュール３６へ通信できる。ルーティングモジュール３６は、１つ又はそれ以上のルーティングテーブルとパケットのヘッダからの情報を使用して第２ポートモジュール２８を識別できそして、第２ポートモジュール２８の識別後に、第１ブロック３８のアドレスとオフセットを各第２ポートモジュール２８へ通信し、これは、以下に更に完全に記載するように、第２ポートモジュール２８が、出力キューへ追加されることが可能である。

中央エージェント３４は、クレジットに対応するブロック３８に書き込まれたパケットの全ての指定されたポートモジュール２８がブロック３８から読み出した場合にのみ、クレジットをクレジットのプールへ戻す。例として、ブロック３８へ書き込まれそして２つの指定されたポートモジュール２８を有するパケットを考える。第１の指定されたポートモジュール２８は、ブロック３８から読み出しそして、中央エージェント３４へ、第１の指定されたポートモジュール２８がブロック３８から読み出したことを通知する。第２ポートモジュール２８がブロック３８からまだ読み出しておらず、そして、第２の指定されたポートモジュール２８がブロック３８から読み出したことを中央エージェント３４へ通知していない場合には、中央エージェント３４は、第１ポートモジュール２８からの通知に応じてクレジットのプールへブロック３８に対応するクレジットを戻さない。後に、第２の指定されたポートモジュール２８がブロック３８から読み出しそして、第２の指定されたポートモジュール２８がブロック３８から読み出したことを中央エージェント３４へ通知する。第１ポートモジュール２８は、すでにブロック３８から読み出しそして、中央エージェント３４へ、第１の指定されたポートモジュール２８がブロック３８から読み出したことを通知しているので、中央エージェント３４は、第２ポートモジュール２８からの通知に応じてクレジットのプールへブロック３８に対応するクレジットを戻す。

パケットの全ての指定されたポートモジュール２８が、パケットが書き込まれたブロック３８から読み出されたかどうかを決定するために、中央エージェント３４はビットベクトルを使用する。ビットベクトルは、各々がポートモジュール２８に対応しそして、ポートモジュール２８がブロック３８から読み出したかを示す、２つ又はそれ以上の要素を含む。ストリームメモリ３０へパケットが書き込まれるときには、中央エージェント３４は、ビットベクトルの要素を、スイッチコア２６のどのポートモジュール２８がそのパケットのポートモジュール２８に指定されているかを示すために設定し、そして、指定されたポートモジュール２８がストリームメモリ３０からパケットを読むにつれて、中央エージェント３４はビットベクトルの要素をクリアする。

例として、６要素を含むビットベクトルを考える。第１要素は第１ポートモジュール２８に対応し、第２要素は第２ポートモジュール２８に対応し、第３要素は第３ポートモジュール２８に対応し、第４要素は第４ポートモジュール２８に対応し、第５要素は第５ポートモジュール２８に対応し、そして、第６要素は第６ポートモジュール２８に対応する。パケットは、ストリームメモリ３０のブロック３８に書き込まれ、第３ポートモジュール２８、第４ポートモジュール２８、及び第６ポートモジュール２８は全てパケットの指定されたポートモジュール２８である。第３ポートモジュール２８に対応するビットベクトルの第３要素は、第３ポートモジュール２８がパケットの指定されたポートモジュール２８であることを示すために設定され、第４ポートモジュール２８に対応するビットベクトルの第４要素は、第４ポートモジュール２８がパケットの指定されたポートモジュール２８であることを示すために設定され、そして、第６ポートモジュール２８に対応するビットベクトルの第６要素は、第６ポートモジュール２８がパケットの指定されたポートモジュール２８であることを示すために設定される。ビットベクトルの第１要素、ビットベクトルの第２要素、及びビットベクトルの第５要素は、全てクリアされ、第１ポートモジュール、第２ポートモジュール２８及び第５ポートモジュール２８はそれぞれ指定されたポートモジュール２８ではないことを示す。

第３ポートモジュール２８はブロック３８から最初に読み出しそして、第３ポートモジュール２８がブロック３８から読み出すときに、ビットベクトルの第３要素がクリアされる。ビットベクトルは、第４ポートモジュール２８と第６ポートモジュール２８がまだブロック３８からパケットを読み出していないことを示す。第６ポートモジュール２８はブロック３８から次に読み出しそして、第６ポートモジュール２８がブロック３８から読み出すときに、ビットベクトルの第６要素がクリアされる。ビットベクトルは、第４ポートモジュール２８がまだブロック３８からパケットを読み出していないことを示す。第４ポートモジュール２８はブロック３８から最後に読み出しそして、第４ポートモジュール２８がブロック３８から読み出すときに、第４ポートモジュール２８はブロック３８から読み出す最後に指定されたポートモジュール２８であるので、ブロック３８に対応するクレジットがクレジットのプールに戻される。

ビットベクトルはマルチキャスト状態テーブルのエントリに記憶される。マルチキャスト状態テーブルは、複数のエントリを有すことができ、その少なくとも幾つかは各々が、ストリームメモリ３０のブロック３８に対応する。ストリームメモリ３０の各ブロック３８は、タグメモリ３２内に対応するエントリを有する。単一の及び複数のビット誤りを検出するための誤り検出符号（ＥＤＣ）もマルチキャスト状態テーブルのエントリにビットベクトルと共に記憶されうる。パケットがストリームメモリ３０に書き込まれるときには、パケットが書き込まれた第１ブロック３８に対応するマルチキャスト状態テーブル内のエントリ内のビットベクトルの要素は、上述のように、ポートモジュール２８はそのパケットの指定されたポートモジュール２８であることを示すように設定される。パケットが書き込まれた第１ブロック３８に対応するマルチキャスト状態テーブル内のエントリ内のビットベクトルの要素のみが、設定される。指定されたポートモジュール２８が第１ブロック３８から読み出すときには、指定されたポートモジュール２８に対応する要素は、指定されたポートモジュール２８がストリームメモリ３０からパケットの読み出しを開始したことを示すためにクリアされる。最後に指定されたポートモジュール２８が第１ブロック３８から読み出すときには、中央エージェント３４は第１ブロック３８に対応するクレジットをクレジットのプールへ戻す。中央エージェント３４は、最後に指定されたポートモジュール２８が後続のブロック３８から読み出すので、パケットが書き込まれた後続のブロック３８に対応するクレジットをクレジットのプールへ戻す。

例として、ストリームメモリ３０に書き込まれたパケットを考える。パケットの第１部分が第１ブロック３８に書き込まれ、そして、パケットの第２と最終部分が第２ブロック３８に書き込まれる。第１クレジットは、第１ブロック３８に対応し、第２クレジットは、第２ブロック３８に対応する。スイッチコア２６の第５ポートモジュール２８と第７ポートモジュール２８は、パケットの指定されたポートモジュール２８である。マルチキャスト状態テーブルの第１エントリは、第１ブロック３８に対応し、そして、マルチキャスト状態テーブルの第２エントリは、第２ブロック３８に対応する。中央エージェント３４は、それぞれ第５ポートモジュール２８と第７ポートモジュール２８はそのパケットの指定されたポートモジュール２８であることを示すために、第１エントリのビットベクトルの第５要素と第７要素を設定する。中央エージェント３４は、第２エントリ内のビットベクトルのどの要素も設定する必要はない。第７ポートモジュール２８は、第１ブロック３８から読み出しそして、中央エージェント３４に第７ポートモジュール２８が第１ブロック３８から読み出したことを通知する。中央エージェント３４は、第１エントリのビットベクトルから、第７ポートモジュール２８はストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８ではないことを決定しそして、第１エントリ内のビットベクトルの第７要素をクリアし、第７ポートモジュール２８はストリームメモリ３０からパケットの読み出しを開始されることを示す。第７ポートモジュール２８は、ストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８ではないので、中央エージェントは第１クレジットをクレジットのプールに戻さない。

第５ポートモジュール２８は、第１ポートモジュール２８から次に読み出しそして、中央エージェント３４に第５ポートモジュール２８が第１ブロック３８から読み出したことを通知する。中央エージェント３４は、第１エントリのビットベクトルから、第５ポートモジュール２８はストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８ではあることを決定し、そして、第５ポートモジュール２８はストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８ではあるので、第１クレジットをクレジットのプールに戻す。第７ポートモジュール２８は、そして、第２ポートモジュール２８から読み出しそして、中央エージェント３４に第７ポートモジュール２８が第２ポートモジュール２８から読み出したことを通知する。中央エージェントは、第１エントリのビットベクトルから、第７ポートモジュール２８はストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８ではないことを決定しそして、第７ポートモジュール２８は、ストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８ではないので、第２クレジットをクレジットのプールに戻さない。第５ポートモジュール２８は、第２ポートモジュール２８から次に読み出しそして、中央エージェント３４に第５ポートモジュール２８が第２ブロック３８から読み出したことを通知する。中央エージェント３４は、第１エントリのビットベクトルから、第５ポートモジュール２８はストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８ではあることを決定し、そして、第５ポートモジュール２８はストリームメモリ３０からパケットの読み出しを開始する最後に指定されたポートモジュール２８であるので、第２クレジットをクレジットのプールに戻す。

上述の例では、第５ポートモジュール２８が第７ポートモジュール２８に追いつきそして、第７ポートモジュール２８が第２ブロック３８から読み出す前に第２ブロック３８から読み出した場合には、第２クレジットは、第７ポートモジュール２８が第２ブロック３８から読み出す前にクレジットのプールへ戻されるであろう。第５ポートモジュール２８が第７ポートモジュール２８に追いつ可能性を減少させるために、第５ポートモジュール２８と第７ポートモジュール２８は、両方が、ほぼ同じ速度で、第１ブロック３８と第２ブロック３８から読み出すことができる。

また、上述の例では、第１クレジットが、クレジットのプールに戻された後に、ポートモジュール２８に割当てられそして、第２ポートモジュール２８が第２ブロック３８から読み出す前に第１ブロック３８を書き込むのに使用される場合には、第１エントリ内のビットベクトルは、中央エージェント３４が、第５ポートモジュール２８又は第７ポートモジュール２８が、ストリームメモリ３０からパケットの読み出しを開始する最後のポートモジュール２８であるかどうかを決定できないように、上書きされる。第１エントリ内のビットベクトルが上書きされる可能性を減少させるために、上述のように、動的なしきい値が、ポートモジュール２８に有効であるクレジットの数に適用される。動的なしきい値は、クレジットのプール内のクレジットの数が少なくなることを避けることができるので、パケットの全ての指定されたポートモジュール２８は、ビットベクトルがパケットが書き込まれた第１ブロック３８に対応するマルチキャスト状態テーブル内のエントリに上書きされる前に、ストリームメモリ３０からパケットを読み出す十分な時間を有しない。

ポートモジュール２８は、ポートモジュール２８を通してスイッチコア２６から通信するために、ストリームメモリ３０へ書き込まれたパケットを待たせるのに使用される１つ又はそれ以上の出力キューを有することが可能である。パケットがストリームメモリ３０へ書き込まれるときには、パケットはそのパケットの各指定されたポートモジュール２８の出力キューに追加される。指定されたポートモジュール２８の出力キューは、サービスの品質（ＱｏＳ）のレベルとソースポートモジュール２８の組合せに対応する。例として、３レベルのＱｏＳを提供しそして入力論理と出力論理の両方を含む４つのポートモジュール２８を有するスイッチコア２６を考える。第１ポートモジュール２８は９の出力キュー：第１レベルのＱｏＳと第２ポートモジュール２８に対応する第１出力キュー；第１レベルのＱｏＳと第３ポートモジュール２８に対応する第２出力キュー；第１レベルのＱｏＳと第４ポートモジュール２８に対応する第３出力キュー；第２レベルのＱｏＳと第２ポートモジュール２８に対応する第４出力キュー；第２レベルのＱｏＳと第３ポートモジュール２８に対応する第５出力キュー；第２レベルのＱｏＳと第４ポートモジュール２８に対応する第６出力キュー；第３レベルのＱｏＳと第２ポートモジュール２８に対応する第７出力キュー；第３レベルのＱｏＳと第３ポートモジュール２８に対応する第８出力キュー；第３レベルのＱｏＳと第４ポートモジュール２８に対応する第９出力キューを有する。（１）パケットが第２ポートモジュール２８からストリームメモリ３０に書き込まれ、（２）第１ポートモジュール２８はそのパケットの指定されたポートモジュール２８であり、そして（３）そのパケットのＱｏＳのレベルは第１レベルのＱｏＳである場合には、ストリームメモリ３０に書き込まれたパケットは、第１ポートモジュール２８の第１出力キューに追加される。（１）パケットが第３ポートモジュール２８からストリームメモリ３０に書き込まれ、（２）第１ポートモジュール２８はそのパケットの指定されたポートモジュール２８であり、そして（３）そのパケットのＱｏＳのレベルは第２レベルのＱｏＳである場合には、ストリームメモリ３０に書き込まれたパケットは、第１ポートモジュール２８の第５出力キューに追加される。（１）パケットが第４ポートモジュール２８からストリームメモリ３０に書き込まれ、（２）第１ポートモジュール２８はそのパケットの指定されたポートモジュール２８であり、そして（３）そのパケットのＱｏＳのレベルは第３レベルのＱｏＳである場合には、ストリームメモリ３０に書き込まれたパケットは、第１ポートモジュール２８の第９出力キューに追加される。

第２ポートモジュール２８は９の出力キュー：第１レベルのＱｏＳと第１ポートモジュール２８に対応する第１出力キュー；第１レベルのＱｏＳと第３ポートモジュール２８に対応する第２出力キュー；第１レベルのＱｏＳと第４ポートモジュール２８に対応する第３出力キュー；第２レベルのＱｏＳと第１ポートモジュール２８に対応する第４出力キュー；第２レベルのＱｏＳと第３ポートモジュール２８に対応する第５出力キュー；第２レベルのＱｏＳと第４ポートモジュール２８に対応する第６出力キュー；第３レベルのＱｏＳと第１ポートモジュール２８に対応する第７出力キュー；第３レベルのＱｏＳと第３ポートモジュール２８に対応する第８出力キュー；第３レベルのＱｏＳと第４ポートモジュール２８に対応する第９出力キューを有する。（１）パケットが第１ポートモジュール２８からストリームメモリ３０に書き込まれ、（２）第２ポートモジュール２８はそのパケットの指定されたポートモジュール２８であり、そして（３）そのパケットのＱｏＳのレベルは第１レベルのＱｏＳである場合には、ストリームメモリ３０に書き込まれたパケットは、第２ポートモジュール２８の第１出力キューに追加される。（１）パケットが第３ポートモジュール２８からストリームメモリ３０に書き込まれ、（２）第２ポートモジュール２８はそのパケットの指定されたポートモジュール２８であり、そして（３）そのパケットのＱｏＳのレベルは第２レベルのＱｏＳである場合には、ストリームメモリ３０に書き込まれたパケットは、第２ポートモジュール２８の第５出力キューに追加される。（１）パケットが第４ポートモジュール２８からストリームメモリ３０に書き込まれ、（２）第２ポートモジュール２８はそのパケットの指定されたポートモジュール２８であり、そして（３）そのパケットのＱｏＳのレベルは第３レベルのＱｏＳである場合には、ストリームメモリ３０に書き込まれたパケットは、第２ポートモジュール２８の第９出力キューに追加される。

第３ポートモジュール２８と第４ポートモジュール２８は各々が、上述の第１ポートモジュール２８の出力キューと第２ポートモジュール２８の出力キューと同様な出力キューを有する。ＱｏＳは、伝送のレート、誤りのレート、又は、スイッチコア２６を通るパケットの通信の他の面を含み、ＱｏＳへの参照は、適切なら、サービスのクラス（ＣｏＳ）を含むことが可能である。第１ポートモジュール２８の出力キューは、第２ポートモジュール２８とＱｏＳのレベルに対応するとして記載されているが、第１ポートモジュール２８の出力キューは第２ポートモジュール２８とＱｏＳのレベルに必ずしも対応する必要はない。例として、特定の実施例では、第1ポートモジュール２８の出力キューは、第２ポートモジュール２８に対応しＱｏＳのレベルに対応しない。

ポートモジュール２８の出力キューは、ポートモジュール２８のレジスタと、出力キューに１より多くのパケットがある場合には、以下に記載するように、ポートモジュール２８のメモリ構造内の１つ又はそれ以上のエントリを含む。ポートモジュール２８は、ストリームメモリ３０から読み出されるべき次のパケットを決定するために、１つ又はそれ以上のレジスタと共に、ポートモジュール２８が使用できる１つ又はそれ以上のリンクされたリストを有することが可能である。メモリ構造は、複数のエントリを有し、その少なくとも幾つかは各々が、ストリームメモリ３０のブロック３８に対応する。ストリームメモリ３０の各ブロック３８は、メモリ構造内に対応するエントリを有する。メモリ構造内のエントリは、メモリ構造内の他のエントリへのポインタを含み、リンクされたリストとなる。ポートモジュール２８は、ポートモジュール２８もストリームメモリ３０から読み出されるべき次のパケットを決定するために使用できる、１つ又はそれ以上のレジスタを有することも可能である。レジスタは、書き込みポインタ、オフセット及びリードポインタを有する。書き込みポインタは、第１パケットが書き込まれた第１ブロック３８を示し、オフセットは第１パケットが書き込まれた第１ワード４０を示し、そして、読み出しポインタは、第２パケット（第１パケットと同じ又は第１パケットと異なるパケット）が書き込まれた、第１ブロック３８を示す。メモリ構造内のエントリの各々がストリームメモリ３０のブロック３８に対応するので、ブロック３８を示すポインタもメモリ構造内のエントリを示す。

ポートモジュール２８は、オフセットを書き込むメモリ構造内の次のエントリを決定するために書き込みポインタを使用できる。ポートモジュール２８は、ブロック３８から読み出しを開始するブロック３８のワード４０を決定するためにオフセットを使用できる。ポートモジュール２８は、ストリームメモリ３０から読み出すべき次のパケットを決定するために読み出しポインタを使用できる。ポートモジュール２８は、１より多くのパケットが出力キューにあるかどうかを決定するために、書き込みポインタと読み出しポインタを使用できる。出力キューからでなくそして書き込みポインタと読み出しポインタが両方ともに同じブロック３８を示す場合には、出力キューに１つのパケットのみが存在する。出力キューに１つのパケットのみが存在する場合には、ポートモジュール２８はメモリ構造にアクセスすることなしに、ストリームメモリ３０から読み出すべき次のパケットを決定しそして、ストリームメモリ３０から次のパケットを読み出すことが可能である。

出力キューにパケットがないときに、第１パケットが出力キューに追加される場合には、（１）レジスタ内の書き込みポインタは第１パケットが書き込まれた第１ブロック３８を示すように修正され、（２）オフセットは第１パケットが書き込まれた第１ワード４０を示すように修正され、そして（３）読み出しポインタも第１パケットが書き込まれた第１ブロック３８を示すように修正される。ポートモジュール２８がストリームメモリ３０から第１パケットを読み出す前に、第２パケットが出力キューに追加される場合には、（１）書き込みポインタは第２パケットが書き込まれた第１ブロック３８を示すように修正され、（２）オフセットは第１パケットが書き込まれた第１ブロック３８に対応するメモリ構造内の第１エントリに書き込まれそして、第２パケットが書き込まれた第１ワード４０を示すように修正され、そして（３）第１エントリ内のポインタは第２パケットが書き込まれた第１ブロック３８を示すように修正される。読み出しポインタは、第２パケットが出力キューに追加された後に、読み出しポインタはまだ第１パケットが書き込まれた第１ブロック３８を示すように、変更されずに残る。以下に更に完全に説明するように、読み出しポインタは、ポートモジュール２８がストリームメモリ３０から出力キューのパケットを読むときに変更される。ポートモジュール２８がストリームメモリ３０から第１パケットと第２パケットを読む前に、第３パケットが、出力キューに追加される場合には、（１）書き込みポインタは第３パケットが書き込まれた第１ブロック３８を示すように修正され、（２）オフセットは第２パケットが書き込まれた第１ブロック３８に対応するメモリ構造内の第２エントリに書き込まれそして、第３パケットが書き込まれた第１ワード４０を示すように修正され、そして（３）第２エントリ内のポインタは第３パケットが書き込まれた第１ブロック３８を示すように修正される。読み出しポインタは、第３パケットが出力キューに追加された後に、読み出しポインタはまだ第１パケットが書き込まれた第１ブロック３８を示すように、再び変更されずに残る。

ポートモジュール２８は、ストリームメモリ３０から読むべき次のパケットを決定するために、出力キューを使用する。例として、３パケットがある上述の出力キューを考える。レジスタでは、（１）書き込みポインタは第３パケットが書き込まれた第１ブロック３８を示し、（２）オフセットは第３パケットが書き込まれた第１ワード４０を示しそして、そして（３）読み出しポインタは第１パケットが書き込まれた第１ブロック３８を示す。メモリ構造の第１エントリは、（１）第１パケットが書き込まれた第１ワード４０を示すオフセットと、（２）第２パケットが書き込まれた第１ブロック３８を示すポインタを有する。メモリ構造の第２エントリは、（１）第２パケットが書き込まれた第１ワード４０を示すオフセットと、（２）第３パケットが書き込まれた第１ブロック３８を示すポインタを有する。

ポートモジュール２８は、読み出しポインタと書き込みポインタを比較しそして、比較から、出力キューに１より多くのパケットが存在することを決定する。ポートモジュール２８はそして、ストリームメモリ３０から読み出すべき次のパケットを決定するのに読み出しポインタを使用する。読み出しポインタは、ポートモジュール２８へ第１パケットの第１ブロック３８を示し、そして、出力キューに１より多くのパケットがあるので、ポートモジュール２８は第１パケットが書き込まれた第１ワード４０を示す第１エントリのオフセットにアクセスする。ポートモジュール２８は、そして、第１パケットが書き込まれた第１ブロック３８で開始する、第１エントリのオフセットを使用して、ストリームメモリ３０から第１パケットを読み出す。第１パケットが１より多くのブロック３８へ書き込まれた場合には、ポートモジュール２８は、上述のように、メモリから第１パケットを読み出すためにタグメモリ３２内のリンクされたリストを使用できる。

ポートモジュール２８はストリームメモリ３０から第１パケットを読み出しながら、ポートモジュール２８は、第１エントリのポインタを読み出しポインタへコピーし、そして、読み出しポインタを書き込みポインタを比較し、そして、比較から、出力キューに１つより多くのパケットが存在することを決定する。ポートモジュール２８は、そして、ストリームメモリ３０から読み出す次のパケットを決定するために読み出しポインタを使用する。読み出しポインタは、ポートモジュール２８に第２パケットの第１ブロック３８を示し、そして、出力キューに１つより多くのパケットが存在するので、ポートモジュール２８は、第２パケットが書き込まれた第１ワード４０を示す第２エントリ内のオフセットにアクセスする。ポートモジュール２８がストリームメモリ３０からの第１パケットの読み出しを終了したときに、ポートモジュール２８は、第２パケットが書き込まれた第１ブロック３８から開始する、第２エントリのオフセットを使用して、ストリームメモリ３０から第２パケットを読み出す。第２パケットが１より多くのブロック３８に書き込まれた場合には、ポートモジュール２８は、上述のように、メモリから第２パケットを読み出すために、タグメモリ３２のリンクされたリストを使用できる。

ポートモジュール２８がストリームメモリ３０から第２パケットを読み出している間に、ポートモジュール２８は、第２エントリ内のポインタを読み出しポインタへコピーし、読み出しポインタを書き込みポインタと比較し、そして、比較から、１つのパケットのみが出力キューにあることを決定する。ポートモジュール２８は、ストリームメモリ３０から読み出す次のパケットを決定するために読み出しポインタを使用する。読み出しポインタは、ポートモジュール２８に第２パケットの第３ブロック３８を示し、そして、１つのパケットのみが出力キューにあるので、ポートモジュール２８は、第３パケットが書き込まれた第１ワード４０を示すレジスタのオフセットにアクセスする。ポートモジュール２８が、ストリームメモリ３０からの第２パケットの読み出しを終了したときに、ポートモジュール２８は、第３パケットが書き込まれた第１ブロック３８で開始する、レジスタ内のオフセットを使用して、ストリームメモリ３０から第３パケットを読み出す。第３パケットが１つより多くのブロック３８に書き込まれた場合には、ポートモジュール２８は、上述のように、メモリから、第３パケットを読み出すためにタグメモリ３２のリンクされたリストを使用できる。

ポートモジュール２８が、１つより多くの出力キューを有する場合には、出力キューの間の仲裁（アービトレーション）のためにアルゴリズムが使用される。複数の出力キューの間の仲裁は、ストリームメモリ３０から読み出す次のパケットを決定するのに使用する次の出力キューを決定することを含むことが可能である。複数の出力キューの間の仲裁は、ストリームメモリ３０から読み出す次のパケットを決定するために第２出力キューを使用する前に、ストリームメモリ３０から読み出す第１出力キュー内に幾つのパケットがあるかを決定することも含むことが可能である。本発明は、複数の出力キュー間の仲裁のために適するアルゴリズムを考慮する。例であり及び限定するのではなく、ポートモジュール２８の複数の出力キューの間の仲裁のためのアルゴリズムに従って、ポートモジュール２８は、一連のラウンドで空ではない出力キューにアクセスする。１ラウンド内では、ポートモジュール２８は、連続して予め定められた順序で出力キューをアクセスし、そして、ポートモジュール２８が出力キューをアクセスするときに、ストリームメモリ３０からの出力キュー内の１つ又はそれ以上のパケットを読む。ポートモジュール２８が１ラウンドで出力キューから読み出すパケットの数は、ポートモジュール２８が、同じラウンドで、ポートモジュール２８の１つ又はそれ以上の他の出力キューの各々から読み出すパケットの数の同じであるか又は異なることが可能である。特定の実施例では、１ラウンドで出力キューから読み出され得るパケットの数は、データの量を定義する量値に基づいており、それに従って、より小さなパケットが出力キュー内にある場合には出力キューからより多くのパケットが読み出せ、そして、より大きなパケットが出力キュー内にある場合には出力キューからより少ないパケットが読み出せ、これは、ポートモジュール２８の出力リンクの公平な共有を容易にする。

特定の実施例では、ポートモジュール２８は、ストリームメモリ３０への接続を使用する。これらの実施例では、ポートモジュール２８は、ストリームメモリ３０への接続を確立し、接続を使用してストリームメモリ３０をアクセスし、そして、必要な場合には、接続を解放する。接続を使用してストリームメモリ３０をアクセスするときには、ポートモジュール２８は、他のポートモジュール２８によるブロッキングを経験しない。特定の実施例では、書き込み動作のために、ポートモジュール２８とストリームメモリ３０の間に（且つ仲裁遅延なしで）、常に接続がある。書き込み動作は、一連のサイクルをわたる幾つかのステップを含む（その各々はスイッチコア２６の１つ又はそれ以上のサイクルを有する）。例としてそして限定するのではなく、ストリームメモリ３０は、１つ又はそれ以上の（書き込み動作のワードオフセットを示す）同期ビットをポートモジュール２８へ通信し、そして、ポートモジュール２８はストリームメモリ３０に書き込みそして、ストリームメモリ３０へ、書き込み動作のために、ストリームメモリ３０の１つ又はそれ以上のブロック３８の１つ又はそれ以上のアドレスを通信する。

（仲裁とアクセスがパイプラインにされている）読み出し動作も、一連のサイクルをわたる幾つかのステップを含む。例としてそして限定するのではなく、ポートモジュール２８は、ストリームメモリ３０からの読み出し動作のために接続を要求しそして、ワードオフセットをストリームメモリ３０へ通信する。スイッチコア２６の１つ又はそれ以上のクロックサイクルをわたる仲裁サイクルの後に、ストリームメモリ３０は、要求に応じてポートモジュール２８へ受取通知を通信し、その点で要求された接続が確立される。特定の実施例では、（要求されている接続と通信されている受取通知の間の遅延を含む）ゼロクロックサイクルの推定された最小仲裁遅延と、１４クロックサイクルの推定された最大仲裁遅延がある。仲裁遅延は、スイッチコア２６を通るデータのストリーム内にギャップを発生しそして、ポートモジュール２８が経験する平均仲裁遅延は、スイッチコア２６により経験される負荷が増加するにつれて増加しがちである。ポートモジュール２８は、受取通知を受信した後に、ポートモジュール２８は、ストリームメモリ３０へ読み出し動作のためにストリームメモリ３０のブロック３８の１つ又はそれ以上のアドレスを通信し、そして、１つ又はそれ以上のサイクルの後に、ストリームメモリ３０はそのアドレスのデータをポートモジュール２８へ通信する。ストリームメモリ３０は、ポートモジュール２８がストリームメモリ３０へ読み出し動作の全てのアドレスを通信する前に、データの通信を開始できる。ポートモジュール２８がストリームメモリ３０へ読み出し動作の全てのアドレスを通信したときには、ポートモジュール２８は接続を解放し、そして、特定の実施例では、おそらく同じサイクル内で、他の接続を要求する。ストリームメモリ３０への書き込み動作よりもストリームメモリ３０からの多くの読み出し動作は、時間の期間中にスケジュールされる。例でありそして限定するのではなく、同じ時間の期間をわたる書き込み動作よりも、２倍の多くの読み出し動作が、時間の期間をわたりスケジュールされる。他の例では、同じ時間の期間をわたる書き込み動作よりも、３倍の多くの読み出し動作が、時間の期間を渡りスケジュールされる。

特定の実施例では、ストリームメモリ３０は、互いに並列に使用される幾つかのスタティックランダムアクセスメモリ（ＳＲＡＭ）を含み、ストリームメモリ３０のＳＲＡＭ装置へのアクセスは、適切なインターリービング技術を使用してスケジュールされる。本発明は、１ＲＷ（または単一ポート）ＳＲＡＭ装置、マルチポート及びマルチビットＳＲＡＭ装置又は、他のＳＲＡＭ装置を考慮するが、１ＲＷＳＲＡＭ装置は、より大きな密度、柔軟性、及びデータのストリームへのアクセスのための少ない配線を提供する。スイッチコア２６が、Ｎのポートモジュール２８と、各々がＭビットを有するストリームメモリ３０とポートモジュール３８の間のリンクを有する場合には、ストリームメモリ３０は、特定の実施例では２＊Ｍビット幅のデータ経路を有する１ＲＷＳＲＡＭ装置の２＊Ｎのインスタンスを有する。例としてそして限定するのではなく、スイッチコア２６が、１２のポートモジュール２８とポートモジュール２８を各々が３６ビットを有するストリームメモリ３０に結合するリンクを有する場合には、ストリームメモリ３０は、７２ビット幅のデータ経路を有する１ＲＷＳＲＡＭ装置の２４のインスタンスを有する。ＳＲＡＭ装置のインスタンスの数とデータ経路の幅は、以下の観測に基づいている：（１）ポートモジュール２８の合計の帯域幅は、読み出し動作については秒当りＮ＊Ｍビット及び書き込み動作については秒当りＮ＊Ｍビットであり、そして、ストリームメモリ３０の合計の帯域幅は、秒当り４＊Ｎ＊Ｍビットであり；（２）ストリームメモリ３０からの及びそこへの読み出し動作と書き込み動作は、秒当りＮ＊Ｍビットが書き込み動作について保存されそして、秒当り３＊Ｎ＊Ｍビットが読み出し動作について保存されるように、スケジュールされ；（３）書き込み動作についてよりも読み出し動作について２から３倍の帯域幅を提供することはスイッチコア２６の仲裁遅延を減少させる。ストリームメモリ３０はＳＲＡＭ装置を含むように記載されているが、本発明は、任意の適するメモリ装置を含むストリームメモリ３０を考慮する。

特定の実施例では、交換構造３４ａと交換構造３４ｂを有する多段相互接続ネットワーク（ＭＩＮ）が、ストリームメモリ３０の全ＳＲＡＭ装置とスイッチコアの全ポートモジュール２８の間の接続を提供するために使用される。ＭＩＮは、幾つかの交換ユニット４２と以下に完全に記載するように、バンク交換ユニット４６を含む、（ストリームメモリ３０のＳＲＡＭ装置が組織化される）幾つかのメモリバンク４４を有する階層構造を有する。図３に示されているストリームメモリ３０のＭＩＮは、４つの交換ユニット４２と３つのメモリバンク４４を有する。ストリームメモリ３０は、特定の数の交換ユニット４２と特定の数のメモリバンク４４を有するように記載され且つ示されているが、特定の構成では、本発明は、適する構成の、適する数の交換ユニット４２と適する数のメモリバンク４４を含むストリームメモリ３０を考慮する。バンク交換ユニット４６は、静的にスケジュールされた規則的な交換ユニットを含む。特定の実施例では、静的なスケジュールは、書き込み動作に使用され、そして、交換ユニット４２でのオンデマンドスケジューリングは読み出しに使用される。ストリームメモリ３０のＭＩＮは、ノンブロッキングであるが、しかし冗長性はない。

交換ユニット４２は、ポートモジュール２８からパケットの全部又は一部を受信しそして、受信されたデータをメモリバンク４４へ交換できる。交換ユニット４２を介しての書き込み動作は、任意の適する技術に従ってスケジュールされる。例として、交換ユニット４２での静的なスケジューリングは、書き込み動作いついて使用される。図５は、６つのポートモジュール２８により３つのメモリバンク４４への書き込み動作のための、スイッチコア２６の２つの交換ユニット４２での例示のスケジューリングを示す。特定の実施例では、例としてそして限定するのではなく、交換ユニット４２は、４８サイクル毎に、初期状態へ戻る。４８サイクルをわたり、各ポートモジュール２８は、各メモリバンク４４の（以下に更に完全に説明するように）各メモリユニット４８へ書き込む機会を与えられる。交換ユニット４２は、４８サイクル毎に、初期状態へ戻るように記載されるが、本発明は、任意の適する数のサイクル後に、交換ユニット４２が初期状態へ戻るように、考慮される。各交換ユニット４２は、３つの状態を有しそして、１６サイクル毎に状態を変更する。特定の数のサイクルをわたり特定の数の交換ユニット４２での特定のスケジューリングが、特定の数のポートモジュール２８による特定の数のメモリバンク４４への書き込み動作について、記載されそして説明されているが、本発明は、任意の適する数のポートモジュール２８による任意の適する数のメモリバンク４４への書き込み動作について、任意の適する数のサイクルをわたる任意の適する数の交換ユニット４２での任意の適するスケジュールを考慮する。

交換ユニット４２は、メモリバンク４４からパケットの全て又は一部を受信しそして受信されたデータをポートモジュール２８へ交換できる。交換ユニット４２を介しての読み出し動作は、適する技術に従って、スケジュールされる。例として、交換ユニット４２でのオンデマンドスケジューリングが、読み出し動作について使用される。このスケジューリングは、１より多くのポートモジュール２８が、同じサイクルで、メモリユニット４８から読み出そうとするので、接続及び解放技術を含む。静的なスケジューリングが行われる場合には、特定の実施例では、ポートモジュール２８は、特定のメモリバンク４４の特定のメモリユニット４８から読み出すために４８サイクルまで待たなければならないであろう。この遅延を減少させるために、交換ユニット４２に結合されたポートモジュール２８間の交換ユニット４２での仲裁が、読み出し動作について使用される。読み出し動作についての各メモリユニット４８の有効性が監視されそして、特定のポートモジュール２８は、他のポートモジュール２８がメモリユニット４８から読み出していない場合には、各４又は８サイクル毎に特定のメモリバンク４４の特定のメモリユニット４８から読み出すことが許される。

図６は、ポートモジュール２８により、（メモリバンク４４内の）２４のメモリユニット４８からの読み出し動作についてのスイッチコア２６の交換ユニット４２の例示のスケジューリングを示す。３つのポートモジュール２８が交換ユニット４２に結合され、そして各メモリユニット４８は、ゼロから２３の数によりスケジュール５０で指定されている。読み出し動作は２サイクルにわたり、そして、スケジュール５０に従って、サイクル０、２、４、６、８、１０、１２及び１４で開始する。ポートモジュール２８は、（１つの読み出し動作に２サイクルを含む）読み出しサイクルで、９つのメモリユニット４８の任意の１つから読み出すことができる。サイクルゼロと１をわたる読み出しサイクルでは、ポートモジュール２８は、交換ユニット４２に結合された他のポートモジュール２８がメモリユニット４８から読み出していない場合には、２，４，６，１０，１２，１４，１８，２０又は、２２と指定されたメモリユニット４８から読み出すことができ；サイクル２と３をわたる読み出しサイクルでは、ポートモジュール２８は、交換ユニット４２に結合された他のポートモジュール２８がメモリユニット４８から読み出していない場合には、３，５，７，１１，１３，１５，１９，２１又は、２３と指定されたメモリユニット４８から読み出すことができ；サイクル４と５をわたる読み出しサイクルでは、ポートモジュール２８は、交換ユニット４２に結合された他のポートモジュール２８がメモリユニット４８から読み出していない場合には、０，４，６，８，１２，１４，１６，２０又は、２２と指定されたメモリユニット４８から読み出すことができる；等である。交換ユニット４２で同様なスケジューリングが、メモリユニット３８から交換ユニット４２に結合された他のポートモジュール２８への又はスイッチコア２６内の他の交換ユニットへ結合された他のポートモジュール２８への読み出し動作について使用される。特定の数のサイクルをわたり交換ユニット４２での特定のスケジュールが、ポートモジュール２８による特定の数のメモリユニット４８からの読み出し動作について、記載されそして説明されているが、本発明は、ポートモジュール２８による任意の適する数のメモリユニット４８からの読み出し動作について、任意の適する数のサイクルをわたる交換ユニット４２での任意の適するスケジュールを考慮する。

図７は、スイッチコア２６の例示のメモリバンク４４を示す。メモリバンク４４は、１つ又はそれ以上のメモリユニット４８と（静的にスケジュールされた、規則的な交換ユニットを含む）１つ又はそれ以上のメモリバンク交換ユニット４６を有する。特定の実施例では、１つ又はそれ以上のメモリユニット４８は共に、メモリ構造３６を有する。特定の実施例では、メモリバンク４４は、組み込み自己テスト（ＢＩＳＴ）論理を有する。メモリバンク４４は、ポートモジュール２８により共有され、特定の実施例では、それは、ラインの先頭（ｈｅａｄ−ｏｆ−ｌｉｎｅ）のブロッキングを除去し（それによりスイッチコア２６のスループットを増加し）、スイッチコア２６がポートモジュール２８での負荷状態の変化を更に効率的に扱うことを可能とし、そして、スイッチコア２６に関連するメモリ要求を減少させる。特定の実施例では、例としてそして限定するのではなく、メモリバンク４４は、（図７に示されたように）１８のバンク交換ユニット４６と８のメモリユニット４８を有する。メモリバンク４４は、特定の数のバンク交換ユニット４６と特定の数のメモリユニット４８を有するように記述されそして説明されているが、本発明は、任意の適する構成で、任意の適する数のバンク交換ユニット４６と任意の適する数のメモリユニット４８を有するメモリバンク４４考慮する。メモリユニット４８は１つ又はそれ以上のＳＲＡＭ装置を有する。例としてそして限定するのではなく、ストリームメモリ３０が（上述のように）ＳＲＡＭ装置の２４のインスタンスを有する場合には、ストリームメモリ３０は３つのメモリバンク４４を有し、各メモリバンク４４は８つのメモリユニット４８を有しそして、各メモリユニット４８は１つのＳＲＡＭ装置を有する。特定の実施例では、ストリームメモリ３０が論理的に１５３６のブロック３８に分割されそして、２４のメモリユニット４８を有し、各メモリユニット４８はストリームメモリ３０の６４のブロック３８を有する。

メモリバンク４４を交換ユニット４２へ結合するリンクは、１つ又はそれ以上のリンクを有する。例として、特定の実施例では、メモリバンク４４を交換ユニット４２へ結合するリンクは、１つは書き込み動作のためでありそして４つは読み出し動作のために、５つのリンクを有し、これらの各リンクは３６ビットを有する。図７に示されたメモリバンク４４は、それぞれ、ｕｌ（上方左側）、ｄｌ（下方左側）、ｕｒ（上方右側）及びｄｒ（下方右側）の、４つの交換ユニット４２に結合される。例として、ｕｌは交換ユニット４２ａを示し、ｄｌは交換ユニット４２ｂを示し、ｕｒは交換ユニット４２ｃを示し、ｄｒは交換ユニット４２ｄを示す。Ｗで示されたリンクは各々、交換ユニット４２から任意のメモリユニット３６への書き込み動作のためであり、Ｒで指定されたリンクは各々特定のメモリユニット４８から交換ユニット４２への読み出し動作のためである。特に、Ｒ０１で指定されたリンクは、メモリユニット４８ａとメモリユニット４８ｂからの読み出し動作のためであり；Ｒ２３で指定されたリンクは、メモリユニット４８ｃとメモリユニット４８ｄからの読み出し動作のためであり；Ｒ４５で指定されたリンクは、メモリユニット４８ｅとメモリユニット４８ｆからの読み出し動作のためであり；Ｒ６７で指定されたリンクは、メモリユニット４８ｇとメモリユニット４８ｈからの読み出し動作のためである。−ｕｌで示されたリンクはメモリバンク４４を交換ユニット４２ａに結合し、−ｄｌで示されたリンクはメモリバンク４４を交換ユニット４２ｂに結合し、−ｕｒで示されたリンクはメモリバンク４４を交換ユニット４２ｃに結合し、−ｄｒで示されたリンクはメモリバンク４４を交換ユニット４２ｄに結合する。従って、Ｒ０１−ｕｌで指定されたリンクはメモリユニット４８ａと４６ｂから交換ユニット４２ａへの読み出し動作のためであり、そして、Ｗ−ｄｒで指定されたリンクは交換ユニット４２ｄから任意のメモリユニット４８への書き込み動作のためであり、Ｒ６７−ｕｒで指定されたリンクはメモリユニット４８ｇと４６ｈから交換ユニット４２ｃへの読み出し動作のためである、等である。交換ユニット４２が（図３に示されたように）３つのポートモジュール２８と３つのメモリバンク４４に結合されている場合には、交換ユニット４２は、書き込み動作のために３ｘ３、３６−ビットの交換ユニットと、読み出し動作のために１２ｘ３、３６−ビットの交換ユニットを有する。

上述のように、バンク交換ユニット４６は、静的にスケジュールされた、規則的な交換ユニットを有する。図８は、４つの交換ユニット４２を介した２つのメモリユニット４８への読み出し動作のためのメモリバンク４４の３つのバンク交換ユニット４６での例示のスケジューリングを示す。サイクルＮでは、（メモリユニット４８ａと４６ｂから交換ユニット４２ａへの読み出し動作のための）Ｒ０１−ｕｌと指定されたリンクは、メモリユニット４８ａから読み出すようにスケジュールされ、そして、（メモリユニット４８ａと４６ｂから交換ユニット４２ｃへの読み出し動作のための）Ｒ０１−ｕｒと指定されたリンクは、メモリユニット４８ｂから読み出すようにスケジュールされる。サイクルＮ＋１では、（メモリユニット４８ａと４６ｂから交換ユニット４２ｂへの読み出し動作のための）Ｒ０１−ｄｌと指定されたリンクは、メモリユニット４８ａから読み出すようにスケジュールされ、そして、（メモリユニット４８ａと４６ｂから交換ユニット４２ｄへの読み出し動作のための）Ｒ０１−ｄｒと指定されたリンクは、メモリユニット４８ｂから読み出すようにスケジュールされる。サイクルＮ＋２では、Ｒ０１−ｕｌと指定されたリンクは、メモリユニット４８ｂから読み出すようにスケジュールされ、そして、Ｒ０１−ｕｒと指定されたリンクは、メモリユニット４８ａから読み出すようにスケジュールされる。サイクルＮ＋３では、Ｒ０１−ｄｌと指定されたリンクは、メモリユニット４８ｂから読み出すようにスケジュールされ、そして、Ｒ０１−ｄｒと指定されたリンクは、メモリユニット４８ａから読み出すようにスケジュールされる。同様なスケジューリングは、メモリユニット４８ｃと４６ｄ、メモリユニット４８ｅと４６ｆ、及びメモリユニット４８ｇと４６ｈ、のようなメモリユニット４８の他の対の読み出し動作について使用される。特定の数の交換ユニット４２を介しての特定の数のメモリユニット４８への読み出し動作のために特定の数のサイクルをわたり特定の数のバンク交換ユニット４６での特定のスケジュールが記載され且つ説明されているが、本発明は、任意の適する数の交換ユニット４２を介しての任意の適する数のメモリユニット４８への読み出し動作にために任意の適する数のサイクルをわたり任意の適する数のバンク交換ユニット４６での任意の適するスケジュールを考慮する。

図９は、４つの交換ユニット４２を介してのメモリバンク４４の８つのメモリユニット４８への書き込み動作及びそれからの読み出し動作についての例示のスケジューリングを示す。各メモリユニット４８は、ゼロから７の数によりスケジュール５２内で指定され；メモリユニット４８ａは数ゼロにより指定され；メモリユニット４８ｂは数１により指定され；メモリユニット４８ｃは数２により指定され；メモリユニット４８ｄは数３により指定され；メモリユニット４８ｅは数４により指定され；メモリユニット４８ｆは数５により指定され；メモリユニット４８ｇは数６により指定され；メモリユニット４８ｈは数７により指定される。スケジュール５２の上方の半分５４は、交換ユニット４２ａと４０ｂをメモリバンク４４へ結合するリンクに適用され、そして、スケジュール５２の上方の半分５６は、交換ユニット４２ｃと４０ｄをメモリバンク４４へ結合するリンクに適用される。偶数サイクル（ゼロ，２，４，６，８，１０，１２及び１４）に対応する列５８は交換ユニット４２ａと４０ｃをメモリバンク４４へ結合するリンクに適用され、奇数サイクル（１，３，５，７，９，１１，１３及び１５）に対応する列５８は、交換ユニット４２ｂと４０ｄをメモリバンク４４へ結合するリンクに適用される。行６０はそれぞれ、交換ユニット４２ａ，４０ｂ、４０ｃ、及び４０ｄをメモリバンク４４へ結合するリンクに対応する。領域６２は、書き込み動作との衝突により読み出し動作が発生しない場合を示す。

スケジュール５２に従って、サイクルゼロで、（交換ユニット４２ａを介しての書き込み動作のための）Ｗ−ｕｌと指定されたリンクは、メモリユニット４８ａへの１つ又はそれ以上の書き込み動作に使用されることが可能であり；（交換ユニット４２ａを介してのメモリユニット４８ｃと４６ｄからの読み出し動作のための）Ｒ２３−ｕｌと指定されたリンクは、メモリユニット４８ｃからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ａを介してのメモリユニット４８ｅと４６ｆからの読み出し動作のための）Ｒ４５−ｕｌと指定されたリンクは、メモリユニット４８ｅからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ａを介してのメモリユニット４８ｇと４６ｈからの読み出し動作のための）Ｒ６７−ｕｌと指定されたリンクは、メモリユニット４８ｇからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｃを介しての書き込み動作のための）Ｗ−ｕｒと指定されたリンクは、メモリユニット４８ｄへの１つ又はそれ以上の書き込み動作に使用されることが可能であり；（交換ユニット４２ｃを介してのメモリユニット４８ｃと４６ｄからの読み出し動作のための）Ｒ０１−ｕｒと指定されたリンクは、メモリユニット４８ｂからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｃを介してのメモリユニット４８ｅと４６ｆからの読み出し動作のための）Ｒ４５−ｕｒと指定されたリンクは、メモリユニット４８ｆからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｃを介してのメモリユニット４８ｇと４６ｈからの読み出し動作のための）Ｒ６７−ｕｒと指定されたリンクは、メモリユニット４８ｈからの１つ又はそれ以上の読み出し動作に使用されることが可能である。

サイクル１で、（交換ユニット４２ｂを介しての書き込み動作のための）Ｗ−ｄｌと指定されたリンクは、メモリユニット４８ａへの１つ又はそれ以上の書き込み動作に使用されることが可能であり；（交換ユニット４２ｂを介してのメモリユニット４８ｃと４６ｄからの読み出し動作のための）Ｒ２３−ｄｌと指定されたリンクは、メモリユニット４８ｃからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｂを介してのメモリユニット４８ｅと４６ｆからの読み出し動作のための）Ｒ４５−ｄｌと指定されたリンクは、メモリユニット４８ｅからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｂを介してのメモリユニット４８ｇと４６ｈからの読み出し動作のための）Ｒ６７−ｄｌと指定されたリンクは、メモリユニット４８ｇからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｄを介しての書き込み動作のための）Ｗ−ｄｒと指定されたリンクは、メモリユニット４８ｄへの１つ又はそれ以上の書き込み動作に使用されることが可能であり；（交換ユニット４２ｄを介してのメモリユニット４８ｃと４６ｄからの読み出し動作のための）Ｒ０１−ｄｒと指定されたリンクは、メモリユニット４８ｂからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｄを介してのメモリユニット４８ｅと４６ｆからの読み出し動作のための）Ｒ４５−ｄｒと指定されたリンクは、メモリユニット４８ｆからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｄを介してのメモリユニット４８ｇと４６ｈからの読み出し動作のための）Ｒ６７−ｄｒと指定されたリンクは、メモリユニット４８ｈからの１つ又はそれ以上の読み出し動作に使用されることが可能である。

サイクル２で、Ｗ−ｕｌと指定されたリンクは、メモリユニット４８ｂへの１つ又はそれ以上の書き込み動作に使用されることが可能であり；Ｒ２３−ｕｌと指定されたリンクは、メモリユニット４８ｄからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；Ｒ４５−ｕｌと指定されたリンクは、メモリユニット４８ｆからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；Ｒ６７−ｕｌと指定されたリンクは、メモリユニット４８ｈからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；Ｗ−ｕｒと指定されたリンクは、メモリユニット４８ｅへの１つ又はそれ以上の書き込み動作に使用されることが可能であり；Ｒ０１−ｕｒと指定されたリンクは、メモリユニット４８ａからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；（交換ユニット４２ｃを介してのメモリユニット４８ｃと４６ｄからの読み出し動作のための）Ｒ２３−ｕｒと指定されたリンクは、メモリユニット４８ｃからの１つ又はそれ以上の読み出し動作に使用されることが可能であり；Ｒ６７−ｕｒと指定されたリンクは、メモリユニット４８ｇからの１つ又はそれ以上の読み出し動作に使用されることが可能である。

この処理は、スケジュール５２従って継続し、１６サイクル後に、（サイクルゼロである）初期状態に達する。特定の数のサイクルをわたる特定の数の交換ユニット４２を介してメモリバンク４４の特定の数のメモリユニット４８への書き込み動作及びそこからの読み出し動作についての特定のスケジュールが記載され且つ説明されたが、本発明は、任意の適する数のサイクルをわたる任意の適する数の交換ユニット４２を介してメモリバンク４４の任意の適する数のメモリユニット４８への書き込み動作及びそこからの読み出し動作についての任意の適するスケジュールを考慮する。

図１０は、高速交換環境のメモリインターリービングのための方法を示す。この方法は、ステップ１００で開始、ここで、スイッチコア２６の第１ポートモジュール２８は、第１ポートモジュール２８に結合されたポート２４からパケットの一部を受信する。上述のように、スイッチコア２６は、複数のポートモジュール２８を有する。ステップ１０２で、第１ポートモジュール２８は、パケットの受信された部分をストリームメモリ３０へ通信する。ストリームメモリ３０はスイッチコア２６の全てのポートモジュール２８により共有され且つ、ノンブロッキングである。特定の実施例では、上述のように、ストリームメモリ３０は、幾つかのメモリユニット４８をポートモジュール２８に結合するＭＩＮを有する。ＭＩＮは交換ユニット４２とメモリバンク４２の階層構造を有し、各々が幾つかのバンク交換ユニット４４と幾つかのメモリユニット４８を有する。上述のように、特定の実施例では、ストリームメモリ３０は４つの交換ユニット４２と、各々が８のメモリユニット４８を有する３つのメモリバンク４２を有する。上述のように、特定の実施例では、静的なスケジューリングが、ストリームメモリ３０のメモリユニット４８への書き込み動作に使用され、そして、交換ユニット４２でのオンデマンドスケジューリングがストリームメモリ３０のメモリユニット４８からの読み出し動作について使用される。

ステップ１０４では、ストリームメモリ３０のＭＩＮは、パケットの通信された部分を受信しそして、１つ又はそれ以上のスケジューリング技術を使用して、パケットの受信された部分をストリームメモリ３０の適切なメモリユニット４８へ交換する。ステップ１０６で、パケットの交換された部分は、メモリユニット４８に書き込まれる。ステップ１０８で、第２ポートモジュール２８が、パケットの一部が書き込まれたメモリユニット４８への接続を要求する。ステップ１１０で、仲裁サイクル後に、要求が許可されそして、要求された接続が確立される。上述のように、仲裁サイクルは、１つの読み出し動作から次の読み出し動作で長さにより変わりうる。ステップ１１２で、メモリユニット４８へ書き込まれたパケットの一部は確立された接続を使用してストリームメモリ３０のＭＩＮを介して第２ポートモジュール２８へ通信される。ステップ１１４では、第２ポートモジュール２８は、パケットの通信された部分を受信し、そして、パケットの通信された部分をスイッチコア２６から、第２ポートモジュール２８に結合されたポート２４へ通信し、この点で、この方法は終了する。図１０に示された方法の特定のステップは特定の順序で発生するように記載され且つ説明されているが、本発明は、任意の順序で発生する上述の方法の任意の適するステップを考慮する。

本発明を幾つかの実施例で説明したが、種々の変更、代用、変形、代替及び修正が、当業者には暗示され、本発明は、添付の請求項の精神と範囲内に含まれる、そのような全ての変更、代用、変形、代替及び修正を包含することを意図している。
（付記）
（付記1）
高速交換環境でメモリインターリービングするシステムであって、
各々が１つ又はそれ以上のメモリ装置を有する複数のメモリユニットを有し、
複数のポートモジュールを有し、各々のポートモジュールが、
通信ネットワークの構成要素から通信されたパケットを受信し、且つ、前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、
通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出し、
１つ又はそれ以上の交換段階を有する階層構造を有する相互接続ネットワークを有し、前記相互接続ネットワークは、前記複数のメモリユニットを前記複数のポートモジュールへ、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、システム。

（付記２）
前記相互接続ネットワークは、１つ又はそれ以上のメモリバンクと、複数のポートモジュールを前記１つ又はそれ以上のメモリバンクに結合する１つ又はそれ以上の交換ユニットを有する多段相互接続ネットワーク（ＭＩＮ）を有し、前記１つ又はそれ以上のメモリバンクは各々が、１つ又はそれ以上の複数のメモリユニットと１つ又はそれ以上のバンク交換ユニットを有する、付記１に記載のシステム。

（付記３）
各ポートモジュールは、書き込み動作のための第１リンクと読み出し動作のための第２リンクにより交換ユニットに結合され、
各交換ユニットは、書き込み動作のための第３リンクと読み出し動作のための４つの第４リンクにより各メモリバンクに結合される、付記２に記載のシステム。

（付記４）
前記ＭＩＮは、３つのメモリバンクと４つの交換ユニットを有し、各メモリバンクは各々が１つのメモリ装置を有する８つのメモリユニットを有する、付記２に記載のシステム。

（付記５）
前記メモリ装置は、スタティックランダムアクセスメモリ（ＳＲＡＭ）装置を有する、付記１に記載のシステム。

（付記６）
前記ＳＲＡＭ装置は、読み出し動作のための１つのポートと書き込み動作のための１つのポートを有する、付記５に記載のシステム。

（付記７）
前記システムは単一の集積回路（ＩＣ）で具体化される、付記１に記載のシステム。

（付記８）
前記高速交換環境は、イーサネット（登録商標）交換環境、ＩＮＦＩＮＩＢＡＮＤ交換環境、３ＧＩＯ交換環境、ＨＹＰＥＲＴＲＡＮＳＰＯＲＴ交換環境、ＲＡＰＩＤＩＯ交換環境、又は、専用のバックプレーン交換環境である、付記１に記載のシステム。

（付記９）
前記第１のスケジュールは静的なスケジュールを有し、前記第２のスケジュールはオンデマンドスケジュールを有する、付記１に記載のシステム。

（付記１０）
前記複数のメモリユニットへの書き込み動作と読み出し動作は、ノンブロッキングである、付記１に記載のシステム。

（付記１１）
高速交換環境でメモリインターリービングする方法であって、
１つ又はそれ以上の交換段階を有する階層構造を有する相互接続ネットワークを使用し、複数のメモリユニットを複数のポートモジュールへ結合し、各々のメモリユニットは１つ又はそれ以上のメモリ装置を有し、各ポートモジュールは、通信ネットワークの構成要素から通信されたパケットを受信し且つ前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、各メモリユニットは更に通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出すように動作し、前記複数のメモリユニットは前記複数のポートモジュールに、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、方法。

（付記１２）
前記相互接続ネットワークは、１つ又はそれ以上のメモリバンクと、複数のポートモジュールを前記１つ又はそれ以上のメモリバンクに結合する１つ又はそれ以上の交換ユニットを有する多段相互接続ネットワーク（ＭＩＮ）を有し、前記１つ又はそれ以上のメモリバンクは各々が、１つ又はそれ以上の複数のメモリユニットと１つ又はそれ以上のバンク交換ユニットを有する、付記１１に記載の方法。

（付記１３）
各ポートモジュールは、書き込み動作のための第１リンクと読み出し動作のための第２リンクにより交換ユニットに結合され、
各交換ユニットは、書き込み動作のための第３リンクと読み出し動作のための４つの第４リンクにより各メモリバンクに結合される、付記１２に記載の方法。

（付記１４）
前記ＭＩＮは、３つのメモリバンクと４つの交換ユニットを有し、各メモリバンクは各々が１つのメモリ装置を有する８つのメモリユニットを有する、付記１２に記載の方法。

（付記１５）
前記メモリ装置は、スタティックランダムアクセスメモリ（ＳＲＡＭ）装置を有する、付記１１に記載の方法。

（付記１６）
前記ＳＲＡＭ装置は、読み出し動作のための１つのポートと書き込み動作のための１つのポートを有する、付記１５に記載の方法。

（付記１７）
前記システムは単一の集積回路（ＩＣ）で具体化される、付記１１に記載の方法。

（付記１８）
前記高速交換環境は、イーサネット（登録商標）交換環境、ＩＮＦＩＮＩＢＡＮＤ交換環境、３ＧＩＯ交換環境、ＨＹＰＥＲＴＲＡＮＳＰＯＲＴ交換環境、ＲＡＰＩＤＩＯ交換環境、又は、専用のバックプレーン交換環境である、付記１１に記載の方法。

（付記１９）
前記第１のスケジュールは静的なスケジュールを有し、前記第２のスケジュールはオンデマンドスケジュールを有する、付記１１に記載の方法。

（付記２０）
前記複数のメモリユニットへの書き込み動作と読み出し動作は、ノンブロッキングである、付記１１に記載の方法。

（付記２１）
イーサネット（登録商標）交換環境、ＩＮＦＩＮＩＢＡＮＤ交換環境、３ＧＩＯ交換環境、ＨＹＰＥＲＴＲＡＮＳＰＯＲＴ交換環境、ＲＡＰＩＤＩＯ交換環境、又は、専用のバックプレーン交換環境を含む、高速交換環境でメモリインターリービングするシステムであって、前記システムは単一の集積回路（ＩＣ）で具体化され、且つ、
各々が１つのスタティックランダムアクセスメモリ（ＳＲＡＭ）を有する１つのメモリ装置を有する２４のメモリユニットを有し、前記ＳＲＡＭ装置は、読み出し動作のための１つのポートと書き込み動作のための１つのポートを有し、
１２のポートモジュールを有し、各々は、
通信ネットワークの構成要素から通信されたパケットを受信し、且つ、前記受信されたパケットを２４のメモリユニットの１つ又はそれ以上へ書き込み、
通信ネットワークの前記構成要素へ通信するために２４のメモリユニットの１つ又はそれ以上からパケットを読み出し、
少なくとも２つの交換段階を有する階層構造を有する多段相互接続ネットワーク（ＭＩＮ）を有し、前記ＭＩＮは３つのメモリバンクと複数のポートモジュールを前記３つのメモリバンクへ結合する４つの交換ユニットを有し、前記３つのメモリバンクの各々は、８つの２４のメモリユニットと８つのバンク交換ユニットを有し、各ポートモジュールは、書き込み動作のための第１リンクと読み出し動作のための第２リンクにより交換ユニットに結合され、各交換ユニットは、書き込み動作のための第３リンクと読み出し動作のための４つの第４リンクにより各メモリバンクに結合され、前記ＭＩＮは前記２４のメモリユニットを前記１２のポートモジュールへ、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは静的なスケジュールを有し、前記第２のスケジュールはオンデマンドスケジュールを有し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、システム。

（付記２２）
高速交換環境でメモリインターリービングする方法であって、
複数のメモリユニットを複数のポートモジュールへ結合する手段を有し、各々のメモリユニットは１つ又はそれ以上のメモリ装置を有し、各ポートモジュールは、通信ネットワークの構成要素から通信されたパケットを受信し且つ前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、各メモリユニットは更に通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出し、前記複数のメモリユニットは前記複数のポートモジュールに、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、方法。

（付記２３）
高速交換環境でメモリインターリービングする論理であって、前記論理は媒体で具体化され且つ実行されたときに、
複数のメモリユニットを複数のポートモジュールへ結合し、各々のメモリユニットは１つ又はそれ以上のメモリ装置を有し、各ポートモジュールは、通信ネットワークの構成要素から通信されたパケットを受信し且つ前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、各メモリユニットは更に通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出し、前記複数のメモリユニットは前記複数のポートモジュールに、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、論理。

例示のシステムエリアネットワークを示す図である。システムエリアネットワークの例示のスイッチを示す図である。スイッチの例示のスイッチコアを示す図である。論理的にブロックに分割されたスイッチコアの例示のストリームメモリを示す図である。６ポートモジュールにより３つのメモリバンクへの書き込み動作のためのスイッチコアの２つの交換ユニットでの例示のスケジューリングを示す図である。ポートモジュールにより２４のメモリユニットからの読み出し動作のためのスイッチコアの交換ユニットでの例示のスケジューリングを示す図である。スイッチコアの例示のメモリバンクを示す図である。４つの交換ユニットを介した２つのメモリユニットへの読み出し動作のためのメモリバックの３つのバンク交換ユニットでの例示のスケジューリングを示す図である。４つの交換ユニットを介してのメモリバンクの８のメモリユニットへの書き込み動作とそこからの読み出し動作のための例示のスケジューリングを示す図である。高速交換環境でメモリインターリービングする例示の方法を示す図である。

符号の説明

１０システムエリアネットワーク
１２相互接続
１４サーバシステム
１６記憶システム
１８ネットワークシステム
２０ルーティングシステム
２２スイッチ
２４ポート
２６スイッチコア
２８ポートモジュール
３０ストリームメモリ
３２タグメモリ
３４中央エージェント
３６ルーティングモジュール
３８ブロック
４０ワード
４２交換ユニット
４４メモリバンク
４６メモリバンク交換ユニット
４８メモリユニット
５０スケジュール
５２スケジュール

Claims

高速交換環境でメモリインターリービングするシステムであって、
各々が１つ又はそれ以上のメモリ装置を有する複数のメモリユニットを有し、
複数のポートモジュールを有し、各々のポートモジュールが、
通信ネットワークの構成要素から通信されたパケットを受信し、且つ、前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、
通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出し、
１つ又はそれ以上の交換段階を有する階層構造を有する相互接続ネットワークを有し、前記相互接続ネットワークは、前記複数のメモリユニットを前記複数のポートモジュールへ、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、システム。
前記相互接続ネットワークは、１つ又はそれ以上のメモリバンクと、複数のポートモジュールを前記１つ又はそれ以上のメモリバンクに結合する１つ又はそれ以上の交換ユニットを有する多段相互接続ネットワーク（ＭＩＮ）を有し、前記１つ又はそれ以上のメモリバンクは各々が、１つ又はそれ以上の複数のメモリユニットと１つ又はそれ以上のバンク交換ユニットを有する、請求項１に記載のシステム。
各ポートモジュールは、書き込み動作のための第１リンクと読み出し動作のための第２リンクにより交換ユニットに結合され、
各交換ユニットは、書き込み動作のための第３リンクと読み出し動作のための４つの第４リンクにより各メモリバンクに結合される、請求項２に記載のシステム。
前記ＭＩＮは、３つのメモリバンクと４つの交換ユニットを有し、各メモリバンクは各々が１つのメモリ装置を有する８つのメモリユニットを有する、請求項２に記載のシステム。
前記メモリ装置は、スタティックランダムアクセスメモリ（ＳＲＡＭ）装置を有する、請求項１に記載のシステム。
前記ＳＲＡＭ装置は、読み出し動作のための１つのポートと書き込み動作のための１つのポートを有する、請求項５に記載のシステム。
高速交換環境でメモリインターリービングする方法であって、
１つ又はそれ以上の交換段階を有する階層構造を有する相互接続ネットワークを使用し、複数のメモリユニットを複数のポートモジュールへ結合し、各々のメモリユニットは１つ又はそれ以上のメモリ装置を有し、各ポートモジュールは、通信ネットワークの構成要素から通信されたパケットを受信し且つ前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、各メモリユニットは更に通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出すように動作し、前記複数のメモリユニットは前記複数のポートモジュールに、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、方法。
イーサネット（登録商標）交換環境、ＩＮＦＩＮＩＢＡＮＤ交換環境、３ＧＩＯ交換環境、ＨＹＰＥＲＴＲＡＮＳＰＯＲＴ交換環境、ＲＡＰＩＤＩＯ交換環境、又は、専用のバックプレーン交換環境を含む、高速交換環境でメモリインターリービングするシステムであって、前記システムは単一の集積回路（ＩＣ）で具体化され、且つ、
各々が１つのスタティックランダムアクセスメモリ（ＳＲＡＭ）を有する１つのメモリ装置を有する２４のメモリユニットを有し、前記ＳＲＡＭ装置は、読み出し動作のための１つのポートと書き込み動作のための１つのポートを有し、
１２のポートモジュールを有し、各々は、
通信ネットワークの構成要素から通信されたパケットを受信し、且つ、前記受信されたパケットを２４のメモリユニットの１つ又はそれ以上へ書き込み、
通信ネットワークの前記構成要素へ通信するために２４のメモリユニットの１つ又はそれ以上からパケットを読み出し、
少なくとも２つの交換段階を有する階層構造を有する多段相互接続ネットワーク（ＭＩＮ）を有し、前記ＭＩＮは３つのメモリバンクと複数のポートモジュールを前記３つのメモリバンクへ結合する４つの交換ユニットを有し、前記３つのメモリバンクの各々は、８つの２４のメモリユニットと８つのバンク交換ユニットを有し、各ポートモジュールは、書き込み動作のための第１リンクと読み出し動作のための第２リンクにより交換ユニットに結合され、各交換ユニットは、書き込み動作のための第３リンクと読み出し動作のための４つの第４リンクにより各メモリバンクに結合され、前記ＭＩＮは前記２４のメモリユニットを前記１２のポートモジュールへ、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは静的なスケジュールを有し、前記第２のスケジュールはオンデマンドスケジュールを有し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、システム。
高速交換環境でメモリインターリービングする方法であって、
複数のメモリユニットを複数のポートモジュールへ結合する手段を有し、各々のメモリユニットは１つ又はそれ以上のメモリ装置を有し、各ポートモジュールは、通信ネットワークの構成要素から通信されたパケットを受信し且つ前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、各メモリユニットは更に通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出し、前記複数のメモリユニットは前記複数のポートモジュールに、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、方法。
高速交換環境でメモリインターリービングする論理であって、前記論理は媒体で具体化され且つ実行されたときに、
複数のメモリユニットを複数のポートモジュールへ結合し、各々のメモリユニットは１つ又はそれ以上のメモリ装置を有し、各ポートモジュールは、通信ネットワークの構成要素から通信されたパケットを受信し且つ前記受信されたパケットを複数のメモリユニットの１つ又はそれ以上へ書き込み、各メモリユニットは更に通信ネットワークの前記構成要素へ通信するために複数のメモリユニットの１つ又はそれ以上からパケットを読み出し、前記複数のメモリユニットは前記複数のポートモジュールに、
前記ポートモジュールの各々が第１のスケジュールに従って、前記メモリユニットの各々へ書き込むように動作し、前記ポートモジュールの各々が第２のスケジュールに従って、前記メモリユニットの各々から読み出すように動作し、前記第１のスケジュールは、時間の期間をわたり第１の数の書き込み動作を可能とし、前記第２のスケジュールは、前記時間の期間をわたり第２の数の読み出し動作を可能とし、前記第２の数は前記第１の数の２倍又はそれ以上であり、
第２のポートモジュールが通信ネットワークの第２の構成要素から通信されたパケットの第２の部分を受信する前に、第１のポートモジュールは、通信ネットワークの第１の構成要素へ通信するために１つ又はそれ以上のメモリユニットからパケットの第１の部分を読み出すように動作する、ように結合する、論理。