図1は、1つ又はそれ以上のサーバシステム14;1つ又はそれ以上の記憶システム16;1つ又はそれ以上のネットワークシステム18;及び、相互接続12を、1つ又はそれ以上のローカルエリアネットワーク(LAN)、ワイドエリアネットワーク(WAN)又は他のネットワークを含む、1つ又はそれ以上の他のネットワーク、に結合する1つ又はそれ以上のルーティングシステム20の間の通信をサポートするシリアル又は他の相互接続12を含む例示のシステムエリアネットワーク10を示す。サーバシステム14は各々が、1つ又はそれ以上の中央処理ユニット(CPU)と1つ又はそれ以上のメモリユニットを有する。記憶システム16は各々が、1つ又はそれ以上のチャネルアダプタ(CA)、1つ又はそれ以上のディスクアダプタ(DA)及び1つ又はそれ以上のCPUモジュール(CM)を有する。相互接続12は、1つ又はそれ以上のスイッチ22を有し、これは、特定の実施例では、以下に更に完全に記載するように、イーサネット(登録商標)スイッチを有する。システムエリアネットワーク10の構成要素は、1つ又はそれ以上のリンクを使用して互いに結合され、その各々は、1つ又はそれ以上のコンピュータバス、ローカルエリアネットワーク(LAN)、メトロポリタンエリアネットワーク(MAN)、ワイドエリアネットワーク(WAN)、インターネットの一部又は、他の配線、光、無線又は、他のリンクを有する。システムエリアネットワーク10は、特定の構成に互いに結合された特定の構成要素を有するように記載され且つ説明されるが、本発明は、適切な構成で互いに結合された適する構成要素を有する適する任意のシステムエリアネットワークを考慮する。
図2は、システムエリアネットワーク10の例示のスイッチ22を示す。スイッチ22は、複数のポート24とスイッチコア26を有する。ポート24は各々が、スイッチコア26と(サーバシステム14、記憶システム16、ネットワークシステム18、ルーティングシステム20又は、他のスイッチ22のような)システムエリアネットワーク10の構成要素に結合されている。第1ポート24は、システムエリアネットワーク10の第1構成要素からパケットを受信し、パケットをシステムエリアネットワーク10の第2の構成要素へ通信する第2ポート24へ交換するためにスイッチコア26へパケットを通信する。パケットへの参照は、適切な、パケット、データグラム、フレーム又は、他のデータの単位を含みうる。スイッチコア26は、第1ポート24からパケットを受信し、以下に更に完全に記載するように、1つ又はそれ以上の第2ポート24へパケットを交換する。特定の実施例では、スイッチ22は、イーサネット(登録商標)スイッチを含む。特定の実施例では、スイッチ22は、有線速度又はその付近でパケットを交換できる。
図3は、スイッチ22の例示のスイッチコア26を示す。スイッチコア26は、12のポートモジュール28、ストリームメモリ30、タグメモリ32、中央エージェント34及びルーティングモジュール36を有する。スイッチコア26の構成要素は、バス又は他のリンクを使用して互いに結合される。特定の実施例では、スイッチコア26は、単一のICで具体化される。スイッチコア26の省略時(デフォルト)モードでは、システムエリアネットワーク10の第1構成要素からスイッチコア26により受信されたパケットは、スイッチコア26が全体のパケットを受信する前に、スイッチコア26からシステムエリアネットワーク10の1つ又はそれ以上の第2構成要素へ通信されうる。特定の実施例では、カットスルー転送は、(減少された待ち時間、減少されたメモリ要求、及び増加されたスループットのような)記憶及び転送技術の上の1つ又はそれ以上の利点を提供する。スイッチコア26は、異なる応用についても構成されうる。例でありそして限定されないとして、スイッチコア26は、(10ギガバイトイーサネット(登録商標)スイッチ22又は特定の実施例のイーサネット(登録商標)スイッチ22を含む)イーサネット(登録商標)スイッチ22、INFINIBANDスイッチ22、3GIOスイッチ22、HYPERTRANSPORTスイッチ22、RAPID IOスイッチ22、又は、記憶システム16、ネットワークシステム18又は、両方のための専用のバックプレーンスイッチ22又は、他のスイッチ22について、構成されることが可能である。
ポートモジュール28は、スイッチ22のスイッチコア26とポート24の間のインターフェースを提供する。ポートモジュール28は、ポート24、ストリームメモリ30、タグメモリ32、中央エージェント34、及びルーティングテーブル36に結合される。特定の実施例では、ポートモジュール28は、(システムエリアネットワーク10の構成要素からパケットを受信しそしてストリームメモリ30へパケットを書き込むのに使用される)入力論理と(ストリームメモリ30からパケットを読み出しそしてパケットをシステムエリアネットワーク10の構成要素へ通信するのに使用される)出力論理の両方を有する。代わりとして、特定の実施例では、ポートモジュール28は、入力論理のみ又は出力論理のみを有する。ポートモジュール28への参照は、適切な場合に、入力論理、出力論理又は、両方を有するポートモジュール28を含む、ポートモジュール28は、入力フロー制御のための入力バッファも含みうる。イーサネット(登録商標)スイッチ22では、ポーズ機能が、入力フロー制御について使用され得、これは効果的であるために時間がかかる。ポートモジュール28の入力バッファは、ポーズ機能が入力するパケットを止める前に送られたパケットの一時的な記憶に使用される。入力フロー制御についてクレジットがエクスポート(移出)される場合には、入力バッファは不要であるので、INFINIBANDスイッチ22の場合のように、入力バッファは任意である。特定の実施例では、ポートモジュール28をストリームメモリ30に結合するリンクは、(データがポートモジュール28からストリームメモリ30に書き込まれるスイッチコア26の動作を含む)書き込み動作のためのものとそして、(データがストリームメモリ30からポートモジュール28に読み出されるスイッチコア26の動作を含む)読み出し動作のためのものの、2つのリンクを有する。これらのリンクの各々は、36ビットを送り、ポートモジュール28とストリームメモリ30の間のデータ経路を両方向に36ビット幅にする。
システムエリアネットワーク10の第1構成要素から第1ポートモジュール28により受信されるパケットは、第1ポートモジュール28からストリームメモリ30へ書き込まれ、そして後に、第2ポートモジュール28からシステムエリアネットワーク10の1つ又はそれ以上の第2構成要素への通信のために、ストリームメモリ30から1つ又はそれ以上の第2ポートモジュール28へ読み出される。ポートモジュール28により受信されている又はそこから通信されているパケットへの参照は、適切に、ポートモジュール28により受信されている又はそこから通信されている全体のパケット又は、ポートモジュール28により受信されている又はそこから通信されているパケットの一部を含みうる。同様に、ストリームメモリ30へ書き込まれている又はそこから読み出されているパケットへの参照は適切に、ストリームメモリ30へ書き込まれている又はそこから読み出されている全体のパケット又は、ストリームメモリ30へ書き込まれている又はそこから読み出されているパケットの一部のみを含みうる。入力論理を含むポートモジュール28は、ストリームメモリ30に書き込むことが可能であり、そして、出力論理含むポートモジュール28は、ストリームメモリ30から読み出すことが可能である。特定の実施例では、ポートモジュール28によるストリームメモリ30の共有は、ラインの先頭のブロッキングを除去し(それによりスイッチコア26のスループットを増加し)、スイッチコア26に関連するメモリ要求を減少し、そして、スイッチコア26が、ポートモジュール28での負荷状態の変化を更に効率的に扱うことを可能とする。
スイッチコア26のストリームメモリ30は、図4に示されたように、論理的にブロック38に分割され、これは更に、ワード40に分割される。行はブロック38を示しそして、行と列の交差点は、ブロック38のワード40を示す。特定の実施例では、ストリームメモリ30は、1536ブロック38に分割され、各ブロック38は、24ワード40を含み、ワード40は72ビットを有する。ストリームメモリ30は、特定の数のビットを含む特定の数のワード40に分割された特定の数のブロック38に分割されているように記述されそして説明されているが、本発明は、ストリームメモリ30が、適する数のビットを含む適する数のワード40に分割された適する数のブロック38に分割されていることを考慮する。パケットサイズは、パケットごとに異なることが可能である。ブロック38と同じ又はそれより少ないビットを含むパケットが1つのブロック38に書き込まれることが可能であり、そして、ブロック38よりも多くのビットを含むパケットは、互いに連続である必要はない、1つより多くのブロック38に書き込まれることが可能である。
ブロック38への書き込み又はそこからの読み出しのときには、ポートモジュール28は、ブロック38の任意のワード40から開始でき、そして、順次にブロック38のワード40へ書き込み又はそこから読み出すことが可能である。ポートモジュール28は、ブロック38へ書き込みそこから読み出しながら、ブロック38の第1ワード40へラップアラウンドすることも可能である。ブロック38は、書き込み動作又は読み出し動作でブロック38を識別するために使用されるアドレスを有し、そして、オフセットは、書き込み動作又は読み出し動作でブロック38のワード40を識別するために使用される。例として、4176ビット長のパケットを考えるとする。パケットは、ブロック38aのワード40fで開始しそしてブロック38bを含まず、ブロック38dのワード40kへ続く、58のワード40に書き込まれる。書き込み動作では、ブロック38aのワード40fは、第1アドレスと第1オフセットで識別され、ブロック38cのワード40fは、第2アドレスと第2オフセットで識別され、そして、ブロック38dのワード40fは、第3アドレスと第3オフセットで識別される。パケットは、ブロック38aのワード40fで開始しそしてブロック38bを含まず、ブロック38dのワード40kへ続く、ストリームメモリ30から読み出される。読み出し動作では、ブロック38aのワード40fは、第1アドレスと第1オフセットで識別され、ブロック38cのワード40fは、第2アドレスと第2オフセットで識別され、そして、ブロック38dのワード40fは、第3アドレスと第3オフセットで識別される。
タグメモリ32は、各々が、書き込むべき次のブロック38を決定するために第1ポートモジュール28によりそして、そこから読み出すべき次のブロック38を決定するために1つ又はそれ以上の第2ポートモジュール28により使用される、複数のリンクされたリストを有する。タグメモリ32は、以下に更に完全に説明するように、ポートモジュール28からストリームメモリ30への書き込み動作のためにポートモジュール28に有効になされることが可能である次のブロック38を決定するために、中央エージェント34により使用され得るリンクされたリストも有する。タグメモリ32は、複数のエントリを有し、その少なくとも幾つかは各々が、ストリームメモリ30のブロック38に対応する。ストリームメモリ30の各ブロック38は、タグメモリ32内に対応するエントリを有する。タグメモリ32内のエントリは、タグメモリ32内の他のエントリへのポインタを有することが可能であり、この結果リンクされたリストとなる。
ポートモジュール28からストリームメモリ30への書き込み動作のためにポートモジュール28に有効であるブロック38に対応するタグメモリ32内のエントリは、ポートモジュール28がリンクされたエントリを使用して書き込むべき次のブロック38を決定できるように、ともにリンクされている。例として、ポートモジュール28からストリームメモリ30への書き込み動作のためにポートモジュール28に有効である4つのブロック38を考えるとする。第1ブロック38に対応するタグメモリ32内の第1エントリは、第2ブロック38へのポインタを有し、第2ブロック38に対応するタグメモリ32内の第2エントリは、第3ブロック38へのポインタを有し、そして、第3ブロック38に対応するタグメモリ32内の第3エントリは、第4ブロック38へのポインタを有する。ポートモジュール28は第1ブロック38へ書き込みそして、ポートモジュール28が第1ブロック38に書き込んでいる間に、書き込むべき次のブロック38を決定するために第1エントリ内のポインタを使用する。ポインタはポートモジュール28に第2ブロック38を示し、そして、ポートモジュール28が第1ブロック38への書き込みを終了したときに、ポートモジュール28は第2ブロック38へ書き込む。ポートモジュール28が第2ブロック38へ書き込んでいる間に、ポートモジュール28は、書き込むべき次のブロック38を決定するために第2エントリ内のポインタを使用する。ポインタはポートモジュール28に第3ブロック38を示し、そして、ポートモジュール28が第2ブロック38への書き込みを終了したときに、ポートモジュール28は第3ブロック38へ書き込む。ポートモジュール28が第3ブロック38へ書き込んでいる間に、ポートモジュール28は、書き込むべき次のブロック38を決定するために第3エントリ内のポインタを使用する。ポインタはポートモジュール28に第4ブロック38を示し、そして、ポートモジュール28が第3ブロック38への書き込みを終了したときに、ポートモジュール28は第4ブロック38へ書き込む。タグメモリ32内のリンクされたリストは、書き込むべき次のブロック38を決定するために、1つより多くのポートモジュール28により使用されることができない。
ブロック38がポートモジュール28からストリームメモリ30への書き込み動作のためにポートモジュール28に有効になされたときには、ブロック38に対応するタグメモリ32内のエントリは、ポートモジュール28が書き込むべき次のブロック38を決定するために使用しているリンクされたリストへ追加されうる。例として、上述のリンクされたリストを考えるとする。第4エントリがリンクされたリストの最後のエントリである場合には、第5ブロック38がポートモジュール28に有効になされるときに、第4エントリは第5ブロック38へのポインタを含むように修正されうる。
書き込むべき次のブロック38を決定するために第1ポートモジュール28が使用しているタグメモリ32のリンクされたリストも、読み出すべき次のブロック38を決定するために1つ又はそれ以上の第2のポートモジュール28により使用され得る。例として、上述のリンクされたリストを考えるとする。パケットの第1部分は、第1ポートモジュール28から第1ブロック38へ書き込まれ、パケットの第2部分は、第1ポートモジュール28から第2ブロック38へ書き込まれ、そして、パケットの第3及び最終部分は、第1ポートモジュール28から第3ブロック38へ書き込まれる。第3ブロック38にパケットの最終部分が書き込まれたことを示すために第3ブロック38へエンドマークも書き込まれる。第2ポートモジュール28は、第1ブロック38から読み出し、第2ポートモジュール28が第1ブロック38から読み出している間に、読み出すべき次のブロック38を決定するために第1エントリ内のポインタを使用する。ポインタは第2ポートモジュール28に第2ブロック38を示し、そして、第2ポートモジュール28が第1ブロック38からの読み出しを終了したときに、第2ポートモジュール28は、第2ブロック38から読み出す。第2ポートモジュール28が第2ブロック38から読み出している間に、ポートモジュール28は、読み出すべき次のブロック38を決定するために第2エントリ内のポインタを使用する。ポインタは第2ポートモジュール28に第3ブロック38を示し、そして、第2ポートモジュール28が第2ブロック38からの読み出しを終了したときに、第2ポートモジュール28は、第3ブロック38から読み出す。第2ポートモジュール28が第3ブロック38から読み出しそして、第3ブロック38内のエンドマークを使用し、パケットの最終部分が第3ブロック38に書き込まれたことを決定する。タグメモリ32内のリンクされたリストは、書き込むべき次のブロック38を決定するために、1つより多くの第1ポートモジュール28により使用されることができないが、リンクされたリストは読み出すべき次のブロック38を決定するために1つ又はそれ以上の第2ポートモジュール28により使用されることが可能である。
異なるパケットは、異なる宛先を有しそして、パケットがストリームメモリ30を通る順序は、先入れ、先出し(ファーストイン、ファーストアウト、FIFO)である。例として、第2パケットが受信されそして1つ又はそれ以上の第2ブロック38に書き込まれる前に、受信されそして1つ又はそれ以上の第1ブロック38に書き込まれた第1パケットを考える。第2パケットは、第1パケットよりも前にストリームメモリ30から読み出されると、第2ブロック38は第1ブロック38の前に他の書き込み動作に対して有効となる。特定の実施例では、パケットが書き込まれたストリームメモリ30のブロック38は、パケットのポートモジュール28に指定されている全てのポートモジュール28によりブロック38からパケットが読み出されたすぐ後に、ポートモジュール28からブロック38への書き込み動作のために、ポートモジュール28へ有効になされる。パケットの指定されたポートモジュール28は、システムエリアネットワーク10の構成要素、スイッチコア26からの下流、即ちパケットの最終又は中間宛先へ、結合されたポートモジュール28を有する。
特定の実施例では、クレジットがポートモジュール28の入力論理に割当てられ、そして、書き込み動作を管理するのに使用される。書き込み動作を管理するのにクレジット使用することは、スイッチコア26によるカットスルー転送を容易にでき、これは、待ち時間(レーテンシ)を減少し、スループットを増加し、そして、スイッチコア26に関連するメモリ要求を減少する。また、クレジットが書き込み動作を管理するために使用される場合には、どの時点でどのブロック38にどのポートモジュール28が書き込めるかに関する決定が、ポートモジュール28で局所的に行われることが可能であり、これは、スイッチコア26のスループットと交換速度を増加する。書き込み動作を管理するのにクレジット使用することは、ラインの先頭のブロッキングも除去できそして、ポートモジュール28で負荷状態の変化に応じてポートモジュール28間でメモリ資源の分配のより大きな柔軟性を提供できる。クレジットは、ストリームメモリ30のブロック38に対応しそして、ブロック38に書き込むためにポートモジュール28により使用されることが可能である。クレジットは、クレジットのプールからポートモジュール28に割当てられ、これは、中央エージェント34により管理される。ポートモジュール28に割当てられているクレジットへの参照は、ポートモジュール28からブロック38への、及び逆の、書き込み動作のためにポートモジュール28に有効になされているクレジットに対応するブロック38を含む。
クレジットのプール内のクレジットは、どのポートモジュール28にも割当でき、そして、特定のポートモジュール28に割当てられる必要はない。ポートモジュール28は、ポートモジュール28に有効なクレジットのみを使用でき、そして、他のポートモジュール28に有効な又はクレジットのプール内にあるクレジットを使用できない。クレジットは、クレジットがポートモジュール28に割当てられそしてポートモジュール28がまだクレジットを使用していない場合に、ポートモジュール28に有効である。ポートモジュール28に割当てられているクレジットは、ポートモジュール28がそのクレジットを使用するまでポートモジュール28に有効である。クレジットは一度に1より多くのポートモジュール28に割当てられることは出来ず、そしてクレジットは同時に1より多くのポートモジュール28に有効にされることは出来ない。特定の実施例では、第1ポートモジュール28がクレジットに対応するブロック38にパケットを書き込むためにそのクレジットを使用するときには、そのクレジットは、パケットの全ての指定されたポートモジュール28がブロック38からパケットを読み出したすぐ後にクレジットのプールに戻される。
中央エージェント34は、クレジットを、クレジットのプールから、ポートモジュール28へ割当てることができる。例として、中央エージェント34は、ポートモジュール28への予め定められた数のクレジットの初期割当を行うことが可能である。特定の実施例では、中央エージェント34は、スイッチコア26の開始で又はスイッチコア26がリセットされるのに応じて、ポートモジュール28へのクレジットの初期割当を行うことが可能である。他の例として、中央エージェント34は、ポートモジュール28が使用している他のクレジットを置き換えるためにポートモジュール28へクレジットを割当てることができる。特定の実施例では、ポートモジュール28が第1クレジットを使用するときには、ポートモジュール28は、ポートモジュール28が第1クレジットを使用していることを中央エージェント34に通知し、そして、ポートモジュール28が第1クレジットを使用していることを中央エージェント34に通知するポートモジュール28に応じて、しかし、ポートモジュール28により使用されているブロック38の数が適用可能な限度に合わない又は超えている場合にのみ、中央エージェント34は第2クレジットを第1クレジットと置き換えるようにポートモジュール28へ割当る。ポートモジュール28により使用されているブロック38への参照は、パケットがポートモジュール28から書き込まれている及びそれからパケットの全ての指定されたポートモジュール28がパケットを読み出していない、ブロック38を含む。適用可能な限度まで、ポートモジュール28により使用されるクレジットを、置き換えることにより、ポートモジュール28へ有効なクレジットの数は、比較的一定に保たれ、そして、ポートモジュール28で負荷状態が上昇する場合には、更なるブロック38が、ポートモジュール28での負荷状態の増加に応じてポートモジュール28へ供給されることが可能である。限度はポートモジュール28により使用されるブロックの数に適用されることが可能であり、これは、ポートモジュール28が多すぎるブロック38を使用しそれにより、多すぎる共有されたメモリ資源を使用することを防止する。限度は、クレジットのプール内のクレジットの数に基づいて動的に制御されうる。クレジットのプール内のクレジットの数が減少する場合には、限度も減少する。限度の計算とクレジットがポートモジュール28に割当てられるそれに従った処理は、スイッチコア26を通してパケットのクリティカルパスから発生し、これは、スイッチコア26の交換速度を増加する。
タグメモリ32内のリンクされたリストは、ポートモジュール28に割当てられうる次のクレジットを決定するために中央エージェント34により使用されることが可能である。リンクされたリストの要素は、順にクレジットのプール内のクレジットに対応するブロック38に対応するタグメモリ32内のエントリを含む。例として、クレジットのプール内の4つのクレジットを考える。第1クレジットは第1ブロック38に対応し、第2クレジットは第2ブロック38に対応し、第3クレジットは第3ブロック38に対応し、そして、第4クレジットは第4ブロック38に対応する。第1ブロック38に対応するタグメモリ32内の第1エントリは第2ブロック38へのポインタを有し、第2ブロック38に対応するタグメモリ32内の第2エントリは第3ブロック38へのポインタを有し、そして、第3ブロック38に対応するタグメモリ32内の第3エントリは第4ブロック38へのポインタを有する。中央エージェント34は、第1クレジットをポートモジュール28に割当て、中央エージェント34は第1クレジットをポートモジュール28に割当てながら、ポートモジュール28に割当てる次のクレジットを決定するために第1エントリ内のポインタを使用する。ポインタは、中央エージェント34に第2ブロック38を示し、そして、中央エージェント34がポートモジュール28への第1クレジットの割当てを終了したときに、中央エージェント34はポートモジュール28へ第2クレジットを割当てる。中央エージェント34は第2クレジットをポートモジュール28に割当てながら、中央エージェント34はポートモジュール28に割当てる次のクレジットを決定するために第2エントリ内のポインタを使用する。ポインタは、中央エージェント34に第3ブロック38を示し、そして、中央エージェント34がポートモジュール28への第2クレジットの割当てを終了したときに、中央エージェントはポートモジュール28へ第3クレジットを割当てる。中央エージェント34は第3クレジットをポートモジュール28に割当てながら、中央エージェント34はポートモジュール28に割当てる次のクレジットを決定するために第3エントリ内のポインタを使用する。ポインタは、中央エージェント34に第4ブロック38を示し、そして、中央エージェント34がポートモジュール28への第3クレジットの割当てを終了したときに、中央エージェントはポートモジュール28へ第4クレジットを割当てる。
ブロック38に対応するクレジットがクレジットのプールに戻されたときに、ブロック38に対応するタグメモリ32内のエントリは、ポートモジュール28に割当てる次のクレジットを決定するために中央エージェント34が使用しているリンクされたリストの最後に加えられる。例として、上述のリンクされたリストを考える。第4のエントリがリンクされたリストの最後の要素である場合には、第5ブロック38に対応する第5クレジットがクレジットのプールに追加されたときに、第4エントリは、第5ブロック38に対応するタグメモリ32内の第5エントリへのポインタを含めるように修正されうる。タグメモリ32内のエントリは各々が、ストリームメモリ30のブロック38に対応し、ブロック38へ指すポインタもタグメモリ32内のエントリを指す。
ポートモジュール28が入力するパケットを受信するときには、ポートモジュール28は、ストリームメモリ30へパケットを書き込むために十分なクレジットがポートモジュール28に有効かどうかを決定する。特定の実施例では、ストリームメモリ30へパケットを書き込むために十分なクレジットがポートモジュール28に有効な場合には、ポートモジュール28は1つ又はそれ以上のクレジットを使用して、ストリームメモリ30へパケットを書き込む。特定の実施例では、ストリームメモリ30へパケットを書き込むために十分なクレジットがポートモジュール28に有効でない場合には、ポートモジュール28は、パケットを入力バッファに書き込みそして、後に、ストリームメモリ30へパケットを書き込むために十分なクレジットがポートモジュール28に有効になったときに、1つ又はそれ以上のクレジットを使用して、ストリームメモリ30へパケットを書き込む。入力バッファにパケットを書き込むポートモジュール28の代わりとして、ポートモジュール28はパケットを中断することが可能である。特定の実施例では、ストリームメモリ30へパケットの一部のみを書き込むために十分なクレジットがポートモジュール28に有効な場合には、ポートモジュール28は1つ又はそれ以上のクレジットを使用して、ストリームメモリ30へ書き込まれるべきパケットの一部をストリームメモリ30に書き込むことができ、そして、パケットの1つ又はそれ以上の他の部分を入力バッファに書き込むことができる。後に、ストリームメモリ30へパケットの1つ又はそれ以上の他の部分を書き込むために十分なクレジットがポートモジュール28に有効になったときに、ポートモジュール28は、1つ又はそれ以上のクレジットを使用して、ストリームメモリ30へパケットの1つ又はそれ以上の他の部分を書き込むことができる。特定の実施例では、カットスルー転送のような、遅延されたカットスルー転送が、記憶及び転送技術の上の(減少された待ち時間、減少されたメモリ要求、及び増加されたスループットのような)1つ又はそれ以上の利点を提供する。ストリームメモリ30へパケットを書き込むために十分なクレジットがポートモジュール28に有効かどうかを決定するポートモジュール28への参照は、ストリームメモリ30へ全体のパケットを書き込むために、ストリームメモリ30へパケットの受信された部分のみを書き込むために又は、ストリームメモリ30へパケットの少なくとも一部分を書き込むために、十分なクレジットがポートモジュール28に有効どうかを決定するポートモジュール28を含む。
特定の実施例では、全体のパケッが受信されるまで入力パケットの長さを知ることができない。これらの実施例では、(標準の適用可能なセットに従った)最大パケットサイズが、ストリームメモリ30へポートモジュール28により受信された入力パケットを書き込むために十分なクレジットがポートモジュール28に有効かどうかを決定するのに使用されることが可能である。電気電子工学会(IEEE)により発行された標準のセットに従って、イーサネット(登録商標)フレームの最大サイズは1500バイトである。標準のデファクトのセットに従って、イーサネット(登録商標)フレームの最大サイズは9000バイトである。例としてそして限定しないとして、入力パケットの一部のみを受信したポートモジュール28を考える。ポートモジュール28は、ストリームメモリ30へ全体のパケットを書き込むために十分なクレジットがポートモジュール28に有効かどうかを決定するのに、(標準の適用可能なセットに従った)最大パケットサイズを使用する。ポートモジュール28は、最大パケットサイズとポートモジュール28に有効なクレジットの数を比較することにより、この決定を行うことが可能である。ストリームメモリ30へ全体のパケットを書き込むために十分なクレジットがポートモジュール28に有効な場合には、ポートモジュール28は、1つ又はそれ以上のクレジットを使用してストリームメモリ30へパケットの受信された部分を書き込むことができそして、ポートモジュール28がパケットの1つ又はそれ以上の他の部分を受信したときに、1つ又はそれ以上のクレジットを使用してストリームメモリ30へパケットの1つ又はそれ以上の他の部分を書き込むことができる。
ポートモジュール28は、カウンタを使用してポートモジュール28に有効なクレジットの数を監視できる。中央エージェント34が、クレジットをポートモジュール28に割当てるときに、ポートモジュール28はある量だけカウンタを増加しそして、ポートモジュール28がクレジットを使用するときに、ポートモジュール28はある量だけカウンタを減じる。カウンタの現在の値は、ポートモジュール28に有効なクレジットの現在の数を示し、そして、ポートモジュール28は、ポートモジュール28からストリームメモリ30へパケットを書き込むために十分なクレジットがポートモジュール28に有効かどうかを決定するために、カウンタを使用できる。中央エージェント34も、カウンタを使用してポートモジュール28に有効なクレジットの数を監視できる。中央エージェント34が、クレジットをポートモジュール28に割当てるときに、中央エージェント34はある量だけカウンタを増加しそして、ポートモジュール28がクレジットを使用したことを、ポートモジュール28が中央エージェント34に通知するときに、中央エージェント34は、ある量だけカウンタを減じる。カウンタの現在の値は、ポートモジュール28に有効なクレジットの現在の数を示し、そして、中央エージェント34は、ポートモジュール28へ1つ又はそれ以上のクレジットを割当てるかどうかを決定するために、カウンタを使用できる。中央エージェント34は、カウンタを使用しているポートモジュール28により使用されているブロック38の数も監視できる。ポートモジュール28が中央エージェント34へ、ポートモジュール28がブロック38へ書き込んだことを通知するときには、中央エージェントは、ある量だけカウンタを増加しそして、ポートモジュール28が書き込んだブロック38が解放されそしてブロック38に対応するクレジットがクレジットのプールに戻されたときに、中央エージェントはある量だけカウンタを減じる。
ポートモジュール28へ有効なクレジットの数は一定に保たれ、そして、ポートモジュール28により使用されているブロック38の数は制限される。制限は、ポートモジュール28、1つ又はそれ以上の他のポートモジュール28又は、両方での負荷状態の変化に応じて変化される。特定の実施例では、ポートモジュール28により使用されているブロック38の数は、クレジットのプール内のクレジットの数の関数である動的なしきい値に従って、制限される。アクティブなポートモジュール28は、特定の実施例では、1つ又はそれ以上のブロック38を使用しているポートモジュール28を含む。ブロック38を使用しているポートモジュール28への参照は、ストリームメモリ30からパケットの全ての指定されたポートモジュール28へ読み出しされてないストリームメモリ30へ少なくとも1つのパケットを書き込んだポートモジュール28を含む。動的なしきい値は、以下の式を使用して計算されたクレジットのプール内のクレジットの数の一部分を含むことが出き、αはアクティブなポートモジュール28の数に等しくそしてρはパラメータであり:
クレジットのプール内のクレジットの数は、各々がポートモジュール28により使用されているブロック38の数が、上述の動的なしきい値を含みうる、適用可能な限度を超える場合には、中央エージェント34がポートモジュール28へクレジットを割当てることを避けるために確保されうる。クレジットのプール内の1つ又はそれ以上のクレジットを確保することは、アクティブであるポートモジュール28の数の変化に関連する変化期間中のクッションを提供できる。確保されたクレジットの一部分は、以下の式を使用して計算され、αはアクティブなポートモジュール28の数に等しくそしてρはパラメータであり:
上述の式に従って、1つのポートモジュール28がアクティブで、ρが2の場合には、中央エージェント34はクレジットの3分の1を確保し、そして、ポートモジュール28へクレジットの3分の2を割当て;2つのポートモジュール28がアクティブで、ρが1の場合には、中央エージェント34はクレジットの3分の1を確保し、そして、アクティブである各ポートモジュール28へクレジットの3分の1を割当て;12つのポートモジュール28がアクティブで、ρが0.5の場合には、中央エージェント34はクレジットの14分の2を確保し、そして、アクティブである各ポートモジュール28へクレジットの14分の1を割当てる。特定の限度が、ポートモジュール28により使用されているブロック38の数に適用されているように記載されているが、本発明は、ポートモジュール28により使用されているブロック38の数に適用される任意の適する限度を考慮する。
第1ポートモジュール28がストリームメモリ30にパケットを書き込むときには、第1ポートモジュール28は、パケットの指定されたポートモジュール28である1つ又はそれ以上の第2ポートモジュール28を識別するためにルーティングモジュール36が使用できるパケットのヘッダからの情報(1つ又はそれ以上の宛先アドレスなど)をルーティングモジュール36へ通信できる。第1ポートモジュール28は、ストリームメモリ30からパケットを読むために第2ポートモジュール28により共に使用されるパケットが書き込まれた第1ブロック38のアドレスとオフセットをも、ルーティングモジュール36へ通信できる。ルーティングモジュール36は、1つ又はそれ以上のルーティングテーブルとパケットのヘッダからの情報を使用して第2ポートモジュール28を識別できそして、第2ポートモジュール28の識別後に、第1ブロック38のアドレスとオフセットを各第2ポートモジュール28へ通信し、これは、以下に更に完全に記載するように、第2ポートモジュール28が、出力キューへ追加されることが可能である。
中央エージェント34は、クレジットに対応するブロック38に書き込まれたパケットの全ての指定されたポートモジュール28がブロック38から読み出した場合にのみ、クレジットをクレジットのプールへ戻す。例として、ブロック38へ書き込まれそして2つの指定されたポートモジュール28を有するパケットを考える。第1の指定されたポートモジュール28は、ブロック38から読み出しそして、中央エージェント34へ、第1の指定されたポートモジュール28がブロック38から読み出したことを通知する。第2ポートモジュール28がブロック38からまだ読み出しておらず、そして、第2の指定されたポートモジュール28がブロック38から読み出したことを中央エージェント34へ通知していない場合には、中央エージェント34は、第1ポートモジュール28からの通知に応じてクレジットのプールへブロック38に対応するクレジットを戻さない。後に、第2の指定されたポートモジュール28がブロック38から読み出しそして、第2の指定されたポートモジュール28がブロック38から読み出したことを中央エージェント34へ通知する。第1ポートモジュール28は、すでにブロック38から読み出しそして、中央エージェント34へ、第1の指定されたポートモジュール28がブロック38から読み出したことを通知しているので、中央エージェント34は、第2ポートモジュール28からの通知に応じてクレジットのプールへブロック38に対応するクレジットを戻す。
パケットの全ての指定されたポートモジュール28が、パケットが書き込まれたブロック38から読み出されたかどうかを決定するために、中央エージェント34はビットベクトルを使用する。ビットベクトルは、各々がポートモジュール28に対応しそして、ポートモジュール28がブロック38から読み出したかを示す、2つ又はそれ以上の要素を含む。ストリームメモリ30へパケットが書き込まれるときには、中央エージェント34は、ビットベクトルの要素を、スイッチコア26のどのポートモジュール28がそのパケットのポートモジュール28に指定されているかを示すために設定し、そして、指定されたポートモジュール28がストリームメモリ30からパケットを読むにつれて、中央エージェント34はビットベクトルの要素をクリアする。
例として、6要素を含むビットベクトルを考える。第1要素は第1ポートモジュール28に対応し、第2要素は第2ポートモジュール28に対応し、第3要素は第3ポートモジュール28に対応し、第4要素は第4ポートモジュール28に対応し、第5要素は第5ポートモジュール28に対応し、そして、第6要素は第6ポートモジュール28に対応する。パケットは、ストリームメモリ30のブロック38に書き込まれ、第3ポートモジュール28、第4ポートモジュール28、及び第6ポートモジュール28は全てパケットの指定されたポートモジュール28である。第3ポートモジュール28に対応するビットベクトルの第3要素は、第3ポートモジュール28がパケットの指定されたポートモジュール28であることを示すために設定され、第4ポートモジュール28に対応するビットベクトルの第4要素は、第4ポートモジュール28がパケットの指定されたポートモジュール28であることを示すために設定され、そして、第6ポートモジュール28に対応するビットベクトルの第6要素は、第6ポートモジュール28がパケットの指定されたポートモジュール28であることを示すために設定される。ビットベクトルの第1要素、ビットベクトルの第2要素、及びビットベクトルの第5要素は、全てクリアされ、第1ポートモジュール、第2ポートモジュール28及び第5ポートモジュール28はそれぞれ指定されたポートモジュール28ではないことを示す。
第3ポートモジュール28はブロック38から最初に読み出しそして、第3ポートモジュール28がブロック38から読み出すときに、ビットベクトルの第3要素がクリアされる。ビットベクトルは、第4ポートモジュール28と第6ポートモジュール28がまだブロック38からパケットを読み出していないことを示す。第6ポートモジュール28はブロック38から次に読み出しそして、第6ポートモジュール28がブロック38から読み出すときに、ビットベクトルの第6要素がクリアされる。ビットベクトルは、第4ポートモジュール28がまだブロック38からパケットを読み出していないことを示す。第4ポートモジュール28はブロック38から最後に読み出しそして、第4ポートモジュール28がブロック38から読み出すときに、第4ポートモジュール28はブロック38から読み出す最後に指定されたポートモジュール28であるので、ブロック38に対応するクレジットがクレジットのプールに戻される。
ビットベクトルはマルチキャスト状態テーブルのエントリに記憶される。マルチキャスト状態テーブルは、複数のエントリを有すことができ、その少なくとも幾つかは各々が、ストリームメモリ30のブロック38に対応する。ストリームメモリ30の各ブロック38は、タグメモリ32内に対応するエントリを有する。単一の及び複数のビット誤りを検出するための誤り検出符号(EDC)もマルチキャスト状態テーブルのエントリにビットベクトルと共に記憶されうる。パケットがストリームメモリ30に書き込まれるときには、パケットが書き込まれた第1ブロック38に対応するマルチキャスト状態テーブル内のエントリ内のビットベクトルの要素は、上述のように、ポートモジュール28はそのパケットの指定されたポートモジュール28であることを示すように設定される。パケットが書き込まれた第1ブロック38に対応するマルチキャスト状態テーブル内のエントリ内のビットベクトルの要素のみが、設定される。指定されたポートモジュール28が第1ブロック38から読み出すときには、指定されたポートモジュール28に対応する要素は、指定されたポートモジュール28がストリームメモリ30からパケットの読み出しを開始したことを示すためにクリアされる。最後に指定されたポートモジュール28が第1ブロック38から読み出すときには、中央エージェント34は第1ブロック38に対応するクレジットをクレジットのプールへ戻す。中央エージェント34は、最後に指定されたポートモジュール28が後続のブロック38から読み出すので、パケットが書き込まれた後続のブロック38に対応するクレジットをクレジットのプールへ戻す。
例として、ストリームメモリ30に書き込まれたパケットを考える。パケットの第1部分が第1ブロック38に書き込まれ、そして、パケットの第2と最終部分が第2ブロック38に書き込まれる。第1クレジットは、第1ブロック38に対応し、第2クレジットは、第2ブロック38に対応する。スイッチコア26の第5ポートモジュール28と第7ポートモジュール28は、パケットの指定されたポートモジュール28である。マルチキャスト状態テーブルの第1エントリは、第1ブロック38に対応し、そして、マルチキャスト状態テーブルの第2エントリは、第2ブロック38に対応する。中央エージェント34は、それぞれ第5ポートモジュール28と第7ポートモジュール28はそのパケットの指定されたポートモジュール28であることを示すために、第1エントリのビットベクトルの第5要素と第7要素を設定する。中央エージェント34は、第2エントリ内のビットベクトルのどの要素も設定する必要はない。第7ポートモジュール28は、第1ブロック38から読み出しそして、中央エージェント34に第7ポートモジュール28が第1ブロック38から読み出したことを通知する。中央エージェント34は、第1エントリのビットベクトルから、第7ポートモジュール28はストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28ではないことを決定しそして、第1エントリ内のビットベクトルの第7要素をクリアし、第7ポートモジュール28はストリームメモリ30からパケットの読み出しを開始されることを示す。第7ポートモジュール28は、ストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28ではないので、中央エージェントは第1クレジットをクレジットのプールに戻さない。
第5ポートモジュール28は、第1ポートモジュール28から次に読み出しそして、中央エージェント34に第5ポートモジュール28が第1ブロック38から読み出したことを通知する。中央エージェント34は、第1エントリのビットベクトルから、第5ポートモジュール28はストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28ではあることを決定し、そして、第5ポートモジュール28はストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28ではあるので、第1クレジットをクレジットのプールに戻す。第7ポートモジュール28は、そして、第2ポートモジュール28から読み出しそして、中央エージェント34に第7ポートモジュール28が第2ポートモジュール28から読み出したことを通知する。中央エージェントは、第1エントリのビットベクトルから、第7ポートモジュール28はストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28ではないことを決定しそして、第7ポートモジュール28は、ストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28ではないので、第2クレジットをクレジットのプールに戻さない。第5ポートモジュール28は、第2ポートモジュール28から次に読み出しそして、中央エージェント34に第5ポートモジュール28が第2ブロック38から読み出したことを通知する。中央エージェント34は、第1エントリのビットベクトルから、第5ポートモジュール28はストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28ではあることを決定し、そして、第5ポートモジュール28はストリームメモリ30からパケットの読み出しを開始する最後に指定されたポートモジュール28であるので、第2クレジットをクレジットのプールに戻す。
上述の例では、第5ポートモジュール28が第7ポートモジュール28に追いつきそして、第7ポートモジュール28が第2ブロック38から読み出す前に第2ブロック38から読み出した場合には、第2クレジットは、第7ポートモジュール28が第2ブロック38から読み出す前にクレジットのプールへ戻されるであろう。第5ポートモジュール28が第7ポートモジュール28に追いつ可能性を減少させるために、第5ポートモジュール28と第7ポートモジュール28は、両方が、ほぼ同じ速度で、第1ブロック38と第2ブロック38から読み出すことができる。
また、上述の例では、第1クレジットが、クレジットのプールに戻された後に、ポートモジュール28に割当てられそして、第2ポートモジュール28が第2ブロック38から読み出す前に第1ブロック38を書き込むのに使用される場合には、第1エントリ内のビットベクトルは、中央エージェント34が、第5ポートモジュール28又は第7ポートモジュール28が、ストリームメモリ30からパケットの読み出しを開始する最後のポートモジュール28であるかどうかを決定できないように、上書きされる。第1エントリ内のビットベクトルが上書きされる可能性を減少させるために、上述のように、動的なしきい値が、ポートモジュール28に有効であるクレジットの数に適用される。動的なしきい値は、クレジットのプール内のクレジットの数が少なくなることを避けることができるので、パケットの全ての指定されたポートモジュール28は、ビットベクトルがパケットが書き込まれた第1ブロック38に対応するマルチキャスト状態テーブル内のエントリに上書きされる前に、ストリームメモリ30からパケットを読み出す十分な時間を有しない。
ポートモジュール28は、ポートモジュール28を通してスイッチコア26から通信するために、ストリームメモリ30へ書き込まれたパケットを待たせるのに使用される1つ又はそれ以上の出力キューを有することが可能である。パケットがストリームメモリ30へ書き込まれるときには、パケットはそのパケットの各指定されたポートモジュール28の出力キューに追加される。指定されたポートモジュール28の出力キューは、サービスの品質(QoS)のレベルとソースポートモジュール28の組合せに対応する。例として、3レベルのQoSを提供しそして入力論理と出力論理の両方を含む4つのポートモジュール28を有するスイッチコア26を考える。第1ポートモジュール28は9の出力キュー:第1レベルのQoSと第2ポートモジュール28に対応する第1出力キュー;第1レベルのQoSと第3ポートモジュール28に対応する第2出力キュー;第1レベルのQoSと第4ポートモジュール28に対応する第3出力キュー;第2レベルのQoSと第2ポートモジュール28に対応する第4出力キュー;第2レベルのQoSと第3ポートモジュール28に対応する第5出力キュー;第2レベルのQoSと第4ポートモジュール28に対応する第6出力キュー;第3レベルのQoSと第2ポートモジュール28に対応する第7出力キュー;第3レベルのQoSと第3ポートモジュール28に対応する第8出力キュー;第3レベルのQoSと第4ポートモジュール28に対応する第9出力キューを有する。(1)パケットが第2ポートモジュール28からストリームメモリ30に書き込まれ、(2)第1ポートモジュール28はそのパケットの指定されたポートモジュール28であり、そして(3)そのパケットのQoSのレベルは第1レベルのQoSである場合には、ストリームメモリ30に書き込まれたパケットは、第1ポートモジュール28の第1出力キューに追加される。(1)パケットが第3ポートモジュール28からストリームメモリ30に書き込まれ、(2)第1ポートモジュール28はそのパケットの指定されたポートモジュール28であり、そして(3)そのパケットのQoSのレベルは第2レベルのQoSである場合には、ストリームメモリ30に書き込まれたパケットは、第1ポートモジュール28の第5出力キューに追加される。(1)パケットが第4ポートモジュール28からストリームメモリ30に書き込まれ、(2)第1ポートモジュール28はそのパケットの指定されたポートモジュール28であり、そして(3)そのパケットのQoSのレベルは第3レベルのQoSである場合には、ストリームメモリ30に書き込まれたパケットは、第1ポートモジュール28の第9出力キューに追加される。
第2ポートモジュール28は9の出力キュー:第1レベルのQoSと第1ポートモジュール28に対応する第1出力キュー;第1レベルのQoSと第3ポートモジュール28に対応する第2出力キュー;第1レベルのQoSと第4ポートモジュール28に対応する第3出力キュー;第2レベルのQoSと第1ポートモジュール28に対応する第4出力キュー;第2レベルのQoSと第3ポートモジュール28に対応する第5出力キュー;第2レベルのQoSと第4ポートモジュール28に対応する第6出力キュー;第3レベルのQoSと第1ポートモジュール28に対応する第7出力キュー;第3レベルのQoSと第3ポートモジュール28に対応する第8出力キュー;第3レベルのQoSと第4ポートモジュール28に対応する第9出力キューを有する。(1)パケットが第1ポートモジュール28からストリームメモリ30に書き込まれ、(2)第2ポートモジュール28はそのパケットの指定されたポートモジュール28であり、そして(3)そのパケットのQoSのレベルは第1レベルのQoSである場合には、ストリームメモリ30に書き込まれたパケットは、第2ポートモジュール28の第1出力キューに追加される。(1)パケットが第3ポートモジュール28からストリームメモリ30に書き込まれ、(2)第2ポートモジュール28はそのパケットの指定されたポートモジュール28であり、そして(3)そのパケットのQoSのレベルは第2レベルのQoSである場合には、ストリームメモリ30に書き込まれたパケットは、第2ポートモジュール28の第5出力キューに追加される。(1)パケットが第4ポートモジュール28からストリームメモリ30に書き込まれ、(2)第2ポートモジュール28はそのパケットの指定されたポートモジュール28であり、そして(3)そのパケットのQoSのレベルは第3レベルのQoSである場合には、ストリームメモリ30に書き込まれたパケットは、第2ポートモジュール28の第9出力キューに追加される。
第3ポートモジュール28と第4ポートモジュール28は各々が、上述の第1ポートモジュール28の出力キューと第2ポートモジュール28の出力キューと同様な出力キューを有する。QoSは、伝送のレート、誤りのレート、又は、スイッチコア26を通るパケットの通信の他の面を含み、QoSへの参照は、適切なら、サービスのクラス(CoS)を含むことが可能である。第1ポートモジュール28の出力キューは、第2ポートモジュール28とQoSのレベルに対応するとして記載されているが、第1ポートモジュール28の出力キューは第2ポートモジュール28とQoSのレベルに必ずしも対応する必要はない。例として、特定の実施例では、第1ポートモジュール28の出力キューは、第2ポートモジュール28に対応しQoSのレベルに対応しない。
ポートモジュール28の出力キューは、ポートモジュール28のレジスタと、出力キューに1より多くのパケットがある場合には、以下に記載するように、ポートモジュール28のメモリ構造内の1つ又はそれ以上のエントリを含む。ポートモジュール28は、ストリームメモリ30から読み出されるべき次のパケットを決定するために、1つ又はそれ以上のレジスタと共に、ポートモジュール28が使用できる1つ又はそれ以上のリンクされたリストを有することが可能である。メモリ構造は、複数のエントリを有し、その少なくとも幾つかは各々が、ストリームメモリ30のブロック38に対応する。ストリームメモリ30の各ブロック38は、メモリ構造内に対応するエントリを有する。メモリ構造内のエントリは、メモリ構造内の他のエントリへのポインタを含み、リンクされたリストとなる。ポートモジュール28は、ポートモジュール28もストリームメモリ30から読み出されるべき次のパケットを決定するために使用できる、1つ又はそれ以上のレジスタを有することも可能である。レジスタは、書き込みポインタ、オフセット及びリードポインタを有する。書き込みポインタは、第1パケットが書き込まれた第1ブロック38を示し、オフセットは第1パケットが書き込まれた第1ワード40を示し、そして、読み出しポインタは、第2パケット(第1パケットと同じ又は第1パケットと異なるパケット)が書き込まれた、第1ブロック38を示す。メモリ構造内のエントリの各々がストリームメモリ30のブロック38に対応するので、ブロック38を示すポインタもメモリ構造内のエントリを示す。
ポートモジュール28は、オフセットを書き込むメモリ構造内の次のエントリを決定するために書き込みポインタを使用できる。ポートモジュール28は、ブロック38から読み出しを開始するブロック38のワード40を決定するためにオフセットを使用できる。ポートモジュール28は、ストリームメモリ30から読み出すべき次のパケットを決定するために読み出しポインタを使用できる。ポートモジュール28は、1より多くのパケットが出力キューにあるかどうかを決定するために、書き込みポインタと読み出しポインタを使用できる。出力キューからでなくそして書き込みポインタと読み出しポインタが両方ともに同じブロック38を示す場合には、出力キューに1つのパケットのみが存在する。出力キューに1つのパケットのみが存在する場合には、ポートモジュール28はメモリ構造にアクセスすることなしに、ストリームメモリ30から読み出すべき次のパケットを決定しそして、ストリームメモリ30から次のパケットを読み出すことが可能である。
出力キューにパケットがないときに、第1パケットが出力キューに追加される場合には、(1)レジスタ内の書き込みポインタは第1パケットが書き込まれた第1ブロック38を示すように修正され、(2)オフセットは第1パケットが書き込まれた第1ワード40を示すように修正され、そして(3)読み出しポインタも第1パケットが書き込まれた第1ブロック38を示すように修正される。ポートモジュール28がストリームメモリ30から第1パケットを読み出す前に、第2パケットが出力キューに追加される場合には、(1)書き込みポインタは第2パケットが書き込まれた第1ブロック38を示すように修正され、(2)オフセットは第1パケットが書き込まれた第1ブロック38に対応するメモリ構造内の第1エントリに書き込まれそして、第2パケットが書き込まれた第1ワード40を示すように修正され、そして(3)第1エントリ内のポインタは第2パケットが書き込まれた第1ブロック38を示すように修正される。読み出しポインタは、第2パケットが出力キューに追加された後に、読み出しポインタはまだ第1パケットが書き込まれた第1ブロック38を示すように、変更されずに残る。以下に更に完全に説明するように、読み出しポインタは、ポートモジュール28がストリームメモリ30から出力キューのパケットを読むときに変更される。ポートモジュール28がストリームメモリ30から第1パケットと第2パケットを読む前に、第3パケットが、出力キューに追加される場合には、(1)書き込みポインタは第3パケットが書き込まれた第1ブロック38を示すように修正され、(2)オフセットは第2パケットが書き込まれた第1ブロック38に対応するメモリ構造内の第2エントリに書き込まれそして、第3パケットが書き込まれた第1ワード40を示すように修正され、そして(3)第2エントリ内のポインタは第3パケットが書き込まれた第1ブロック38を示すように修正される。読み出しポインタは、第3パケットが出力キューに追加された後に、読み出しポインタはまだ第1パケットが書き込まれた第1ブロック38を示すように、再び変更されずに残る。
ポートモジュール28は、ストリームメモリ30から読むべき次のパケットを決定するために、出力キューを使用する。例として、3パケットがある上述の出力キューを考える。レジスタでは、(1)書き込みポインタは第3パケットが書き込まれた第1ブロック38を示し、(2)オフセットは第3パケットが書き込まれた第1ワード40を示しそして、そして(3)読み出しポインタは第1パケットが書き込まれた第1ブロック38を示す。メモリ構造の第1エントリは、(1)第1パケットが書き込まれた第1ワード40を示すオフセットと、(2)第2パケットが書き込まれた第1ブロック38を示すポインタを有する。メモリ構造の第2エントリは、(1)第2パケットが書き込まれた第1ワード40を示すオフセットと、(2)第3パケットが書き込まれた第1ブロック38を示すポインタを有する。
ポートモジュール28は、読み出しポインタと書き込みポインタを比較しそして、比較から、出力キューに1より多くのパケットが存在することを決定する。ポートモジュール28はそして、ストリームメモリ30から読み出すべき次のパケットを決定するのに読み出しポインタを使用する。読み出しポインタは、ポートモジュール28へ第1パケットの第1ブロック38を示し、そして、出力キューに1より多くのパケットがあるので、ポートモジュール28は第1パケットが書き込まれた第1ワード40を示す第1エントリのオフセットにアクセスする。ポートモジュール28は、そして、第1パケットが書き込まれた第1ブロック38で開始する、第1エントリのオフセットを使用して、ストリームメモリ30から第1パケットを読み出す。第1パケットが1より多くのブロック38へ書き込まれた場合には、ポートモジュール28は、上述のように、メモリから第1パケットを読み出すためにタグメモリ32内のリンクされたリストを使用できる。
ポートモジュール28はストリームメモリ30から第1パケットを読み出しながら、ポートモジュール28は、第1エントリのポインタを読み出しポインタへコピーし、そして、読み出しポインタを書き込みポインタを比較し、そして、比較から、出力キューに1つより多くのパケットが存在することを決定する。ポートモジュール28は、そして、ストリームメモリ30から読み出す次のパケットを決定するために読み出しポインタを使用する。読み出しポインタは、ポートモジュール28に第2パケットの第1ブロック38を示し、そして、出力キューに1つより多くのパケットが存在するので、ポートモジュール28は、第2パケットが書き込まれた第1ワード40を示す第2エントリ内のオフセットにアクセスする。ポートモジュール28がストリームメモリ30からの第1パケットの読み出しを終了したときに、ポートモジュール28は、第2パケットが書き込まれた第1ブロック38から開始する、第2エントリのオフセットを使用して、ストリームメモリ30から第2パケットを読み出す。第2パケットが1より多くのブロック38に書き込まれた場合には、ポートモジュール28は、上述のように、メモリから第2パケットを読み出すために、タグメモリ32のリンクされたリストを使用できる。
ポートモジュール28がストリームメモリ30から第2パケットを読み出している間に、ポートモジュール28は、第2エントリ内のポインタを読み出しポインタへコピーし、読み出しポインタを書き込みポインタと比較し、そして、比較から、1つのパケットのみが出力キューにあることを決定する。ポートモジュール28は、ストリームメモリ30から読み出す次のパケットを決定するために読み出しポインタを使用する。読み出しポインタは、ポートモジュール28に第2パケットの第3ブロック38を示し、そして、1つのパケットのみが出力キューにあるので、ポートモジュール28は、第3パケットが書き込まれた第1ワード40を示すレジスタのオフセットにアクセスする。ポートモジュール28が、ストリームメモリ30からの第2パケットの読み出しを終了したときに、ポートモジュール28は、第3パケットが書き込まれた第1ブロック38で開始する、レジスタ内のオフセットを使用して、ストリームメモリ30から第3パケットを読み出す。第3パケットが1つより多くのブロック38に書き込まれた場合には、ポートモジュール28は、上述のように、メモリから、第3パケットを読み出すためにタグメモリ32のリンクされたリストを使用できる。
ポートモジュール28が、1つより多くの出力キューを有する場合には、出力キューの間の仲裁(アービトレーション)のためにアルゴリズムが使用される。複数の出力キューの間の仲裁は、ストリームメモリ30から読み出す次のパケットを決定するのに使用する次の出力キューを決定することを含むことが可能である。複数の出力キューの間の仲裁は、ストリームメモリ30から読み出す次のパケットを決定するために第2出力キューを使用する前に、ストリームメモリ30から読み出す第1出力キュー内に幾つのパケットがあるかを決定することも含むことが可能である。本発明は、複数の出力キュー間の仲裁のために適するアルゴリズムを考慮する。例であり及び限定するのではなく、ポートモジュール28の複数の出力キューの間の仲裁のためのアルゴリズムに従って、ポートモジュール28は、一連のラウンドで空ではない出力キューにアクセスする。1ラウンド内では、ポートモジュール28は、連続して予め定められた順序で出力キューをアクセスし、そして、ポートモジュール28が出力キューをアクセスするときに、ストリームメモリ30からの出力キュー内の1つ又はそれ以上のパケットを読む。ポートモジュール28が1ラウンドで出力キューから読み出すパケットの数は、ポートモジュール28が、同じラウンドで、ポートモジュール28の1つ又はそれ以上の他の出力キューの各々から読み出すパケットの数の同じであるか又は異なることが可能である。特定の実施例では、1ラウンドで出力キューから読み出され得るパケットの数は、データの量を定義する量値に基づいており、それに従って、より小さなパケットが出力キュー内にある場合には出力キューからより多くのパケットが読み出せ、そして、より大きなパケットが出力キュー内にある場合には出力キューからより少ないパケットが読み出せ、これは、ポートモジュール28の出力リンクの公平な共有を容易にする。
図5は、高速交換環境でマルチキャスティングする例示の方法を示す図である。この方法はステップ100で開始し、ここで、ポートモジュール28は、ストリームメモリ30へマルチキャストパケットを書き込む。マルチキャストパケットは、1より多くの指定されたポートモジュール28を有することが可能である。ステップ102で、ポートモジュール28は、ルーティングモジュール36へ情報を通信する。上述のように、特定の実施例では、ルーティングモジュール36に通信される情報は、ルーティングモジュール36がマルチキャストパケットの指定されたポートモジュール28を識別するのに使用できる、(宛先アドレスのような)マルチキャストパケットのヘッダからの情報、マルチキャストパケットが書き込まれた第1ブロック38のアドレス及び、第1ブロック38のオフセットを有することが可能である。ステップ104では、ルーティングモジュール36は、マルチキャストパケットの指定されたポートモジュール28を識別する。ステップ106で、ルーティングモジュール26は、指定されたポートモジュール28を識別する中央エージェント34へ情報を通信する。ステップ108で、中央エージェント34は、どのポートモジュール28がマルチキャストパケットの指定されたポートモジュールであるかどうかを示すために、第1ブロック38に対応するマルチキャスト状態テーブル内のエントリに、ビットベクトルの要素をセットする。ステップ110で、第1の指定されたポートモジュール28は、第1ブロック38から読み出す。ステップ112で、中央エージェントは、第1の指定されたポートモジュール28に対応するビットベクトルの要素をクリアする。ステップ114で、第1の指定されたポートモジュール28が、マルチキャストパケットが書き込まれた最後のブロックからまだ読み出していない場合には、方法はステップ116へ進む。ステップ116で、第1の指定されたポートモジュールは、マルチキャストパケットが書き込まれた次のブロック38から読み出し、そして、この方法はステップ114へ戻る。
ステップ114で、第1の指定されたポートモジュール28が、マルチキャストパケットが書き込まれた最後のブロックから読み出した場合には、方法はステップ118へ進む。ステップ118では、次の指定されたポートモジュール28が、第1ブロック38から読み出す。ステップ120で、次の指定されたポートモジュール28が、ストリームメモリ30からマルチキャストパケットを読み出すこと開始する最後の指定されたポートモジュール28でない場合には、この方法はステップ122へ進む。ステップ122で、中央エージェント34は、次の指定されたポートモジュール28に対応するビットベクトルの要素をクリアする。ステップ124で、次の指定されたポートモジュール28が、最後のブロック38からまだ読み出していない場合には、この方法はステップ126へ進む。ステップ126で、次の指定されたポートモジュール38は、マルチキャストパケットが書き込まれた次のブロック38から読み出し、そして、方法はステップ124へ戻る。ステップ124で、次の指定されたポートモジュール28が最後のブロック38から読み出した場合には、方法はステップ118へ戻る。
ステップ120で、次の指定されたポートモジュール28が、ストリームメモリ30からマルチキャストパケットを読み出すこと開始する最後の指定されたポートモジュール28である場合には、この方法はステップ128へ進む。ステップ128で、中央エージェント34は、第1ブロック38に対応するクレジットを、クレジットのプールへ戻す。ステップ130で、次の指定されたポートモジュール28が、最後のブロック38からまだ読み出していない場合には、この方法はステップ132へ進む。ステップ132で、次の指定されたポートモジュール28は、次のブロック38から読み出す。ステップ134で、中央エージェントは、次のブロック38に対応するクレジットを、クレジットのプールへ戻し、そして、方法はステップ130へ戻る。ステップ130で、次の指定されたポートモジュール28が最後のブロック38から読み出した場合には、方法は終了する。上述の方法の特定のステップが特定の順序で発生すると記載され且つ説明されたが、本発明は、任意の適する順序で発生する上述の方法の任意の適するステップを考慮する。ストリームメモリ30からマルチキャストパケットの読み出しを開始した指定されたポートモジュール28は、他の指定されたポートモジュール28がマルチキャストパケットの読み出しを開始する前に、マルチキャストパケットの読み出しを終了するとして記載され且つ説明されているが、本発明は、他の指定されたポートモジュール28がマルチキャストパケットの読み出しを開始する前に、マルチキャストパケットの読み出しを終了しない、ストリームメモリ30からマルチキャストパケットの読み出しを開始した指定されたポートモジュール28も考慮する。
本発明を幾つかの実施例で説明したが、種々の変更、代用、変形、代替及び修正が、当業者には暗示され、本発明は、添付の請求項の精神と範囲内に含まれる、そのような全ての変更、代用、変形、代替及び修正を包含することを意図している。
(付記)
(付記1)
高速交換環境でマルチキャスティングするシステムであって、
複数のブロックに論理的に分割されたデータメモリを有し、
複数の出力ポートを有し、
1つ又はそれ以上のブロックに記憶されたパケットについての全ての1つ又はそれ以上の出力ポートが前記パケットを読み出したかどうかを決定するように動作する中央エージェントを有し、前記パケットの各ブロックは、前記パケットについての1つ又はそれ以上の出力ポートの最後の1つが前記ブロックから読み出したときに、有効なブロックのプールへ加えられる、システム。
(付記2)
中央エージェントは、
前記パケットについての1つ又はそれ以上の出力ポートを識別するために1ビットベクトルをセットし、
前記パケットについての前記1つ又はそれ以上の出力ポートが前記パケットを読むと前記ビットベクトルをクリアする、
ように動作する、付記1に記載のシステム。
(付記3)
前記1ビットベクトルは、前記パケットの第1ブロックに対応する、付記2に記載のシステム。
(付記4)
前記1ビットベクトルは、各々が前記複数のブロックの1つに対応する複数のマルチキャスト状態テーブルエントリの1つに記憶される、付記2に記載のシステム。
(付記5)
前記パケットについての1つ又はそれ以上の出力ポートの最後の1つが前記パケットの最後のブロックから読み出すまで、前記ビットベクトルが記憶されたままで残るように、しきい値が、有効なブロックのプール内の幾つかのブロックに適用される、付記2に記載のシステム。
(付記6)
前記パケットはマルチキャストパケットである、付記1に記載のシステム。
(付記7)
前記システムは単一の集積回路(IC)で具体化される、付記1に記載のシステム。
(付記8)
前記高速交換環境は、イーサネット(登録商標)交換環境、INFINIBAND交換環境、3GIO交換環境、HYPERTRANSPORT交換環境、RAPID IO交換環境、又は、専用のバックプレーン交換環境である、付記1に記載のシステム。
(付記9)
高速交換環境でマルチキャスティングする方法であって、
メモリの複数のブロックの1つ又はそれ以上に記憶されたパケットについての全ての1つ又はそれ以上の出力ポートが前記パケットを読み出したかどうかを決定し、
前記パケットの各ブロックを、前記パケットについての1つ又はそれ以上の出力ポートの最後の1つが前記ブロックから読み出したときに、有効なブロックのプールへ加える、方法。
(付記10)
前記パケットについての1つ又はそれ以上の出力ポートを識別するために1ビットベクトルをセットし、
前記パケットについての前記1つ又はそれ以上の出力ポートが前記パケットを読むと前記ビットベクトルをクリアする、付記9に記載の方法。
(付記11)
前記1ビットベクトルは、前記パケットの第1ブロックに対応する、付記10に記載の方法。
(付記12)
前記1ビットベクトルは、各々が前記複数のブロックの1つに対応する複数のマルチキャスト状態テーブルエントリの1つに記憶される、付記10に記載の方法。
(付記13)
前記パケットについての1つ又はそれ以上の出力ポートの最後の1つが前記パケットの最後のブロックから読み出すまで、前記ビットベクトルが記憶されたままで残るように、しきい値が、有効なブロックのプール内の幾つかのブロックに適用される、付記10に記載の方法。
(付記14)
前記パケットはマルチキャストパケットである、付記9に記載の方法。
(付記15)
前記方法は単一の集積回路(IC)で実行される、付記9に記載の方法。
(付記16)
前記高速交換環境は、イーサネット(登録商標)交換環境、INFINIBAND交換環境、3GIO交換環境、HYPERTRANSPORT交換環境、RAPID IO交換環境、又は、専用のバックプレーン交換環境である、付記9に記載の方法。
(付記17)
イーサネット(登録商標)交換環境、INFINIBAND交換環境、3GIO交換環境、HYPERTRANSPORT交換環境、RAPID IO交換環境、又は、専用のバックプレーン交換環境を含む高速交換環境で、マルチキャスティングするシステムであって、前記システムは、単一の集積回路(IC)で具体化され、且つ、
複数のブロックに論理的に分割されたデータメモリを有し、
複数の出力ポートを有し、
ビットベクトルに従って、1つ又はそれ以上のブロックに記憶されたマルチキャストパケットについての全ての出力ポートが前記パケットを読み出したかどうかを決定するように動作する中央エージェントを有し、前記マルチキャストパケットの各ブロックは、前記マルチキャストパケットについての1つ又はそれ以上の出力ポートの最後の1つが前記ブロックから読み出したときに、有効なブロックのプールへ加えられ、前記ビットベクトルは、各々が前記複数のブロックの1つに対応する複数のマルチキャスト状態テーブルエントリの1つに記憶され、前記1つのマルチキャスト状態テーブルエントリは前記マルチキャストパケットの第1ブロックに対応する、システム。
(付記18)
高速交換環境でマルチキャスティングするシステムであって、
メモリの複数のブロックの1つ又はそれ以上に記憶されたパケットについての全ての1つ又はそれ以上の出力ポートが前記パケットを読み出したかどうかを決定する手段と、
前記パケットの各ブロックを、前記パケットについての1つ又はそれ以上の出力ポートの最後の1つが前記ブロックから読み出したときに、有効なブロックのプールへ加える手段とを有する、システム。
(付記19)
高速交換環境でマルチキャスティングする論理であって、前記論理は媒体上で具体化され、実行されたときに、
メモリの複数のブロックの1つ又はそれ以上に記憶されたパケットについての全ての1つ又はそれ以上の出力ポートが前記パケットを読み出したかどうかを決定し、
前記パケットの各ブロックを、前記パケットについての1つ又はそれ以上の出力ポートの最後の1つが前記ブロックから読み出したときに、有効なブロックのプールへ加える、ように動作する論理。