JPH0653996A

JPH0653996A - パケットスイッチ

Info

Publication number: JPH0653996A
Application number: JP12776793A
Authority: JP
Inventors: Hemant R Kanakia; アール．カナキアヒマント
Original assignee: American Telephone and Telegraph Co Inc
Current assignee: AT&T Corp
Priority date: 1992-05-06
Filing date: 1993-05-06
Publication date: 1994-02-25
Also published as: SG43688A1; EP0569173A3; US5309432A; CA2093848A1; EP0569173A2

Abstract

(57)【要約】【目的】受信されたパケットが出力されるまでの間メ
モリにストアされるタイプの高速なパケットスイッチを
実現する。【構成】パケットスイッチにおいて、パケットはパケ
ット全体をストアするのに充分な幅を有する入力シフト
レジスタによってシリアルに受信され、入力シフトレジ
スタと同じ幅を有するメモリにパラレルに出力され、メ
モリ内でパラレルに移動させられ、出力シフトレジスタ
にパラレルに出力される。入力シフトレジスタ、出力シ
フトレジスタ、及びメモリを接続しているバスは入力シ
フトレジスタと同じ幅を有するが、当該パケットスイッ
チを構成している半導体チップの境界を横断していない
ため、非常に幅の広いバスに関する電気的問題を回避す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパケットスイッチングに
関し、特に超高速ネットワークにおけるパケットスイッ
チングに関する。

【０００２】

【従来の技術】近年、ディジタルデータよりなるパケッ
トを送出することによって互いに通信するデバイスが増
大しつつある。図１に示されているように、パケット
（Ｐ１１３）は、あるデバイスが他のデバイスに対して
送出するビットシーケンスである。パケットは、一般的
には、２つの部分よりなる：送出されつつある実際のメ
ッセージを構成しているビットシーケンスであるところ
のメッセージ（ＭＳＧ１１５）、およびパケットがそれ
を介して送出されている通信システムがパケットを伝達
する際に用いる制御情報を含むヘッダ（ＨＤＲ１１７）
である。ヘッダ１１７は、メッセージが伝達されるデス
ティネーションを表す値であるところのデスティネーシ
ョン（Ｄ１１９）を最低限有している。ヘッダ１１７
は、メッセージ１１５の長さ、メッセージ１１５の型、
あるいはメッセージ１１５のソース（出所）などの情報
も有している。デスティネーション１１９がデスティネ
ーションを表す方式は、メッセージが送出されている通
信ネットワークの種類に依存している。例えば、デステ
ィネーション１１９は、ネットワークの中で当該パケッ
トを受信することになっているデバイスのアドレスを規
定している場合もあり、あるいは当該パケットのソース
とそのデスティネーションとを現時点で接続している仮
想回線を規定している場合もある。

【０００３】デバイス間でパケットを送出する一つの方
法は、スイッチングネットワークによるものである。ス
イッチングネットワークは、入力および出力リンクによ
って接続されたノードより構成されている。ネットワー
クのそれぞれのノードにおけるパケットスイッチ（パケ
ット交換機）は、入力回線からパケットを受信し、それ
ぞれのパケットがいずれのデスティネーション宛のもの
であるかをデスティネーション１１９によって決定し、
パケットをそのデスティネーションへと導く出力リンク
へスイッチングする。

【０００４】図１は、従来技術に係るパケットスイッチ
１０１を示している。パケットスイッチ１０１は、複数
個の入力ポート（ＩＰ）１０７（０．．．ｎ）において
複数個の入力リンクからのパケットを受信し、スイッチ
ファブリック（ＳＦ）１０３においてパケットをスイッ
チングし、それらを出力ポート（ＯＰ）１０９
（０．．．ｎ）において出力リンクへと出力する。従来
技術に係る最も一般的なパケットスイッチにおいては、
スイッチファブリック１０３はメモリ１０５を有してい
る。メモリ１０５は、それぞれの出力ポート１０９に対
する出力キュー（ＯＱ）１１１を有している。スイッチ
ファブリック１０３は、入力ポート１０７で受信したそ
れぞれのパケットを、そのパケットをそのデスティネー
ションへと導く出力リンクに対する出力ポート１０９の
出力キュー１１１の最後尾へ配置することによってスイ
ッチングを実行する。スイッチファブリック１０３は、
入力パケット１１３を出力キューの最後尾に配置する
と、出力パケット１１３を出力キュー１１１の先頭から
取り出してそれらをキュー１１１に対応する出力ポート
１０９へと供給する。

【０００５】

【発明が解決しようとする課題】現在のネットワークに
おけるパケットスイッチに関する問題は、スイッチがし
ばしばリンクが動作しうるスピードに対して追い付けな
いということである。例えば、ガラスファイバリンク
は、毎秒１ギガバイトのスピードで動作しうる。スイッ
チがそのスピードに追い付けない場合には、すなわち、
スイッチがそのスピードで動作している複数個のリンク
からの同時入力を取り扱えない場合には、ネットワーク
はリンクによって提供された容量全てを用いることは不
可能であり、その代わりに、スイッチがパケットを一つ
のリンクから他のリンクへ伝達しうるレートによって限
定されることになる。高速パケットスイッチのアーキテ
クチャに関する調査研究は、ファウアド・エイ・トバギ
（ＦｏｕａｄＡ．Ｔｏｂａｇｉ）による「広帯域サー
ビス総合ディジタル網に関する高速パケットスイッチア
ーキテクチャ」という表題のプロシーディングス・オブ
・ジ・アイトリプルイー（Ｐｒｏｃｅｅｄｉｎｇｓｏ
ｆｔｈｅＩＥＥＥ）第７８巻第１号（１９９０年１
月）の記事に記載されている。

【０００６】パケットスイッチ１０１のタイプのパケッ
トスイッチを設計する場合に特に問題となる領域は、動
作スピードに関してメモリ１０５が与える制限である。
現在のパケットスイッチはもちろん集積回路から構成さ
れている：特に、メモリ１０５は複数個の既製のダイナ
ミックＲＡＭ集積回路よりなる。メモリ１０５は大容量
かつ高速でなければならない；しかしながら、既製のダ
イナミックＲＡＭ集積回路は、大容量かつ低速あるいは
小容量かつ高速のいずれかである。例えば、現在の２５
６ＫビットＣＭＯＳメモリは３５ｎｓのサイクルタイム
を有しているが、４Ｍビットのものは２００ｎｓのサイ
クルタイムである。さらに悪いことには、メモリサイズ
とサイクルタイムの積が、メモリテクノロジーのいくつ
もの世代にわたって驚くほど一定になっている。

【０００７】スイッチ１０１が必要とされるスピードで
動作するためには、メモリ１０５が一つのパケット全体
をメモリの単一の列にストアしうるほどビット幅が広
く、かつパケット全体がメモリ１０５から単一の動作で
読み出されかつ書き込まれるほど充分に高速なメモリ集
積回路が供給されなければならない。さらに、パケット
はメモリと同一のビット幅を有するバスによってメモリ
との間のやり取りがなされなければならない。しかしな
がら、バス幅が広くなるにつれて伝送速度は遅くなる。
数多くの並列リンクはデータ信号における歪みおよびス
キューを増大させ、これらの効果を打ち消すためにバス
サイクルが延ばされなければならなくなる。さらに、多
くのデータリンク間のクロストークによってノイズレベ
ルが上昇し、より電流容量の大きいバスドライバおよび
より高感度なレシーバが必要となる。これらのファクタ
全ての結果として、ビット幅の大きなメモリ１０５を用
いることによって得られたスピードの利点がメモリ１０
５を構成しているメモリ集積回路をスイッチファブリッ
ク１０３を構成している他の集積回路へ接続しているバ
スの低速性によって制限されてしまい、スイッチ１０１
は必要とされている毎秒ギガバイトの伝送レートを実現
できないことになる。

【０００８】このような従来技術に係るパケットスイッ
チに関する前述された問題点および制限を克服すること
が本明細書に記載された高速パケットスイッチの目的で
ある。

【０００９】

【課題を解決するための手段】本発明は、パケットをス
イッチングするスイッチファブリックに関するものであ
る。本発明に係るスイッチファブリックは、入力ポート
からパケットをシリアルに受信するための、複数個の入
力ポートに対して接続されたパケット受信手段と、パケ
ットを出力ポートに対してシリアルに出力するための、
複数個の出力ポートに対して接続されたパケット出力手
段と、パケットをストアするメモリ手段と、前記パケッ
ト受信手段、前記パケット出力手段、および前記メモリ
手段の間でパケットをパラレルに伝送する伝送手段とを
有しており、当該スイッチファブリックは一つあるいは
複数個の集積回路から構成されていて前記伝送手段が集
積回路のバウンダリ内に存在している。

【００１０】本発明は、前記スイッチファブリック以外
にも、以下のものに関している：前記スイッチファブリ
ックを用いるパケットスイッチ；前記スイッチファブリ
ック一部を実現するＶＬＳＩ集積回路；複数個のパケッ
ト受信手段が存在し、当該パケット受信手段のそれぞれ
が、他のパケット受信手段とは独立したレートでパケッ
トを受信し、複数個のパケット出力手段が存在し、当該
パケット出力手段のそれぞれが、他のパケット出力手段
とは独立したレートでパケットを出力するスイッチファ
ブリック；パケット受信手段、パケット出力手段、およ
びパケットメモリ手段の間でパケットをパラレルに移動
するパケット伝送手段、およびパケットメモリ手段内の
ロケーション間でパケットをパラレルに移動するパケッ
ト移動手段が存在するスイッチファブリック。

【００１１】

【実施例】本明細書においては、シリアルおよびパラレ
ルという術語は以下のように用いられる：パケットの一
部分からなる組は、当該組に属する当該一部分が当該パ
ケット中において出現するのと同一の順序で連続して処
理される場合に「シリアル」に処理される；一部分から
なる組は、当該組に属する当該一部分の全てが同時に処
理される場合に「パラレル」に処理される。

【００１２】図２は、本発明の原理に従って実現された
高速パケットスイッチ２０１の概略を示した図である。
高速パケットスイッチ２０１は、１４個のシリアル入力
リンク（ＩＬ）２０３（０．．１３）から同時にパケッ
トを受信し、それらを同時に１４個のシリアル出力リン
ク（ＯＬ）２２１（０．．１３）へ供給する。パケット
は、入力リンク２０３および出力リンク２２１中を、図
中においてリンク上の「１」で示されているように、単
一ビットのシリアルシーケンスとして伝達される。パケ
ットが同時に処理されるため、それぞれの入力リンク２
０３（ｉ）に対応するパケットスイッチ２０１の入力部
分（ＩＰ）２０２（ｉ）およびそれぞれの出力リンク２
２１（ｉ）に対応する出力部分（ＯＰ）２１０（ｉ）が
存在することになる。入力部分２０２は、ブロードキャ
ストバス２０７によって出力部分２１０に対して接続さ
れている；ブロードキャストバス２０７は入力部分２０
３のそれぞれによって受信されたパケットを出力部分２
１０の全てに対して伝達する；以下により詳細に説明さ
れるように、出力リンク２２１（ｊ）に対応する出力部
分２１０（ｊ）は出力リンク２２１（ｊ）を介してデス
ティネーションに到達するパケットのみを受け付ける。
この、ブロードキャストバス２０７と出力部分２１０と
の相互作用により、スイッチ２０１がパケットのデステ
ィネーション１０９によって要求されるようにパケット
を交換することが可能になる。既に述べたことより明ら
かなように、スイッチ２０１は１４個以上あるいはそれ
以下の数の入力および出力リンクに関して実現されうる
ものであり、出力リンクより少ない数の入力リンクが存
在する場合もある。

【００１３】それぞれの入力部分２０２およびそれぞれ
の出力部分２１０は本質的に同一であるため、図２に関
する以下の議論においては単一の入力部分２０２（ｈ）
および単一の出力部分２１０（ｉ）のみを取り扱うこと
にする。入力部分２０２（ｈ）内のレシーバ２０５
（ｈ）は光ファイバリンクからパケットをシリアルに受
信し、受信したそれぞれのパケットを、ルータ２０８
（ｈ）およびブロードキャストバス２０７に対して接続
されている３２ビットバス２０６（ｈ）上の３２ビット
ワードのシリアルシーケンスとして出力する。レシーバ
２０５（ｈ）は２つの標準的なデバイスよりなる：ＡＴ
＆Ｔ製ＯＤＬ２００は電気的信号と光学的信号との間の
変換を行ない、アドバンスト・マイクロ・デバイセズ
（ＡＭＤ）製ＴＡＸＩレシーバチップ（パーツ番号ＡＭ
７９６９）は単一ビットシリアル入力ストリームを３２
ビットワードよりなるシリアルストリームに変換する。
ルータ２０８（ｈ）は、ヘッダ１１７およびパケットエ
ンドをウォッチする。ルータ２０８（ｈ）は、ヘッダ１
１７を見い出すと、ヘッダ１１７からデスティネーショ
ン１１９をコピーし、デスティネーション１１９とデス
ティネーションを出力リンクに対して関連付けているル
ータ２０８（ｈ）内のテーブルとから当該パケットに対
して適切な出力リンクを決定する。その後、パケットエ
ンドを見い出すと、ルータ２０８（ｈ）は当該パケット
の最後尾に出力リンク識別子（ＯＬＳ）２２３を付加す
る。ルーティング機能は、ジェイ・ディ・ベルトゼカス
（Ｊ．Ｄ．Ｂｅｒｔｓｅｋａｓ）およびアール・ギャラ
ーガー（Ｒ．Ｇａｌｌａｇｈｅｒ）による「ディジタル
ネットワーク」（プレンティス・ホール（Ｐｒｅｎｔｉ
ｃｅＨａｌｌ）社、１９８７年）という表題の書物に
詳細に記載されている。

【００１４】本発明の望ましい実施例においては、出力
リンク識別子２２３は３２ビットワード２つよりなる。
それぞれの３２ビットワードのビット２８−３１が出力
リンクを規定している。３つの可能性が存在する：・単一の出力リンク２２１（ｊ）への出力：最初の３２
ビットワードのビット２８−３１が１６進法で表わされ
た８という値を有している；２番目の３２ビットワード
のビット２８−３１が１６進法で表わされた「ｊ」とい
う数（すなわち、０と１３の間の数）を有している。・全ての出力リンク２２１（０．．１３）への出力：双
方のワードのビット２８−３１が１６進法で表わされた
０という値を有している。・出力リンク２２１のうちのあるものよりなるグループ
への出力：最初のワードのビット２８（１６進で８とい
う値の場合、このビットが１という値を有する）が値０
を有している；最初のワードのビット２９−３１および
２番目のワードのビット２８−３１が出力リンクグルー
プを規定する７ビットグループコードを表わしている。パケットを含む３２ビットワードのシーケンスがブロー
ドキャストバス２０７へ出力されると、それらはスイッ
チメモリ２１１のそれぞれに受信されてストアされる。
同時に、スイッチ２０１の他の入力部分２０２のそれぞ
れがパケットを受信しかつ３２ビットワードをブロード
キャストバス２０７へ出力しており、それぞれのスイッ
チメモリ２１１はそれが入力部分２０２から受信した３
２ビットワードをストアしている。

【００１５】あるパケットに対する出力リンク識別子２
２３がスイッチメモリ２１１に到達すると、それぞれの
スイッチメモリ２２１（ｉ）は出力リンク識別子２２３
から当該パケットが出力リンク２２１（ｉ）へ出力さる
べきものであるか否かを決定する。出力さるべきもので
はない場合には、スイッチメモリ２１１（ｉ）はストア
されたそのパケットを放棄する；出力さるべきものであ
る場合には、スイッチメモリ２１１（ｉ）はストアされ
たパケットを（出力リンク識別子を切り離して）出力キ
ュー２１３（ｉ）（出力リンク２２１（ｉ）を介してパ
ケットからなる単一あるいは複数個の出力キューを有す
るメモリ）へ伝達する。

【００１６】スイッチメモリ２１１（ｉ）は、出力キュ
ー２１３（ｉ）内のキューに対してプログラムされた順
序でサービスを行なう。現時点でサービスされているキ
ューの先頭に位置するパケットは、バス２１５（ｉ）上
の３２ビットワードからなるシーケンスとして出力され
る。チョッパ２１７（ｉ）はヘッダ１１７を読み取って
当該パケットの長さを決定し、当該パケットがバス２１
５（ｉ）上で送信される際にパケットのバイト数をカウ
ントする。最終バイトが送出されると、チョッパ２１７
（ｉ）はパケットの終了をスイッチメモリ２１１（ｉ）
およびトランスミッタ２１９（ｉ）へ通知する。トラン
スミッタ２１９（ｉ）がバス２１５（ｉ）上で３２ビッ
トワードを受信すると、トランスミッタ２１９（ｉ）は
当該ワード中のビットをシーケンシャルに出力リンク２
２１（ｉ）へ送信する。トランスミッタ２１９（ｉ）
は、チョッパ２１７（ｉ）からの信号に応答して送信を
中止する。スイッチメモリ２１１（ｉ）は同一の信号に
応答して送信さるべき次のパケットの最初の３２ビット
をバス２１５（ｉ）上へ出力する。

【００１７】スイッチメモリ２１１（ｉ）の詳細：図３図３は、本発明の望ましい実施例における単一のスイッ
チメモリ２１１（ｉ）の詳細なブロック図である。スイ
ッチメモリ２１１（ｉ）は、１２の個別の集積回路を有
している：８個のスイッチメモリＶＬＳＩ（ＳＷＭＶ）
３０３（０．．７）、スイッチメモリＣＰＵＩＣ３０
７、ブートＲＯＭＩＣ３０９、スタティックＲＡＭ
ＩＣ３１１、および通信ＩＣ３１３である。ＩＣ３０
７、３０９、３１１、および３１３は８個のスイッチメ
モリＶＬＳＩに対してＣＰＵバス３０５によって接続さ
れている。ＣＰＵＩＣ３０７は、インテグレーテッド
・デバイス・テクノロジ（ＩｎｔｅｇｒａｔｅｄＤｅ
ｖｉｃｅＴｅｃｈｎｏｌｏｇｙ）社製のＭＩＰＳＲ
３０００ベースのマイクロプロセッサ（パーツ番号ＩＤ
Ｔ３０５２）である。

【００１８】以下により詳細に説明されるように、ＳＷ
ＭＣＰＵ３０７は、スイッチメモリ２１１（ｉ）の動作
を、８個のスイッチメモリＶＬＳＩ中のパラメータをセ
ットしかつ出力キュー２１３（ｉ）内のキュー中のパケ
ットを移動させることにより、制御する。さらに、ＳＷ
ＭＣＰＵ３０７は、出力キュー２１３（ｉ）内にストア
されたパケットの種々の部分を読み書きすることが可能
である。ブートＲＯＭ３０９は、スイッチメモリ２１１
（ｉ）を動作開始可能な状態にするためにＳＷＭＣＰＵ
３０７によって実行される命令コードを有している；ス
タティックＲＡＭ３１１は、ＣＰＵ３０７がスイッチメ
モリ２１１（ｉ）を制御するために用いるプログラムお
よびデータを有している。ＣＰＵ３０７は、ＳＲＡＭ３
１１とスイッチメモリＶＬＳＩ３０３（０．．７）との
間でデータを転送することができる。通信リンク３１２
は、ＲＳ２３２リンク３１５によるＣＰＵ３０７との通
信を可能にする。ＲＳ２３２リンク３１５を用いて、デ
ータはＣＰＵ３０７と外界との間で転送され、それによ
ってＳＲＡＭ３１１、スイッチメモリＶＬＳＩ３０３
（０．．７）、および外界との間でのデータ転送が実現
される。

【００１９】スイッチメモリＶＬＳＩ３０３（０．．
７）は、スイッチメモリ２１１の一部分を実現している
（スライスインプリメンテーション）。スイッチメモリ
２１１は、これらスイッチメモリ２１１の一部分を実現
している、パラレルに動作させられた同一の集積回路の
組よりなる。それぞれの集積回路は、それぞれの構成要
素に対する入力の一部分を処理する。スイッチメモリＶ
ＬＳＩ３０３（０．．７）の場合には、その実現はニブ
ルスライスインプリメンテーションである：すなわち、
それぞれのＶＬＳＩ３０３（ｊ）は、ブロードキャスト
バス２０７から受信された３２ビット入力およびバス２
１５（ｉ）への３２ビット出力のうちの４ビット（１ニ
ブル）を処理する。スイッチメモリＶＬＳＩ３０３
（ｊ）は、ブロードキャストバス２０７を介して、１４
個の入力部分２０２（０．．１３）のそれぞれから４ビ
ットを受信する。図３に示されているように、スイッチ
メモリＶＬＳＩ（０）は、入力部分２０２（０）から２
０２（１３）からビット０．．３を受信し、スイッチメ
モリＶＬＳＩ（１）は、これらの入力部分からビット
４．．７を受信し、同様にスイッチメモリＶＬＳＩ
（７）は、これらの入力部分からビット２８．．３１を
受信する。よって、８個のスイッチメモリＶＬＳＩ３０
３（０．．７）は、全体として、入力部分２０２
（０．．１３）によってバス２０６（０．．１３）上に
出力されたそれぞれの３２ビットワードを受信すること
になる。同様に、それぞれのスイッチメモリＶＬＳＩ３
０３（ｊ）は、バス２１５（ｉ）上に４ビットを出力す
る。スイッチメモリＶＬＳＩ３０３（０）はバス２１５
（ｉ）のビット０．．３に出力し、スイッチメモリＶＬ
ＳＩ３０３（１）はビット４．．７に出力し、同様にス
イッチメモリＶＬＳＩ３０３（７）はビット２８．．３
１に出力する。

【００２０】それぞれのスイッチメモリＶＬＳＩ３０３
（ｊ）は、キューの組（ＳＷＭＶＱ）３０１（ｊ）をも
有している。それぞれのキュー３０１（０．．７）は全
体として出力キュー２１３（ｉ）を構成している。それ
ぞれのキュー３０１（ｊ）は、出力キュー２１３（ｉ）
内のキューにストアされたそれぞれの３２ビットワード
の４ビットスライスを有している。すなわち、キュー３
０１（０）はそれぞれのワードのビット０．．３を有し
ており、キュー３０１（１）はビット４．．７を有す
る、等である。もちろん、パケットは、複数個の３２ビ
ットワードより構成されている；結果として、出力キュ
ー２１３内のパケット１１３（ｋ）に関しては、パケッ
ト１１３（ｋ）内のそれぞれのワードのビット０．．３
はキュー３０１（０）内にストアされており、それぞれ
のワードのビット４．．７はキュー３０１（１）にスト
アされている、等である。

【００２１】スイッチメモリＶＬＳＩ３０３（ｋ）内の
主たるデータ経路（パス）図４は、単一のスイッチメモリＶＬＳＩ３０３（ｋ）内
の主たるデータパスを模式的に示した図である。データ
パスは、１４個の入力シフトレジスタ（ＩＳＲ）４０１
と、キュー３０１（ｋ）を構成しているニブルメモリ４
０７および２つの出力シフトレジスタ（ＯＳＲ）４０５
との間を接続している。本発明のより望ましい実施例に
おいては、入力シフトレジスタおよび出力シフトレジス
タのそれぞれは５１２ビット幅を有しており、ニブルメ
モリ４０７も同様で、５１２個の５１２ビットワードを
記憶できるように構成されている。ニブルメモリ４０
７、入力シフトレジスタ４０１、および出力シフトレジ
スタ４０５は、やはり５１２ビットの幅を有するニブル
バス４０３によって接続されている。ニブルバス４０３
は完全にＶＬＳＩ３０３（ｋ）内に含まれているために
非常に短く、個別の集積回路を接続する非常に幅の広い
バスに関連する電気的な問題は存在しない。

【００２２】既に説明されているように、それぞれの入
力部分２０２はパケット１１３を入力リンク２０３から
のビットシーケンスとして受信し、当該パケットに含ま
れる３２ビットワードのシーケンスをブロードキャスト
バス２０７へ出力する。さらに、それぞれのＶＬＳＩ３
０３（ｋ）は、入力部分２０２（０．．１３）によって
出力されたワードシーケンスのそれぞれの３２ビットワ
ードに由来する４ビットスライスｍ．．ｎのシーケンス
を受信する。スライスシーケンスは、それぞれ入力部分
２０２のそれぞれに対応する１４個の入力シフトレジス
タ（ＩＳＲ）４０１（０．．１３）によって受信され
る。それぞれの入力シフトレジスタは、パケットを構成
している全ての３２ビットワードからなるスライスをス
トアするのに充分な長さを有している。すなわち、本発
明のより望ましい実施例におけるパケットスイッチは、
最大１２８個の３２ビットワードよりなる長さのパケッ
ト１１３まで取り扱うことが可能である。さらに、入力
シフトレジスタ４０１はダブルバッファタイプであるた
め、直前に受信したパケットをニブルバス４０３へ出力
するために待機しながら対応する入力部分からの新たな
パケットのニブルの受信を開始することが可能である。
同様に、ＶＬＳＩ３０３（ｋ）は、バス２１５（ｉ）へ
出力されるそれぞれのパケットのそれぞれの３２ビット
ワードの４ビットスライスｍ．．ｎを供給する。これら
のスライスは、出力シフトレジスタ４０５（０．．１）
のうちの一方から出力され、他方は誤動作の際のスペア
として保持される。

【００２３】ニブルバス４０３およびニブルメモリ４０
７の双方が５１２ビットであるため、シフトレジスタ４
０１内のスライスの全てがニブルメモリ４０７の列に単
一の操作により書き込まれる。同様に、スイッチメモリ
２１１（ｉ）に関連する出力リンク２１５（ｉ）がパケ
ットを出力する準備を完了すると、当該パケットに対す
るニブルスライスを含むニブルメモリ４０７の列がその
時点で機能している出力シフトレジスタ４０５に対して
パラレルに読み出され、当該出力シフトレジスタ４０５
はバス２１５（ｉ）のビットｍ．．ｎに対して前記スラ
イスをニブル毎に供給する。加えて、ＣＰＵバス３０５
のビットｍ．．ｎはニブルメモリ４０７に受信される。
この配置により、ＣＰＵ３０７が、スイッチメモリ２１
１（ｉ）にストアされたパケット１１３のワードを読み
書きすることが可能になる。

【００２４】以下、入力シフトレジスタ４０１および出
力シフトレジスタ４０５が詳細に説明される。入力シフ
トレジスタ４０１（ｋ）は、それぞれ、３つの制御信号
によって制御される：・ＩＣＬＫ４０９（ｋ）は、シフトレジスタ４０１
（ｋ）へのニブルの入力のタイミングを規定する、入力
シフトレジスタ４０１（ｋ）に対応する入力部分２０２
（ｋ）からのクロック信号である。・ＩＰＫＴ４１１（ｋ）は、シフトレジスタ４０１
（ｋ）がニブルを受信しつつあるパケットの末端部をル
ータ２０７（ｋ）が検出したことを示するーた２０７
（ｋ）からの信号である。・ＩＲＥＱ４１３（ｋ）は、シフトレジスタ４０１
（ｋ）内のニブルがニブルバス４０３へ出力されるとこ
ろであることを示す信号である。この信号が生成される
様式は以下により詳細に記述される。入力シフトレジスタ４０１（ｋ）は、ＩＰＫＴ４１１
（ｋ）がパケットの末端部に達したことを示し、ＩＲＥ
Ｑ４１３（ｋ）がスイッチメモリＶＬＳＩ３０３（ｋ）
を含むスイッチメモリ２１１（ｉ）に対応する出力リン
ク２２１が当該パケットを受信する状態にあることを示
した場合に、その内容をニブルバス４０３に出力する。

【００２５】ＩＲＥＱ４１３（ｋ）は、スイッチメモリ
ＶＬＳＩ３０３（７）によって以下に示されるように生
成される：図３より明らかなように、スイッチメモリＶ
ＬＳＩ（７）はブロードキャストバス２０７からそれぞ
れのワード入力のビット２８．．３１を受信する。それ
ぞれのパケットの末端部には、２ワードの出力リンク識
別子２２３が付加されている；既に記述されているよう
に、出力識別子２２３中では、それぞれのワードのビッ
ト２８．．３１が組み合わせられて、単一のあるいは複
数個の出力リンクからなる組を規定している。より望ま
しい実施例においては、入力シフトレジスタ４０１
（ｋ）に受信されたＩＰＫＴ４１１（ｋ）はブロードキ
ャストバス２０７（ｋ）上で送出されつつあるパケット
の末端部を通知し、ブロードキャストバス２０７（ｋ）
上の次の２ワードが出力リンク識別子であることを知ら
せる。その結果、スイッチメモリＶＬＳＩ３０３（７）
はＩＰＫＴ信号４１１（ｋ）に応答してブロードキャス
トバス２０７（ｋ）上で受信された当該２ワードのビッ
ト２８．．３１を調べる。これらのビットが、スイッチ
メモリＶＬＳＩ（７）が属しているスイッチメモリ２１
１（ｉ）がパケットを受信するべきであることを示して
いる場合には、スイッチメモリ２１１（ｉ）内のＶＬＳ
Ｉ３０３（７）はそれ自体および他のＶＬＳＩ３０３の
全てに対するＩＲＥＱ４１３（０．．１３）を生成す
る。ＩＰＫＴ信号４１１（ｋ）を受信した全ての入力シ
フトレジスタ（ｋ）は、ＩＲＥＱ４１３に応答してその
内容をニブルバス４０３へ出力する。

【００２６】各出力シフトレジスタ４０５（ｌ）は、４
つの信号入力によって制御される：・ＯＣＬＫ４１５（ｌ）は、出力シフトレジスタ４０５
（ｌ）が属するスイッチメモリ２１１（ｉ）からワード
を受信しているトランスミッタ２１９（ｉ）から受信さ
れるタイミング信号である；この信号は、出力シフトレ
ジスタ４０５がニブルを出力するレートを制御する。・ＯＰＫＴ４１７（ｌ）は、パケット全体がスイッチメ
モリ２１１（ｉ）によって出力されたことを示す、チョ
ッパ２１７（ｉ）から受信されるパケット末端信号であ
る。・ＲＤＹ４１９（ｌ）は、出力シフトレジスタ４０５
（ｌ）がデータを供給する準備が整ったことを示す、ト
ランスミッタ２１９（ｉ）に対して与えられるレディ信
号である。・ＯＲＥＱ４２１（ｌ）は、出力シフトレジスタ４１５
（ｌ）に対して与えられる、当該出力シフトレジスタが
現時点でニブルバス４０３上にあるデータをロードすべ
きであることを示す信号である。前掲の制御信号に関するリストから明らかなように、出
力シフトレジスタ４０５（ｌ）は、ＯＰＫＴ４１７
（ｌ）を受信するまで、ニブルのシリアルシーケンスを
出力する；この時点で、ＲＤＹ４１９（ｌ）によって、
もはやニブルを送信する準備ができていないことが示さ
れる；シフトレジスタ４０５（ｌ）がＯＲＥＱ４２１
（ｌ）を受信すると、シフトレジスタ４０５（ｌ）から
次に出力されることになる、ニブルメモリ４０７内の５
１２ビットワードがニブルバス４０３上に存在し、シフ
トレジスタ４０５（ｌ）は当該ワードをニブルバス４０
３からロードすることによって応答する。当該ワードが
ロードされると、シフトレジスタ４０５（ｌ）はＲＤＹ
４１９（ｌ）をセットし、出力クロック４１５（ｌ）に
応答してニブルの送信を開始する準備が整ったことを知
らせる。

【００２７】それぞれの入力シフトレジスタ４０１が個
別のＩＣＬＫ信号４０９を受信しかつそれぞれの出力シ
フトレジスタ４０５が個別のＯＣＬＫ信号４１５を受信
することに係る特に重要な利点は、入力部分２０２がニ
ブルメモリ４０７と、あるいは互いに、同期している必
要がないこと、および同様に、トランスミッタ２１９が
ニブルメモリ４０７と、あるいは他のトランスミッタ２
１９と、同期している必要がないことである。実際、そ
れぞれの入力部分２０２およびそれぞれの出力部分２１
９が相異なったレートで動作することも可能である。

【００２８】スイッチメモリＶＬＳＩ３０３（ｋ）の詳
細図５は、本発明のより望ましい実施例におけるスイッチ
メモリＶＬＳＩ３０３（ｋ）の詳細を示した図である。
本発明のより望ましい実施例においては、ニブルメモリ
４０７は、４つの１２８×５１２ビットプレーン４０７
（０．．３）として実現されている。与えられたニブル
の第一のビットはビットプレーン４０７（０）内のある
位置にストアされ、第二、第三、第四の各ビットはビッ
トプレーン４０７（１．．３）内の対応する位置にスト
アされる。ニブルメモリ４０７は高速コピーラッチ５３
５とデータのやり取りを行なう。この高速コピーラッチ
５３５は、４つの１２８ｘ１ビットプレーンよりなる。
高速コピーラッチ５３５は、ニブルメモリ４０７のひと
つの５１２ビットワードの読みだしおよびそのようなワ
ードの書き込みを単一のリードサイクルおよびそれに引
き続く単一のライトサイクルの間に行なうことを可能に
している。

【００２９】図５には、単一の入力シフトレジスタ４０
１、すなわちＩＳＲ４０１（０）、および単一の出力シ
フトレジスタ４０５、すなわちＯＳＲ４０５（１）のみ
が示されている。入力シフトレジスタ４０１および出力
シフトレジスタ４０５は、それぞれ、４つの１２８×１
ビットプレーンとして実現されており、与えられたニブ
ルの各ビットは４つのビットプレーン内の対応する位置
に位置するシフトレジスタ内にストアされる。入力シフ
トレジスタ４０１の場合は、それぞれのビットプレーン
は、入力シフトレジスタにニブルを供給するブロードキ
ャストバス２０７の４つのリンクのうちのひとつに接続
されており、出力シフトレジスタ４０５の場合には、そ
れぞれのビットプレーンはニブルをトランスミッタ２１
９（ｉ）に供給するバス２１５の４つのリンクのうちの
ひとつに接続されている。さらに、ニブルバス４０３
は、シフトレジスタの４つのビットプレーンと高速コピ
ーラッチ５３５の４つのプレーンとの間に接続されてい
る。

【００３０】図５には、さらに、スイッチメモリＶＬＳ
Ｉ３０３（ｋ）のＣＰＵインターフェース５０１が示さ
れている。ＣＰＵインターフェース５０１は、ＣＰＵバ
ス３０５を介してＳＷＭＣＰＵ３０７が読み書き出来
るレジスタの組である。ＣＰＵ３０７によってこれらの
レジスタに書き込まれた値は、スイッチメモリＶＬＳＩ
３０３（ｋ）が属するスイッチメモリ２１１（ｉ）の動
作を制御する。スイッチメモリ２１１（ｉ）内のスイッ
チメモリＶＬＳＩ（０．．７）の全てにおけるレジスタ
の組は、スイッチメモリ２１１（ｊ）全体に対するレジ
スタの単一の組を形成している。個々のスイッチメモリ
ＶＬＳＩ（０．．７）は、それぞれのレジスタ内に１ニ
ブルを有している。

【００３１】参照番号５０５から５１７を有する第一の
レジスタ群は、以下の機能を有している：・ＳＲＥＮ５０５は、出力シフトレジスタ４０５
（０）および４０５（１）のうちのいずれが出力可能に
なるかを規定する。・ＯＦＦＳＥＴ５０７は２つの値を有している：その最
初のものは、入力シフトレジスタ４０１内の、受信され
つつあるパケットの第一のニブルが配置されるべき点を
示している；第二のものは、出力シフトレジスタ４０５
内の、あるパケットのニブルの出力が開始されるべき点
を示している。・ＳＴＡＴＵＳ５０９は、スイッチメモリ２１１（ｊ）
のステータスを示すビットの組である。・ＩＮＴＥＮＡＢ５１１は、スイッチメモリＶＬＳＩ
３０３が、スイッチメモリＣＰＵ３０７が応答すること
になる割り込みを生成することを可能にする。・ＰＯＲＴ５１３は、スイッチメモリ２１１（ｊ）が属
している出力リンク２２１の数を規定する１６進数を構
成する４ビットを有している。・ＧＰ５１５は、スイッチメモリ２１１（ｊ）が属して
いる出力リンク群を示すグループコードを構成する８ビ
ットを有している。パケットを受容するべきか否かを決
定する際には、スイッチメモリ２１１（ｊ）はＧＰ５１
５の内容をパケットのグループコードと比較し、グルー
プレジスタ内のすべてのビットがグループコード内の対
応するビットと一致した場合にパケットを受容する。・ＦＩＦＯ５１７は、出力キュー２１３（ｉ）が、スイ
ッチメモリＣＰＵ３０７がスイッチメモリ３０３（ｉ）
の動作に関与していない場合のように単一のキューとし
て構成されているか、あるいはＣＰＵ３０７が１６のキ
ューを管理する場合のように１６のキューとして構成さ
れているかを示している。

【００３２】前記レジスタのうち、ＰＯＲＴ５１３、Ｇ
Ｐ５１５、およびＯＦＦＳＥＴ５０７について更に説明
を加える。既に指摘されているように、本発明に係るよ
り望ましい実施例においては、スイッチメモリ２１１
（ｉ）内のＶＬＳＩ３０３（７）のみが出力リンク識別
子２２３の関連するビットを受信する。ＶＬし３０３
（７）は、出力リンク識別子２２３とＰＯＲＴ５１３お
よびＧＲＯＵＰ５１５内の値との比較によりスイッチメ
モリ２１１（ｉ）が当該パケットを保持するべきである
ということが示された場合に他のＶＬＳＩ３０３（ｉ）
に対するＩＲＥＱ４１３（ｋ）を生成する。この比較
は、アドレスコンパレータ５３３によってなされる。ア
ドレスコンパレータ５３３は、ブロードキャストバス２
０７（２８．．３１）に接続されている。アドレスコン
パレータ５３３は全てのＶＬＳＩ３０３（ｉ）に含まれ
ているが、ＶＬＳＩ３０３（７）の比較のみがＩＲＥＱ
４１３（ｋ）を生成する。より望ましい実施例において
は、コントロールレジスタ５０３内のビット（図示せ
ず）が、ＶＬＳＩ３０３（０．．７）のうちのいずれが
ＩＲＥＱ４１３（ｋ）を生成するべきであるかを示すよ
うにセットされる。

【００３３】ＯＦＦＳＥＴ５０７により、スイッチメモ
リＣＰＵ３０７がパケットの前に「スペースを予約して
おく」ことが許可される。パケットのニブルが入力レジ
スタ４０１によって受信されると、それらは入力シフト
レジスタ４０１内のＯＦＦＳＥＴ５０７内の値によって
規定された位置から配置される。その後、ＯＦＦＳＥＴ
５０７内の最初の値によって示された位置より前の入力
シフトレジスタ内の「空の」部分を含む入力シフトレジ
スタ４０１のすべての内容は、既に記述されたようにニ
ブルメモリ４０７へ移動される。その後、スイッチメモ
リＣＰＵ３０７は、空の部分に情報を書き込むことが可
能となる。さらに、ＯＦＦＳＥＴ内の第二の値をセット
することにより、スイッチメモリＣＰＵ３０７はパケッ
トの内容および「空の」部分のうちのどの程度がトラン
スミッタ２１９に対して送信されるべきであるかを決定
することが可能になる。ＯＦＦＳＥＴ５０７内の値をセ
ットすることにより、スイッチメモリＣＰＵ３０７は、
パケットへの新たなヘッダの付加、不必要なヘッダの削
除、あるいはパケットがパケットスイッチ内にある間に
のみ必要とされる情報をパケットに追加する等の操作を
実行することが可能である。

【００３４】ＯＦＦＳＥＴ５０７の利用は、本発明に係
るパケットスイッチに関する重要な原理を明示してい
る：パケットの属するニブル、すなわちパケット自体
は、シフトレジスタとニブルメモリ４０７との間である
いはニブルメモリ４０７内で、常にその全体が移動され
る。本発明の原理を明示する本発明に係るパケットスイ
ッチのもうひとつの特徴は、もちろん高速コピーラッチ
５３５である。

【００３５】ＣＰＵインターフェース５０１内の他のレ
ジスタは、アドレスアレイ（ＡＤＤＲＡ）５１９に属し
ている。ＡＤＤＲＡ５１９は、スイッチメモリ２１１
（ｉ）内の出力キュー２１３（ｉ）が構成されている１
６個のキューに関するアドレス情報を有している。アド
レスアレイ５１９は、スイッチメモリ２１１（ｉ）の構
成と共に詳細に議論される。

【００３６】さらに議論されるべきであるのは、メモリ
アービタ／コントローラ５３１である。これは２つの機
能を有している：ニブルメモリ４０７内のキューの管
理、およびニブルメモリ４０７へのアクセスの調停であ
る。前者に関しては、前記キューに関連して議論され
る。図４より明らかなように、データは、ニブルメモリ
４０７と１７個のソースおよびデスティネーションのう
ちのあらゆるものとの間で流れる：すなわち、１４個の
入力シフトレジスタおよび２個の出力シフトレジスタに
関してはニブルバス４０３を介して、およびスイッチメ
モリＣＰＵ３０７との間はＣＰＵばす３０５を介してで
ある。メモリアービタ／コントローラ５３１は、これら
のソースおよびデスティネーションを以下のように調停
する：ニブルバス４０３に接続されたソースおよびデス
ティネーションに関しては、アクティブ状態にある出力
シフトレジスタ４０５が最高のプライオリティを有して
おり、その次に１４個の入力シフトレジスタ４０１が位
置する。複数個の入力シフトレジスタ４０１が競合した
場合には、それらの入力レジスタ４０１に対しては円卓
方式で順次アクセスが許可される。ＣＰＵバス３０５を
介してＣＰＵ３０７によってなされるメモリアクセスに
は、最も低いプライオリティが与えられている。

【００３７】図６は、出力キュー２１３（ｉ）の構成の
詳細を示した図である。出力キュー２１３（ｉ）に関し
ては、ＦＩＦＯレジスタ５１７をセットすることによっ
て決定される２つのモードが存在する。モード６１７
は、ＦＩＦＯレジスタ５１７が、出力キュー２１３
（ｉ）が単一のキューとして構成されていることを示し
ている場合の構成を示している。この場合には、出力キ
ュー２１３（ｉ）は、単一の環状出力キュー（ＳＯＱ）
６１８として機能する。出力リンク２２１（ｉ）に対し
て割り当てられた特定の入力部分２０２に対応する入力
シフトレジスタ４０１の組から受信されたあらゆるパケ
ットは、書き込みポインタ６１９によって示された単一
の出力キュー６１８の最後尾に配置される；同時に、ア
クティブ状態にある出力シフトレジスタ４０５（ｉ）
が、読み出しポインタ６２１によって示された単一出力
キュー６１８の先頭からパケットを読み出す。書き込み
および読み出しガ発生するとポインタ６１９および６２
１はメモリアービタ／コントローラ５３１内のハードウ
エアによって自動的に更新される。このモードでは、ス
イッチメモリＶＬＳＩ３０３はスイッチＣＰＵ３０７無
しに動作しうる。

【００３８】モード６０１は、出力キュー２１３（ｉ）
よって１６個の環状キューおよび待機領域を構成してい
るニブルメモリ４０７をＣＰＵ３０７が如何に構成しう
るかを示している。キューは以下のようになっている：
すなわち、１４個の入力シフトレジスタ４０１のそれぞ
れに対する入力シフトレジスタキュー（ＩＳＲＱ）６０
３および２つの出力シフトレジスタ４０５のそれぞれに
対する出力レジスタキュー（ＯＳＲＱ）６１５である。
スイッチメモリＣＰＵ３０７は、入力シフトレジスタキ
ューのうちのあるものから出力シフトレジスタキューの
うちのあるものへパケットを転送するために待機領域
（ＷＡ）６１３を用いる。パケットが待機領域内にある
間に、スイッチメモリＣＰＵ３０７は、パケットのヘッ
ダあるいはメッセージもしくはパケットと共にストアさ
れた「空の領域」の内容を読み出したり修正したりす
る。

【００３９】スイッチメモリＣＰＵ３０７は、アドレス
アレイ５１９を用いて、総数１６個の入力シフトレジス
タキュー６０３および出力シフトレジスタキュー６１５
の位置およびサイズを規定する。これら１６個のキュー
のそれぞれに対して、アドレスアレイエントリ５２１が
存在する；それぞれのエントリ５２１は４つのフィール
ドを有している。これらのフィールドのうちの二つは、
ニブルメモリ４０７のキュー領域の境界を規定してい
る：・ベースフィールド（Ｂ）５２５は、キューに対するベ
ースポインタ６０５を含んでいる。このベースポインタ
は、ニブルメモリ４０７内のキュー領域の開始位置を示
している。・リミットフィールド（Ｌ）は、キューに対するリミッ
トポインタ６１１を含んでいる。リミットポインタは、
ニブルメモリ４０７内のキュー領域の終わりの位置を示
している。これらのフィールドはスイッチメモリＣＰＵ３０７によ
ってセットされる。残りの２つのフィールドは、キュー
の現時点での先頭および最後尾を規定している。・リードフィールド（Ｒ）５２７は、リードポインタ６
０９を含んでおり、現時点で当該キューの先頭に位置す
るパケットのアドレスを示している。・ライトフィールド（Ｗ）５２９は、ライトポインタ６
０７を含んでおり、次にパケットがキューに書き込まれ
得る位置のアドレスを示している。リードおよびライトフィールドは、メモリアービタ／コ
ントローラ５３１によって、パケットがキューから読み
出される時点およびキューに書き込まれる時点で自動的
に更新される。

【００４０】非ＦＩＦＯモードにおけるニブルメモリ４
０７の動作は次のようになされる：入力部分２０２に対
する入力シフトレジスタ４０１がパケット全体を含んで
いる場合は、スイッチメモリＶＬＳＩ３０３のそれぞれ
の前記入力部分に対する入力シフトレジスタ４０１はコ
ントローラ５３１に対してニブルメモリ４０７への書き
込みを希望していることを知らせる；このことに応答し
て、コントローラ５３１は、調停論理回路が入力シフト
レジスタ４０１に対してニブルバス４０３へのアクセス
を許可するまで待機し、当該入力シフトレジスタに対応
する入力シフトレジスタキュー６０３内のライトポイン
タ６０７によって示された位置にパケットを書き込む。

【００４１】スイッチメモリＣＰＵ３０７は、（リード
ポインタ６０９によって示された）入力シフトレジスタ
キュー６０３の先頭から待機領域６１３内の位置にパケ
ットを移動する；その後、スイッチメモリＣＰＵ３０７
はパケットを待機領域６１３内の位置からアクティブ状
態にある出力シフトレジスタ４０５に対する出力シフト
レジスタキュー６１５の最後尾に移動する；これらの移
動は、高速コピーラッチ５３５を利用してなされる。ア
クティブ状態にある出力シフトレジスタ４０５が現時点
で有しているパケットのバス２１５への出力を終了する
と、当該出力シフトレジスタ４０５はコントローラ５３
１に対して次のパケットに対する準備が整ったことを通
知し、コントローラ５３１は当該出力シフトレジスタ４
０５に対する出力シフトレジスタキュー６１５の先頭に
配置されることになるパケットをニブルバス４０３上に
配置する。その後、このパケットは出力シフトレジスタ
４０５にロードされる。

【００４２】非ＦＩＦＯモード６０１の利点は、パケッ
トがそれぞれ相異なったプライオリティを有するような
パケットネットワークを実現するために用いられうると
いうことである。例えば、パケットが仮想回路内を移動
することがあり、ＴＶ送信機およびＴＶ受像器などのリ
アルタイムデバイスに接続された仮想回路は、２つのコ
ンピュータシステム内での電子メール交換プログラムな
どの非リアルタイムデバイスに接続された仮想回路より
も高いプライオリティを有している。このようなシステ
ムは、スイッチメモリプロセッサＣＰＵ３０７を待機領
域６１３内の高プライオリティキューおよび低プライオ
リティキューを設定するために用いることによって非Ｆ
ＩＦＯモードにおいて実現されうる。これらのキューは
ＣＰＵ３０７によって完全に管理される。その後、ＣＰ
Ｕ３０７は、入力シフトレジスタキュー６０３からパケ
ットを移動し、そのプライオリティを決定するためにパ
ケットのヘッダを調べ、決定されたプライオリティに基
づいてパケットを高プライオリティキューあるいは低プ
ライオリティキューのいずれかに配置する。ＣＰＵ３０
７は、その後、待機領域６１３内の高プライオリティキ
ューからいくつかのパケットを、低プライオリティキュ
ー内のパケットを移動する前に、出力シフトレジスタキ
ュー６１５の最後尾へ移動する。このことによって、高
プライオリティパケットに対して出力リンク２２１への
アクセスを低プライオリティパケットに対するよりもよ
り頻繁に実現する。

【００４３】スイッチメモリＶＬＳＩ３０３（ｊ）のレ
イアウト：図７は、本発明のより望ましい実施例におけ
るスイッチメモリＶＬＳＩ３０３（ｊ）のレイアウトを
示した図である。スイッチメモリＶＬＳＩ３０３（ｊ）
は、１７５ピンのＰＧＡパッケージ７０１を有するよう
に実現されている。本発明のより望ましい実施例におい
ては、スイッチメモリＶＬＳＩ３０３（ｊ）は、０．５
μｍ２層メタルＣＭＯＳプロセスを用いて実現される。
チップ上にはおよそ１３０万個のデバイスが集積されて
おり、それらのうちの大部分はニブルメモリ４０７およ
び１６個のシフトレジスタ４０１および４０５を実現す
るために用いられている。スタティックＲＡＭセルアレ
イとして実現されるニブルメモリ４０７は、図７の中央
に位置している；その上部および左側には、ニブルメモ
リ４０７のセルをアドレスするカラムデコーダ７０５お
よびロウデコーダ７０３が位置している。カラムデコー
ダ７０５の上部には、２つの出力シフトレジスタ４０５
が位置している；ニブルメモリ４０７の下部には、ニブ
ルバス４０３および１４この入力シフトレジスタ４０１
が位置している；パケットセレクタ７０７はいずれの入
力シフトレジスタ４０１がその内容をニブルメモリ４０
７へ出力するかを決定し、メモリアービタ／コントロー
ラ５３１は既に議論されたメモリ調停および制御機能を
実行する。

【００４４】パッケージの１７５ピンのうちの１４４本
がこのデバイスのために用いられる；これらの中で、２
６本は電源ピンおよび接地ピンであり、５６ピンが入力
シフトレジスタ４０１へのデータ入力、および１４ピン
が入力シフトレジスタに対するＩＣＬＫ、ＩＰＫＴ、お
よびＩＲＥＱ制御入力である。さらに、出力シフトレジ
スタ４０５からのデータ出力用に８ピン、およびＯＣＬ
Ｋ、ＯＰＤＴ、ＲＤＹ、およびＯＲＥＱに対してそれぞ
れ２ピンずつが用いられる。スイッチメモリＣＰＵ３０
７とスイッチメモリＶＬＳＩ３０３（ｊ）との間のイン
ターフェースは３９ピンを有している；４本がデータの
入出力用であり、２１本が出力キュー２１３のアドレス
用であり、残りが以下の信号に用いられる：・ＳＹＳＣＬＫ：スイッチメモリ２１１に対するシステ
ムクロック；・ＲＥＳＥＴ：スイッチメモリＶＬＳＩ３０３（ｊ）を
リセット；・ＣＳ：スイッチメモリＶＬＳＩ３０３（ｊ）を選択；・ＲＤ：ニブルメモリ４０７に対する読み出しあるいは
書き込み動作を規定；・ＩＡＣＫ：読み出し動作においてＣＰＵ３０７によっ
てデータが受信されたことを規定；・ＢＵＲＳＴ：バースト書き込み／読み出し動作を規
定；・ＯＥ：アクティブ状態にある出力シフトレジスタから
の出力をイネーブル；・ＤＴＡＣＫ：ＣＰＵ３０７からデータが受信されたこ
とを示す；・ＩＮＴ：ＣＰＵ３０７への割り込み。上記信号セットから明らかなように、スイッチメモリＣ
ＰＵ３０７は、出力キュー２１３内にストアされたパケ
ットの個別のニブルを読み書きできる。

【００４５】以上の説明から、本発明に係るパケットス
イッチが、標準的なメモリＶＬＳＩに係るスピードの問
題およびチップ境界を横断する非常に広い幅を有するバ
スに係る電気的な問題を回避するかが当業者には明らか
である。本発明に係るパケットスイッチにはスイッチメ
モリＶＬＳＩ用いられている。それぞれのスイッチメモ
リＶＬＳＩは、パケットのワード全てからの１ニブルを
パラレルにストアするのに充分な幅を有するメモリ、メ
モリと同じ幅を有し、メモリとメモリ内にストアされる
ニブルがシリアルに伝送されるシフトレジスタとを接続
するデータパスとを有している。メモリが非常に広い幅
を有していてデータパスがチップ境界を横断していない
ため、従来技術に係るスピードおよび電気的問題が回避
され、非常に広いメモリ帯域が実現される。その結果、
本発明に係るパケットスイッチは従来技術に係るメモリ
付きパケットスイッチよりも高いレートで動作しうる。

【００４６】当業者には明らかなように、本明細書に記
載されたパケットスイッチの原理を用いた数多くの実施
例が考えられる。本明細書に示された本発明のより望ま
しい実施例は、可変長パケットを扱うスイッチングシス
テムを志向しているものである；しかしながら、本発明
の原理は、５３バイトのＡＴＭパケットを用いるシステ
ムのような固定長パケットを扱うシステムにおいても等
しく有効である。

【００４７】その他、多くの実施例が可能である。例え
ば、スイッチメモリは入力リンクを増加させるように構
成することも可能であり、相異なったサイズを有するワ
ードを受信するように構成することも可能であり、イン
ターリーブメモリと同様に構成することも可能である。
さらに、個別のスイッチメモリＶＬＳＩが前記より望ま
しい実施例において用いられているものよりもより大き
いあるいはより小さいニブルスライスを送受信するよう
にも構成されうる。また、集積回路のフィーチャーサイ
ズが縮小するにつれて、スイッチメモリＶＬＳＩ内のデ
ータパスおよびメモリがより広い幅を有するようにな
り、さらに他のデバイスがスイッチメモリＶＬＳＩに組
み込まれるようにもなる。加えて、前記本発明のより望
ましい実施例はＣＭＯＳテクノロジーを用いて実現され
たが、本発明はＣＭＯＳテクノロジーに依存しない。最
後に、他の実施例は、パケットスイッチにおいて用いら
るキュー技法によって要求されるように、スイッチメモ
リ内のメモリの相異なった構成を用いうる。このような
構成は、前記より望ましい実施例におけるＦＩＦＯモー
ドの場合のように予め規定されたものであるか、あるい
はプロセッサによって規定されるものである。

【００４８】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。

【００４９】

【発明の効果】以上述べたごとく、本発明によれば、従
来技術に係る問題点を克服した高速パケットスイッチが
提供される。

【図面の簡単な説明】

【図１】メモリを用いた従来技術に係るパケットスイッ
チのブロック図である。

【図２】本発明の原理に従って構成されたパケットスイ
ッチのブロック図である。

【図３】図２のパケットスイッチのスイッチメモリコン
ポーネントのブロック図である。

【図４】スイッチメモリＶＬＳＩ３０３のデータパスの
ブロック図である。

【図５】スイッチメモリＶＬＳＩ３０３の機能コンポー
ネントのブロック図である。

【図６】スイッチメモリＶＬＳＩ３０３のニブルメモリ
４０７の分割を示す図である。

【図７】ＶＬＳＩ中のスイッチメモリＶＬＳＩ３０３の
主たるコンポーネントの配置を示す図である。

【符号の説明】

１０１パケットスイッチ１０３スイッチファブリック１０５メモリ１０７入力ポート１０９出力ポート１１１出力キュー１１３パケット１１５メッセージ１１７ヘッダ１１９デスティネーション２０１パケットスイッチ２０２入力部分２０３入力リンク２０５レシーバ２０６３２ビットバス２０７ブロードキャストバス２０８ルータ２１０出力部分２１１スイッチメモリ２１３出力キュー２１５３２ビットバス２１７チョッパ２１９トランスミッタ２２１出力リンク２２３出力リンク識別子３０１スイッチメモリＶＬＳＩキュー３０３スイッチメモリＶＬＳＩ３０５ＣＰＵバス３０７スイッチメモリＣＰＵ３０９ブートＲＯＭ３１１ＳＲＡＭ３１２通信リンク３１５ＲＳ２３２リンク４０１入力シフトレジスタ４０３ニブルバス４０５出力シフトレジスタ４０７ニブルメモリ４０９ＩＣＬＫ４１１ＩＰＫＴ４１３ＩＲＥＱ４１５ＯＣＬＫ４１７ＯＰＫＴ４１９ＲＤＹ４２１ＯＲＥＱ５０１ＣＰＵインターフェース５０３コントロールレジスタ５０５ＳＲＥＮ５０７ＯＦＦＳＥＴ５０９ＳＴＡＴＵＳ５１１ＩＮＴＥＮＡＢ５１３ＰＯＲＴ５１５ＧＰ５１７ＦＩＦＯ５１９アドレスアレイ５２１アドレスアレイエントリ５２３リミットフィールド５２５ベースフィールド５２７リードフィールド５２９ライトフィールド５３１メモリアービタ／コントローラ５３３アドレスコンパレータ５３５高速コピーラッチ６０１非ＦＩＦＯモード６０３入力シフトレジスタキュー６０５ベースポインタ６０７ライトポインタ６０９リードポインタ６１１リミットポインタ６１３待機領域６１５出力シフトレジスタ６１７ＦＩＦＯモード６１９ライトポインタ６２１リードポインタ７０１ＰＧＡパッケージ７０３ロウデコーダ７０５カラムデコーダ７０７パケットセレクタ

Claims

【特許請求の範囲】

【請求項１】複数個の入力ポートに接続され、その入
力ポートからパケットをシリアルに受信するパケット受
信手段（４０１（０，０．．１５，１３））と、複数個の出力ポートに接続され、その出力ポートからパ
ケットをシリアルに出力するパケット出力手段（４０５
（０，０．．１３，１））と、パケットを格納するパケットメモリ手段（４０７
（０．．１３））と、パケット受信手段、パケット出力手段、およびパケット
メモリ手段の間でパケットをパラレルに転送するパケッ
ト転送手段（４０３）とを有し、パケット転送手段が集積回路の境界内に留まるように構
成された１つあるいは複数個の集積回路によって構成さ
れていることを特徴とするパケットスイッチ。
【請求項２】前記パケットスイッチが、それぞれ少な
くともひとつの出力ポートおよび複数個の入力ポートに
接続された複数個のスイッチメモリ（２１１）に内部分
割され、各スイッチメモリが、そのスイッチメモリが接続されている入力ポートからパ
ケットを受信する複数個のスイッチメモリパケット受信
手段（４０１（ｉ，０．．１３））と、そのスイッチメモリが接続されている出力ポートからパ
ケットを出力するスイッチメモリパケット出力手段（４
０１（ｉ，０．．１１））と、スイッチメモリパケット受信手段に接続され、そのスイ
ッチメモリパケット受信手段で受信されたパケットのう
ち、そのスイッチメモリが接続されている出力ポートに
出力されるべきパケットのみを受容するスイッチメモリ
パケット受容手段（５３３）と、受容されたパケットを格納するスイッチメモリパケット
メモリ手段（４０７（ｉ））と、スイッチメモリパケット受信手段、スイッチメモリパケ
ットメモリ手段、およびスイッチメモリパケット出力手
段の間で受容されたパケットをパラレルに転送するスイ
ッチメモリパケット転送手段（４０３）とを有し、前記複数個のスイッチメモリ内において、複数個の前記スイッチメモリパケット受信手段が前記パ
ケット受信手段を構成し、前記スイッチメモリパケット出力手段が前記パケット出
力手段を構成し、前記スイッチメモリパケットメモリ手段が前記パケット
メモリ手段を構成し、前記スイッチメモリパケット転送手段が前記パケット転
送手段を構成することを特徴とする請求項１のパケット
スイッチ。
【請求項３】パケットが前記スイッチメモリによって
ワードシーケンスとして受信され、各スイッチメモリが、それぞれ前記ワードのスライスを
処理する複数個のスイッチメモリ集積回路（３０３）を
有し、各スイッチメモリ集積回路が、そのスイッチメモリが接続されている複数個の入力ポー
トから前記ワードスライスをシリアルに受信する複数個
の入力シフトレジスタ手段（４０１（０．．１３））
と、そのスイッチメモリが接続されている出力ポートから受
容されたパケットのワードシーケンスのスライスをシリ
アルに出力する出力シフトレジスタ手段（４０５）と、入力シフトレジスタ手段に接続され、受容されたパケッ
トの受信されたスライスのみを受容するスライス受容手
段（５３３）と、受容されたパケットのスライスを格納するスライスメモ
リ手段（４０７）と、入力シフトレジスタ手段、出力シフトレジスタ手段、お
よびスライスメモリ手段の間で受容されたパケットのス
ライスをパラレルに転送するスライス転送手段（４０
３）とを有し、前記複数個のスイッチメモリ集積回路内
において、前記入力シフトレジスタ手段が前記スイッチメモリパケ
ット受信手段を構成し、前記出力シフトレジスタ手段が前記スイッチメモリパケ
ット出力手段を構成し、前記スライス受容手段が前記パケット受容手段を構成
し、前記スライスメモリ手段が前記スイッチメモリパケット
メモリ手段を構成し、前記スライス転送手段が前記スイッチメモリ転送手段を
構成することを特徴とする請求項２のパケットスイッ
チ。
【請求項４】前記パケット受信手段のうちのそれぞれ
のものがパケットを受信するレートが、他のパケット受
信手段がパケットを受信するレートに対して独立である
ことを特徴とする請求項１のパケットスイッチ。
【請求項５】前記パケット出力手段のうちのそれぞれ
のものがパケットを出力するレートが、他のパケット出
力手段がパケットを出力するレートに対して独立である
ことを特徴とする請求項１のパケットスイッチ。
【請求項６】前記パケットスイッチがさらに、パケッ
トのデスティネーションによって要求される出力ポート
に対して出力されるべき受信されたパケットを受容する
パケット受容手段（５３３）を有することを特徴とする
請求項１のパケットスイッチ。
【請求項７】前記パケットスイッチがさらに、前記パ
ケットメモリ手段に格納されたパケットを前記パケット
メモリ手段内のロケーション間でパラレルに移動する手
段（４０３）を有することを特徴とする請求項１のパケ
ットスイッチ。
【請求項８】前記パケットスイッチが、前記パケット
メモリ手段が単一のキューであるような第一のモードで
動作することを特徴とする請求項１のパケットスイッ
チ。
【請求項９】前記パケットスイッチが、前記パケット
メモリ手段が複数個のキューを含むような第二のモード
で動作することを特徴とする請求項８のパケットスイッ
チ。
【請求項１０】前記パケットスイッチがさらに、前記
パケット受信手段内におけるパケットの格納のされかた
または前記パケット出力手段におけるパケットの格納の
されかたを修正する手段を有することを特徴とする請求
項１のパケットスイッチ。