KR100261732B1 - Atm 교환기의 링크 블록 제어장치 및 그 방법 - Google Patents

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Abstract

본 발명은 ATM(Asynchronous Transfer Mode) 교환기에 구비된 각 링크 블록의 ATM 셀 전송 경로의 개폐를 적절하게 제어하여 비정상적인 ATM 셀이 스위치 블록으로 입력되는 것을 방지하는 ATM 교환기의 링크 블록 제어장치 및 그 방법에 관한 것이다.
본 발명은 각 링크 블록에서 출력되는 셀 동기 상태 정보를 감시하고 있다가 해당 링크 블록의 셀 동기가 깨졌다고 판단되면 스위치 블록과는 별개로 해당 링크 블록의 ATM 셀 전송 경로를 즉시 차단시켜 스위치 블록으로 비정상적인 ATM 셀이 입력되지 않도록 하고, 해당 링크 블록의 셀 동기가 깨졌음을 프로세서 블록에게 보고하여 해당 링크 블록이 고립(isolation)되도록 함으로써 스위치 블록의 오동작이 방지되도록 한다.
이와 같이 본 발명은 프로세서 블록이 임의의 링크 블록의 셀 동기 상태(ATM 셀 전송 경로 상태)를 관리하지 못하는 시간동안 해당 링크 블록의 셀 동기 상태를 각각 감시하여 셀 동기가 깨지는 경우 자체적으로 해당 링크 블록을 고립시키고, 그 사실을 프로세서 블록에게 보고하여 비정상적인 ATM 셀이 스위치 블록으로 입력되는 것을 차단하기 때문에 스위치 블록의 오동작을 방지할 수 있는 효과가 있다.

Description

ＡＴＭ 교환기의 링크 블록 제어장치 및 그 방법(system and method for controlling link block in ATM exchange system)
본 발명은 ATM(Asynchronous Transfer Mode) 교환기에 관한 것으로서, 특히 각 링크 블록의 ATM 셀 전송 경로의 개폐를 적절하게 제어하여 비정상적인 ATM 셀이 스위치 블록으로 입력되는 것을 방지하는 ATM 교환기의 링크 블록 제어장치 및 그 방법에 관한 것이다.
일반적으로 ATM 교환기는 ATM 방식에 의해 공중망을 구성하는 경우 ATM 망과 ATM 망을 접속하거나 가입자를 ATM 망에 접속하기 위한 노드기능을 수행하는 시스템을 말하며, 이러한 ATM 교환기는 가입자 정합장치, 스위치 네트워크 장치, 중계선 정합장치 등과 이들을 제어하는 프로세서들로 구현된다.
상기 가입자 정합장치는 UNI 물리 계층 정합, ATM 계층 처리, 신호 셀 및 사용자 셀 분리 전달, 헤더 변환, OAM 처리 등과 더불어 UPC 트래픽 제어기능을 수행한다. 아울러, 가입자 정합장치에는 ATM 가입자가 아닌 기존의 가입자에 대한 서비스 제공을 위하여 중저속 가입자 정합기능도 포함될 수 있다.
상기 스위치 네트워크 장치는 수백 Mbps 의 고속 스위칭이 가능한 단위 스위치들을 다단으로 구성하여 실현한다. 여기서, ATM 스위치 소자는 그 구성형태에 따라 입력버퍼, 출력버퍼, 공통 메모리, 공통 버스, 크로스 포인트 스위치 등으로 나누어진다.
상기 중계선 정합장치는 NNI 인터페이스 물리 계층 처리, ATM 계층 처리, OAM 처리 등을 수행하며, 스위치 네트워크 장치와 연동하여 트래픽 제어기능을 수행한다. 아울러, 전화망, N-ISDN, 패킷망, 프레임 릴레이망 등 다른 망과의 연동기능도 포함된다.
상기와 같이 구성된 ATM 교환기 내에서 임의의 스위치계, 가입자계 또는 제어계 블록간의 정보 전달은 보통 ATM 셀에 내부에서 사용될 약간의 오버헤드(overhead)를 부가하여 이용한다. 즉, 상기 ATM 교환기 내에서 동작하는 ATM 셀들은 국제 표준인 53 바이트에 11 바이트의 오버헤드가 부가되어 총 64 바이트로 구성된다. 상기 11 바이트의 부가 정보는 ATM 교환기 내에서 사용되는 각종 제어 정보 및 라우팅 정보들로 구성된다. 또한, ATM 셀들은 OAM용, IPC용, 사용자용 등으로 구분된다.
상기한 64 바이트의 ATM 셀들은 스위치 및 링크 블록과 제어계 또는 가입자계 블록간에는 직렬화되어서 전송되지만 각각의 블록 내에서 전송되거나 어떠한 처리과정을 거칠 때에는 기본적으로 4 비트씩 즉, 니블(nibble) 단위로 전송된다. 따라서, 64 바이트의 ATM 셀은 128 개 니블의 조합으로 분할되어야 한다.
따라서, 상기한 ATM 교환기에서는 크게 두 가지 종류의 클록 - 듀티 사이클이 50% 인 니블 클록 펄스(이하, ncp 라 함)와 니블 셀 동기 클록(이하, ncs 또는 cs 라 함) - 이 사용된다.
도 1은 일반적인 ncp(nibble clock pulse, 46.9494Mhz)와 ncs(nibble cell synchronization clock, 366.8Khz)간의 위상 관계를 설명하기 위한 도면으로서, 상기 ncs 는 ncp 가 임의의 시점 a 에서 하이-투-로우(high-to-low) 레벨 변환을 할 때 "로우" 레벨로 떨어져서 이후 ncp 의 1 주기 동안 "로우" 레벨을 유지하다가 ncp 가 하이-투-로우 레벨 변환을 할 때 다시 "하이" 레벨로 올라가 이후 ncp 의 127 주기 동안 "하이" 레벨을 유지한다.
도 2는 일반적인 ncp 및 ncs 와 ATM 셀과의 관계를 설명하기 위한 도면으로서, 128 개의 니블(ATM 셀)은 ncp 의 하이-투-로우 레벨 변환시점마다 동기를 맞추어 하나씩 전송되고, 상기 ncs 는 ncp 의 매 128 번째 주기마다 하이-투-로우 레벨 변환을 하여 ATM 셀의 시작점을 상대방 블록에게 알려준다.
즉, ncs 가 "로우" 레벨로 떨어지는 순간에 전송되는 첫 번째 니블 [0] 으로부터 마지막 128 번째 니블 [127] 까지 모두 128개의 니블들로 구성되어 ncp 의 동기에 맞추어 전송된다. 이러한 ATM 셀의 동기 맞춤은 모두 ATM 교환기 내부에서 각 블록들을 연결해주는 링크 블록에서 이루어진다.
또한, ncs 는 항상 ATM 셀의 첫 번째 니블 [0] 과 정확하게 동기를 맞추어 발생되어야 하고, ATM 셀도 ncs 에 동기를 맞추어 전송되어야 한다. 하지만, 링크 블록의 ATM 셀 전송 경로가 불안정하거나 클록 자체가 불안정한 경우에는 ncs 와 ATM 셀이 서로 어긋나서 동작하는 경우 - 동기가 맞지 않는 경우 - 가 발생하고, 그로 인해 스위치 블록이 큰 피해를 입게 된다.
즉, 상기 스위치 블록은 ncs 와 동기가 맞지 않는 ATM 셀이 입력되면 오류가 발생된 ATM 셀을 받아들인 것으로 인식하여 그 ATM 셀을 폐기시켜 버린다. 그러나, 상기 스위치 블록은 오류가 발생된 ATM 셀을 특정 정보를 싣고 들어온 다른 셀로 인식할 수도 있어 오류 ATM 셀이 정상적인 ATM 셀과 마찬가지로 처리될 수 있기 때문에 스위치 블록이나 기타 스위치 블록과 관련 있는 블록들이 오동작을 하여 ATM 교환기의 시스템 운영이 제대로 되지 않는 일이 종종 발생하였다.
따라서, 종래에는 ncs 와 ATM 셀의 동기가 맞지 않을 때 즉, 셀 동기가 깨졌을 때 오류 ATM 셀이 스위치 블록으로 입력되는 것을 방지하기 위하여 링크 블록에 소정 기능이 부여되었는데, 그 기능은 단지 셀 동기가 깨졌을 때 그 사실을 스위치 블록에게 알려주는 것일 뿐 링크 블록이 직접 셀 동기 손실에 대한 적절한 조치를 취할 수 없었기 때문에 완전한 해결책이 될 수 없었다.
이에, 종래에는 프로세서 블록이 ATM 교환기에 구비된 다수개의 링크 블록을 각각 주기적으로(약 1ms) 감시하여 임의의 링크 블록의 셀 동기가 깨졌음이 검출되면 스위치 블록의 링크 제어 신호부로 ROEN 실시 제어정보를 전송하여 스위치 블록의 링크 제어 신호부가 해당 링크 블록의 ATM 셀 전송 경로의 개폐를 결정하기 위한 ROEN 신호를 "로우" 레벨로 세팅하도록 하여 해당 링크 블록의 ATM 셀 전송 경로가 폐쇄되도록 하였다.
그러나, 상기와 같이 다수개 링크 블록의 감시를 프로세서 블록에게만 의존하면 프로세서 블록의 데이터 처리량에는 한계가 있어 프로세서 블록은 임의의 링크 블록에서 셀 동기가 깨진 사실을 즉시 인식할 수 없고, 아울러 셀 동기 손실을 인식한 후에도 스위치 블록을 거쳐야만 링크 블록의 ATM 셀 전송 경로를 폐쇄시킬 수 있는 등 적절한 조치를 취하는데 많은 시간이 소요되기 때문에 이미 스위치 블록으로는 다량의 오류 ATM 셀이 입력되어 실효가 없는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 각 링크 블록에서 출력되는 셀 동기 상태 정보를 감시하고 있다가 해당 링크 블록의 셀 동기가 깨졌다고 판단되면 스위치 블록과는 별개로 해당 링크 블록의 ATM 셀 전송 경로를 즉시 차단시켜 스위치 블록으로 비정상적인 ATM 셀이 입력되지 않도록 하고, 해당 링크 블록의 셀 동기가 깨졌음을 프로세서 블록에게 보고하여 해당 링크 블록이 고립(isolation)되도록 함으로써 스위치 블록의 오동작을 방지할 수 있는 ATM 교환기의 링크 블록 제어장치 및 그 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 ATM 교환기의 링크 블록 제어장치는 내부 ATM 셀과 니블 셀 동기 클록의 동기 상태를 나타내는 셀 동기 정보를 출력하는 다수개의 링크 블록이 구비된 ATM 교환기에 있어서, 상기 니블 셀 동기 클록의 매 주기마다 상기 다수개의 링크 블록 중 하나(이하, 해당 링크 블록이라 함)에서 출력되는 셀 동기 정보를 검출하여 저장하고, t1(단, t1 ＞ 0) 시간 내에 셀 동기 손실이 연속적으로 N(단, N ＞ 0)회 이상 검출되면 해당 링크 블록을 제어하여 해당 링크 블록의 ATM 셀 전송 경로를 폐쇄시키는 링크 유지보수 블록과; 상기 링크 유지보수 블록으로부터 ATM 셀 전송 경로의 폐쇄가 보고되면 해당 링크 블록을 고립(isolation)시키고, 그 후 상기 t1 시간마다 상기 링크 유지보수 블록에 저장된 해당 링크 블록의 셀 동기 정보를 분석하여 고립되어 있던 해당 링크 블록이 정상으로 회복되었다고 판단되면 해당 링크 블록의 고립이 해제되도록 상기 링크 유지보수 블록을 제어하는 프로세서 블록이 구비된 것을 특징으로 한다.
상기 링크 유지보수 블록은 해당 링크 블록에서 출력되는 셀 동기 정보를 저장하는 레지스터부와; 상기 니블 셀 동기 클록의 매 주기마다 해당 링크 블록에서 출력되는 셀 동기 정보를 검출하여 상기 레지스터부에 기록하고, 해당 링크 블록의 셀 동기 손실이 검출될 때마다 셀 동기 손실 발생 정보를 출력하는 셀 동기 감시부와; 상기 셀 동기 감시부에서 출력되는 셀 동기 손실 발생 정보의 개수를 계수하여 그 값이 N 이상이 되면 인터럽트 발생원을 출력하는 동시에 상기 셀 동기 감시부가 해당 링크 블록의 ATM 셀 전송 경로를 폐쇄시키도록 상기 셀 동기 감시부를 제어하고, 상기 프로세서 블록이 상기 레지스터부로부터 셀 동기 정보를 읽어갈 때마다 초기화되는 카운터부와; 상기 카운터부로부터 인터럽트 발생원을 입력받으면 상기 프로세서 블록으로 인터럽트를 발생시켜 해당 링크 블록의 ATM 셀 전송 경로의 폐쇄를 보고하는 인터럽트 처리부와; 상기 프로세서 블록과 상기 링크 유지보수 블록간의 정합을 위한 프로세서 정합부로 구성되는 것이 바람직하다.
또한, 본 발명에 의한 ATM 교환기의 링크 블록 제어방법은 내부 ATM 셀과 니블 셀 동기 클록의 동기 상태를 나타내는 셀 동기 정보를 출력하는 다수개의 링크 블록이 구비된 ATM 교환기의 링크 블록 제어방법에 있어서, 상기 니블 셀 동기 클록의 매 주기마다 상기 다수개의 링크 블록 중 하나(이하, 해당 링크 블록이라 함)에서 출력되는 셀 동기 정보를 분석하여 t1(단, t1 ＞ 0) 시간 내에 셀 동기 손실이 연속적으로 N(단, N ＞ 0)회 이상 검출되었는 지를 판단하는 제 1 단계와, 상기 제 1 단계의 판단 결과 t1 시간 내에 셀 동기 손실이 연속적으로 N회 이상 검출되었으면 해당 링크 블록의 ATM 셀 전송 경로를 폐쇄시키는 제 2 단계와, 상기 제 2 단계 후 해당 링크 블록을 고립(isolation)시키는 제 3 단계와, 상기 제 3 단계 후 상기 t1 시간을 주기로 해당 링크 블록에서 출력되는 셀 동기 정보를 분석하여 고립되어 있던 해당 링크 블록이 정상으로 회복되었는 지를 판단하는 제 4 단계와, 상기 제 4 단계의 판단 결과 고립되어 있던 해당 링크 블록이 정상으로 회복되었으면 해당 링크 블록의 고립을 해제시키는 제 5 단계가 구비된 것을 특징으로 한다.
도 1은 일반적인 ncp 와 ncs 간의 위상 관계를 설명하기 위한 도면,
도 2는 일반적인 ncp 및 ncs 와 ATM 셀과의 관계를 설명하기 위한 도면,
도 3은 본 발명이 적용되는 ATM 교환기의 링크 블록에서 입출력되는 신호들을 나타내는 도면,
도 4는 본 발명이 적용되는 ATM 교환기의 링크 블록과 타 블록간의 인터페이스를 나타내는 도면,
도 5는 도 4에 도시된 링크 유지보수 블록의 세부 구성을 나타내는 블록도.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명이 적용되는 ATM 교환기의 링크 블록으로는 ATRI 라는 링크 ASIC 이 사용된다. 상기 ATRI 는 155Mbps 급 링크 포트를 2개 가지고 있는 주문형 집적회로(full customized IC)와 그 제어 로직으로 구성되어 ATM 셀과 라우팅 태그와 같은 부가 정보를 주고받을 수 있는 경로를 형성하는데 사용된다.
도 3에는 본 발명이 적용되는 ATM 교환기의 링크 블록에서 입출력되는 신호들을 나타내는 도면으로서, 상기 링크 블록 즉, ATRI 는 니블 단위(4 비트)의 ATM 셀을 ncs 와 함께 출력하고, 내부 ATM 셀과 ncs 간의 동기 상태를 나타내는 SL(Synchronization Loss) 정보를 출력하며, ATM 셀 전송 경로의 개폐를 결정하기 위한 ROEN 신호를 입력받는다.
상기에서 ATM 셀과 ncs 의 동기가 깨지는 원인으로는 링크 포트가 가입자계나 제어계와 물리적으로 연결되지 않은 경우, 가입자계 또는 제어계와 링크는 설정이 되어 있지만 동기가 맞지 않는 경우, 링크 블록에서 기타 심각한 장애가 발생한 경우 등이 있다.
아울러, 상기 ATRI 는 ATM 셀과 ncs 의 동기가 깨지면 "하이" 레벨의 SL 정보값을 출력하고, ATM 셀과 ncs 의 동기가 정상이면 "로우" 레벨의 SL 정보값을 출력하며, "로우" 레벨의 ROEN 신호가 입력되면 ATM 셀 전송 경로가 폐쇄되고, "하이" 레벨의 ROEN 신호가 입력되면 ATM 셀 전송 경로가 정상적으로 개방된다.
도 4는 본 발명이 적용된 ATM 교환기의 링크 블록과 타 블록간의 인터페이스를 나타내는 도면으로서, 그 중 가장 핵심적인 블록은 링크 유지보수 블록이다.
도 5는 도 4에 도시된 링크 유지보수 블록의 세부 구성을 나타내는 블록도로서, 상기 링크 유지보수 블록은 SL 감시부와, SL 정보 저장 레지스터부와, 3비트 카운터부와, 프로세서 정합부와, 인터럽트 처리부로 구성된다.
상기 SL 감시부는 매 ncs 주기마다 해당 링크 블록에서 출력되는 SL 정보값을 검출하여 SL 정보 저장 레지스터부에 실시간으로 기록한다. 아울러, 해당 링크 블록 내부의 ATM 셀과 ncs 의 동기가 깨져서 SL 정보값이 "로우" 레벨에서 "하이" 레벨로 변하는 경우 3비트 카운터부로 SL 발생 정보를 전송하고, 상기 3비트 카운터부로부터 ROEN 발생원을 수신하면 스위치 블록과 관계없이 링크 블록으로 "로우" 레벨의 ROEN 신호를 전송하여 상기 링크 블록의 ATM 셀 전송 경로가 폐쇄되도록 한다.
상기 SL 정보 저장 레지스터부는 매 ncs 주기마다 SL 감시부가 해당 링크 블록으로부터 읽어 들인 SL 정보값을 저장한다. 상기 SL 정보 저장 레지스터부에 저장된 SL 정보값은 프로세서 블록에 의해 1ms 주기로 읽혀진다.
상기 3비트 카운터부는 SL 감시부로부터 전송되는 "하이" 레벨의 SL 발생 정보를 계수하고 있다가 그 계수값이 8 이상이 되면 인터럽트 처리부로 인터럽트 발생원을 전송하여 상기 인터럽트 처리부가 프로세서 블록으로 인터럽트(INT)를 발생시키도록 한다. 또한, 상기 3비트 카운터부는 프로세서 블록이 SL 정보 저장 레지스터부에 저장된 SL 정보값을 읽어갈 때마다 0 으로 초기화된다. 이는 프로세서 블록이 해당 링크 블록의 SL 정보를 읽어 들여 셀 동기 손실여부를 판단하는 시점 이전에 발생된 셀 동기 손실의 횟수는 의미가 없기 때문이다.
상기 프로세서 정합부는 프로세서 블록이 SL 정보 저장 레지스터부에 저장된 SL 정보값을 읽어갈 수 있도록 하고, 인터럽트가 발생하는 경우 인터럽트 관련 사항들을 처리하기 위하여 프로세서 블록과 여러 가지 제어신호(어드레스, AS, DS, 리셋, DSACK 등)를 주고받는다. 아울러, 상기 프로세서 정합부는 모토롤라의 MC68xxx계열 프로세서와 핸드세이킹(handshaking)되도록 설계된다.
상기 인터럽트 처리부는 3비트 카운터부로부터 인터럽트 발생원을 입력받으면 프로세서 블록으로 인터럽트(INT)를 발생시킨다.
한편, 도 5에 도시된 스위치 블록의 링크 제어 신호부는 종래 기술에서 설명된 바와 같이 링크 유지보수 블록과는 별개로 프로세서 블록으로부터 ROEN 실시/해제 제어정보를 입력받아 해당 링크 블록의 ATM 셀 전송 경로를 개폐시키기 위한 ROEN 신호를 해당 링크 블록으로 출력한다.
상기와 같이 구성된 본 발명의 일 실시예에 의한 ATM 교환기의 링크 블록 제어장치의 작용은 다음과 같다.
먼저, 링크 유지보수 블록에 전원이 인가된 후 SL 감시부와 SL 정보 저장 레지스터부와 프로세서 정합부에 하드웨어 리셋(H/W 리셋)이 가해지면 링크 유지보수 블록은 초기화된다. 그 후, 펌웨어에 의해 나머지 부분에 대한 초기화가 이루어진다.
상기 링크 유지보수 블록 초기화 작업의 한 부분으로 프로세서 블록은 SL 정보 저장 레지스터부에 저장된 해당 링크 블록의 SL 정보값을 읽어 들여 해당 링크 블록의 ATM 셀과 ncs 의 동기 손실여부를 확인하는 주기적인 작업(periodic job)의 수행을 시작한다. 즉, 상기 프로세서 블록은 SL 정보 저장 레지스터부에 저장된 SL 정보값을 읽어 들여 분석함으로써 그 당시 해당 링크 블록에서 출력되는 ATM 셀과 ncs 의 동기가 제대로 맞는 지를 확인한다. 종래 기술에서 설명된 바와 같이 프로세서 블록의 셀 동기 손실 확인 작업은 약 1ms 를 주기로 수행된다. 상기와 같은 프로세서 블록의 셀 동기 손실 확인 작업은 SL 감시부가 매 ncs 주기마다 해당 링크 블록에서 출력되는 SL 정보값을 검출하여 실시간으로 SL 정보 저장 레지스터부에 기록함으로써 가능해진다.
이 때, 링크 유지보수 블록은 현재 링크가 설정되어 있는 지를 판단하고, 이 초기화 과정에서 도출되는 판단은 프로세서 블록 내의 메모리에 저장되어 계속 관리된다.
상기의 판단 결과 현재 해당 링크 블록이 정상적으로 동작한다면 그대로 내버려둔다. 하지만, 현재 해당 링크 블록이 비정상적으로 동작하거나 ATM 셀 전송 경로가 설정되어 있지 않다면 프로세서 블록은 스위치 블록으로 하여금 "로우" 레벨의 ROEN 신호를 발생시켜 해당 링크 블록으로 입력하도록 명령을 내린다. 이것은 현재 ATM 셀 전송 경로가 설정이 되어 있지 않거나 그 경로가 설정되어 형성되어 있다 하더라도 제대로 동작하지 못하는 경우 해당 링크 블록에서 출력되는 오류 ATM 셀이 스위치 블록으로 입력되는 것을 방지하기 위함이다.
아울러, 초기화의 마지막 단계로 프로세서 블록은 도 5에 도시된 인터럽트 처리부를 활성화시켜 셀 동기 손실로 인한 인터럽트를 받아들일 준비를 한다. 여기서, 링크 유지보수 블록의 하드웨어 리셋 후 초기화가 진행되는 과정에 인터럽트 처리부를 활성화시키지 않고 초기화 수행 마지막 단계에서 펌웨어에 의해 인터럽트 처리부를 활성화시키는 것은 처음 링크 유지보수 블록에 전원이 인가되는 시점에는 하드웨어 리셋 등으로 인하여 링크 유지보수 블록이 제대로 동작하지 않을 수도 있기 때문이다.
그 후, 상기 인터럽트 처리부가 활성화되면 링크 유지보수 블록은 해당 링크 블록에 ATM 셀 전송 경로가 설정되어 있는 지를 판단한다. 여기서, ATM 셀 전송 경로의 설정이란 링크 블록에 실장되어 있는 링크 포트들이 가입자계나 제어계 등과 실제로 ATM 셀을 주고받을 수 있도록 경로가 형성되는 것을 의미한다. 보다 구체적으로 셀 동기 손실이 연속적으로 8회 이상 깨지지 않으면 일단 정상적으로 동작하는 ATM 셀 전송 경로로 간주하고 ATM 셀 전송 경로가 설정되었다고 판단한다.
상기의 판단 결과 ATM 셀 전송 경로가 형성되어 있으면 해당 링크 블록에서 SL 정보값으로 "로우" 레벨이 출력되어 현재 스위치 블록으로 정상적인 ATM 셀이 입력되고 있음이 표시되고, 그렇지 않을 경우 즉, ATM 셀 전송 경로가 형성되어 있지 않거나 ATM 셀 경로가 형성되어 있어도 그 경로가 정상적으로 동작하지 못하면 링크 블록에서 SL 정보값으로 "하이" 레벨이 출력되어 ATM 셀에 오류가 발생하였음이 표시된다.
보다 구체적으로 첫째, ATM 셀 전송 경로가 처음부터 설정되고 그 경로가 정상인 경우 이미 초기화 과정에서 링크 유지보수 블록에 의해 ATM 셀 전송 경로가 정상임이 파악되어 있다. 하지만, SL 감시부는 매 ncs 주기마다 해당 링크 블록에서 출력되는 SL 정보값을 검출하여 그 값을 SL 정보 저장 레지스터부에 실시간으로 기록하고, 프로세서 블록은 SL 정보 저장 레지스터부에 저장된 SL 정보값을 주기적으로 읽어가서 해당 링크 블록을 관리한다.
둘째, ATM 셀 전송 경로가 처음부터 설정되고 그 경로가 정상이었다가 비정상 상태로 빠질 경우 SL 감시부는 매 ncs 주기마다 해당 링크 블록에서 출력되는 SL 정보값을 검출하여 그 값을 SL 정보 저장 레지스터부에 실시간으로 기록하고, 프로세서 블록은 SL 정보 저장 레지스터부에 저장된 SL 정보값을 주기적으로 읽어가서 해당 링크 블록을 관리한다.
그 후, 어떠한 이유로 인하여 ATM 셀 전송 경로에 이상이 발생하면 해당 링크 블록은 매 ncs 주기마다 SL 정보값을 "하이" 레벨로 출력하여 SL 감시부에게 ATM 셀과 ncs 의 동기가 깨졌음을 알려준다. 상기 SL 감시부는 해당 링크 블록에서 출력되는 "하이" 레벨의 SL 정보값을 검출할 때마다 3비트 카운터부로 ROEN 발생원을 전송하고, 상기 3비트 카운터부는 SL 감시부로부터 전송된 ROEN 발생원의 개수를 계수하여 그 값이 8 이상이 되면 인터럽트 처리부로 인터럽트 발생원을 전송한다.
여기서, 3비트 카운터부는 프로세서 블록이 SL 정보 저장 레지스터부로부터 SL 정보값을 읽어 가면 초기화되므로 1ms 이내에 계수값이 8 이상이 되어야만 인터럽트 처리부로 인터럽트 발생원을 전송할 수 있다. 아울러, 상기 3비트 카운터부는 계수값이 8 이상이 되면 SL 감시부로 ROEN 발생원을 전송한다.
상기에서 인터럽트 처리부는 인터럽트 발생원을 수신하면 프로세서 블록으로 인터럽트(INT)를 발생시켜 해당 링크 블록의 비정상적인 상태를 보고한다. 아울러, 상기 SL 감시부는 ROEN 발생원을 수신하면 해당 링크 블록으로 "로우" 레벨의 ROEN 신호를 전송하여 상기 링크 블록의 ATM 셀 전송 경로를 폐쇄시킨다. 따라서, 해당 링크 블록에서 출력되는 비정상적인 ATM 셀이 스위치 블록으로 입력되는 것이 방지된다.
한편, 상기 프로세서 블록은 인터럽트 처리부로부터 인터럽트(INT)를 수신하면 인터럽트 처리부로 응답 신호(IACK)를 전송한 후 비정상적으로 동작하는 해당 링크 블록을 관리한다. 결과적으로 비정상적으로 동작하는 해당 링크 블록은 고립(isolation)이 되고, 그 후 프로세서 블록은 주기적으로 SL 정보 저장 레지스터부에 저장된 해당 링크 블록의 SL 정보를 읽어들여 해당 링크 블록의 고립 해제 가능여부를 확인한다.
그 후, ATM 셀 전송 경로가 다시 정상 상태로 회복되면 고립되어 있던 해당 링크 블록에서는 매 ncs 주기마다 "로우" 레벨의 SL 정보값이 출력되고, SL 감시부도 매 ncs 주기마다 해당 링크 블록에서 출력되는 "로우" 레벨의 SL 정보값을 SL 정보 저장 레지스터부에 기록해 두면 프로세서 블록이 SL 정보 저장 레지스터부에 저장된 해당 링크 블록의 SL 정보값을 주기적으로 확인하여 고립되어 있던 해당 링크 블록이 일정 수준까지 계속 정상임이 확인되면 프로세서 정합부를 통해 SL 감시부를 제어하여 상기 SL 감시부가 해당 링크 블록으로 입력되는 ROEN 신호를 "로우" 레벨로 세팅하게 한다.
그 후, 프로세서 블록은 해당 링크 블록을 정상 상태로 동작하는 블록으로 인식한 상태에서 계속 해당 링크 블록을 관리한다.
셋째, ATM 셀 전송 경로가 처음부터 설정되어 있지 않은 경우 이미 초기화 과정에서 해당 링크 블록의 ATM 셀 전송 경로가 비정상임이 파악되어 있다. 아울러, 해당 블록에는 이미 ROEN 신호가 스위치 블록의 링크 제어 신호부에 의해 "로우" 레벨로 세팅되어 있다. 하지만, SL 감시부는 매 ncs 주기마다 해당 링크 블록에서 출력되는 SL 정보값을 검출하여 SL 정보 저장 레지스터부에 실시간으로 기록한다.
이 때, 3비트 카운터부와 인터럽트 처리부는 동작하지 않는다. 즉, 상기 3비트 카운터부와 인터럽트 처리부는 정상적으로 동작하던 ATM 셀 전송 경로에 이상이 발생하였을 경우에만 프로세서 블록으로 그 상태를 보고하도록 설계되어 있기 때문이다.
이와 같이 본 발명은 프로세서 블록이 임의의 링크 블록의 셀 동기 상태(ATM 셀 전송 경로 상태)를 관리하지 못하는 시간동안 해당 링크 블록의 셀 동기 상태를 각각 감시하여 셀 동기가 깨지는 경우 자체적으로 해당 링크 블록을 고립시키고, 그 사실을 프로세서 블록에게 보고하여 비정상적인 ATM 셀이 스위치 블록으로 입력되는 것을 차단하기 때문에 스위치 블록의 오동작을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 내부 ATM 셀과 니블 셀 동기 클록의 동기 상태를 나타내는 셀 동기 정보를 출력하는 다수개의 링크 블록이 구비된 ATM 교환기에 있어서,
    상기 니블 셀 동기 클록의 매 주기마다 상기 다수개의 링크 블록 중 하나(이하, 해당 링크 블록이라 함)에서 출력되는 셀 동기 정보를 검출하여 저장하고, t1(단, t1 ＞ 0) 시간 내에 셀 동기 손실이 연속적으로 N(단, N ＞ 0)회 이상 검출되면 해당 링크 블록을 제어하여 해당 링크 블록의 ATM 셀 전송 경로를 폐쇄시키는 링크 유지보수 블록과;
    상기 링크 유지보수 블록으로부터 ATM 셀 전송 경로의 폐쇄가 보고되면 해당 링크 블록을 고립(isolation)시키고, 그 후 상기 t1 시간마다 상기 링크 유지보수 블록에 저장된 해당 링크 블록의 셀 동기 정보를 분석하여 고립되어 있던 해당 링크 블록이 정상으로 회복되었다고 판단되면 해당 링크 블록의 고립이 해제되도록 상기 링크 유지보수 블록을 제어하는 프로세서 블록이 구비된 것을 특징으로 하는 ATM 교환기의 링크 블록 제어장치.
  2. 제 1 항에 있어서,
    상기 링크 유지보수 블록은 해당 링크 블록에서 출력되는 셀 동기 정보를 저장하는 레지스터부와;
    상기 니블 셀 동기 클록의 매 주기마다 해당 링크 블록에서 출력되는 셀 동기 정보를 검출하여 상기 레지스터부에 기록하고, 해당 링크 블록의 셀 동기 손실이 검출될 때마다 셀 동기 손실 발생 정보를 출력하는 셀 동기 감시부와;
    상기 셀 동기 감시부에서 출력되는 셀 동기 손실 발생 정보의 개수를 계수하여 그 값이 N 이상이 되면 인터럽트 발생원을 출력하는 동시에 상기 셀 동기 감시부가 해당 링크 블록의 ATM 셀 전송 경로를 폐쇄시키도록 상기 셀 동기 감시부를 제어하고, 상기 프로세서 블록이 상기 레지스터부로부터 셀 동기 정보를 읽어갈 때마다 초기화되는 카운터부와;
    상기 카운터부로부터 인터럽트 발생원을 입력받으면 상기 프로세서 블록으로 인터럽트를 발생시켜 해당 링크 블록의 ATM 셀 전송 경로의 폐쇄를 보고하는 인터럽트 처리부와;
    상기 프로세서 블록과 상기 링크 유지보수 블록간의 정합을 위한 프로세서 정합부로 구성된 것을 특징으로 하는 ATM 교환기의 링크 블록 제어장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 t1 이 1ms 로 설정된 것을 특징으로 하는 ATM 교환기의 링크 블록 제어장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 N 이 8 로 설정된 것을 특징으로 하는 ATM 교환기의 링크 블록 제어장치.
  5. 내부 ATM 셀과 니블 셀 동기 클록의 동기 상태를 나타내는 셀 동기 정보를 출력하는 다수개의 링크 블록이 구비된 ATM 교환기의 링크 블록 제어방법에 있어서,
    상기 니블 셀 동기 클록의 매 주기마다 상기 다수개의 링크 블록 중 하나(이하, 해당 링크 블록이라 함)에서 출력되는 셀 동기 정보를 분석하여 t1(단, t1 ＞ 0) 시간 내에 셀 동기 손실이 연속적으로 N(단, N ＞ 0)회 이상 검출되었는 지를 판단하는 제 1 단계와,
    상기 제 1 단계의 판단 결과 t1 시간 내에 셀 동기 손실이 연속적으로 N회 이상 검출되었으면 해당 링크 블록의 ATM 셀 전송 경로를 폐쇄시키는 제 2 단계와,
    상기 제 2 단계 후 해당 링크 블록을 고립(isolation)시키는 제 3 단계와,
    상기 제 3 단계 후 상기 t1 시간을 주기로 해당 링크 블록에서 출력되는 셀 동기 정보를 분석하여 고립되어 있던 해당 링크 블록이 정상으로 회복되었는 지를 판단하는 제 4 단계와,
    상기 제 4 단계의 판단 결과 고립되어 있던 해당 링크 블록이 정상으로 회복되었으면 해당 링크 블록의 고립을 해제시키는 제 5 단계가 구비된 것을 특징으로 하는 ATM 교환기의 링크 블록 제어방법.
  6. 제 5 항에 있어서,
    상기 t1 이 1ms 로 설정되는 것을 특징으로 하는 ATM 교환기의 링크 블록 제어방법.
  7. 제 5 항에 있어서,
    상기 N 이 8 로 설정되는 것을 특징으로 하는 ATM 교환기의 링크 블록 제어방법.
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