SU1481852A1 - Буферное запоминающее устройство - Google Patents
Буферное запоминающее устройство Download PDFInfo
- Publication number
- SU1481852A1 SU1481852A1 SU874177864A SU4177864A SU1481852A1 SU 1481852 A1 SU1481852 A1 SU 1481852A1 SU 874177864 A SU874177864 A SU 874177864A SU 4177864 A SU4177864 A SU 4177864A SU 1481852 A1 SU1481852 A1 SU 1481852A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- information
- input
- output
- outputs
- Prior art date
Links
Landscapes
- Exchange Systems With Centralized Control (AREA)
Abstract
Изобретение относитс к вычислительной технике. Цель изобретени - расширение функциональных возможностей за счет адаптации быстродействи устройства к параметрам абонента. В устройство введены счетчики и входные и выходные коммутаторы которые объедин ют необходимое количество секций устройства в один или несколько каналов требуемого быстродействи в зависимости от информации, поступающей на вход задани режима работы блока управлени . 1 ил.
Description
(21)4177864/24-24
(22)06.01.87
(46) 23.05.89. Бюл. Р 19 (71)Таганрогский радиотехнический институт им. В.Д. Калмыкова
(72)В.В. Жила, А.К. Шилов, Н.А. Пуд- зенков и Г.Н. Лукашкова
(53) 681.327.6(088.8) (56) Шигин А.Г., Дерюгин А.А. Цифровые вычислительные машины. - М.: Энерги , 1976, с. 495.
Авторское свидетельство СССР № 932567, кл. G 11 С 11/00, 1972.
(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
(57) Изобретение относитс к вычислительной технике. Цель - растирание функциональных возможностей за счет адаптации устройства к параметрам абонента. В устройство введены счетчики и входные и выходные коммутаторы , которые объедин ют необходимое количество секций устройства в один или несколько каналов требуемого быстродействи в зависимости от информации , поступающей на вход задани режима работы блока управлени . 1 ил.
1
Изобретение относитс к вычислительной технике и может быть использовано в автоматизированных информационно-измерительных системах, многопроцессорных вычислительных комплексах .
Цель изобретени - расширение функциональных возможностей устройства за счет адаптации быстродействи устройства к параметрам абонента.
На чертеже представлена структурна схема буферного запоминающего устройства.
Устройство содержит блоки 1 пам ти , счетчики 2, регистры 3 и 4, коммутаторы 5 и 6, информационные входы 7 и выходы 8, блок 9 синхронизации, состо щий из последовательно соединенных регистра 10 управлени , дешифратора 11, блока 12 посто нной пам ти и распределител 13 импульсов, вход 14 синхронизации блока 9, вход 15 задани режима работы блока 9,
входы 7 соединены с информационными входами коммутатора 5, выходы которого соединены с входами регистров 3, выходы которых соединены с информационными входами блоков 1 пам ти, выходы которых соединены с входами регистров 4, выходы которых соединены с информационным входом коммутатора 6, выход которого соединен с выходом 8 устройства, выходы счетчиков 2 соединены с адресными входами блоков 1, перва и втора группы выходов блока 9 соединены с входами управлени чтением и записью блоков 1, третий выход блока 9 - с входами
начальной установки счетчиков 2,-регистров 3 и 4, четверта и п та группы выходов блока 9 - с входами управлени коммутаторов, шеста и седьма группы выходов блока 9 - с входами управлени режимом работы счетчиков 2.
U)
Устройство работает следующим образом .
Цикл работы БЗУ.состоит из двух этапов: этапа ввода и этапа вывода массивов информационных слов. На первом этапе в блоки 1 вводитс информаци от всех участвующих в данном цикле обмена абонентов. На втором - эта информаци выводитс заинтересо- ванным в ней абонентам. Вс информаци или некотора ее часть может не выводитьс в данном цикле, т.е. БЗУ используют дл хранени массивов информации. Таким образом, предлага- емое устройство работает в трех режимах: обмена, хранени и смешанном. Частным случаем любого из этих режи-t мов вл етс обмен только одним информационным словом, что возможно в известном устройстве. Каждый из режимов предлагаемого БЗУ имеет подрежимы: Первый пришел - первый вышел и Первый «пришел - последний вышел.
С началом этапа ввода на выходе блока 9 вырабатываетс сигнал сброса в О, который, поступа на первы входы регистров 3 и 4 и счетчиков 2, очищает их. Одновременно по входу 15 на входы регистра 10 поступают коды абонентов. В кодах содержитс информаци об абоненте, передающем инфор-i мацию в данном цикле, и об абоненте, принимающем ее. Это необходимо дл согласовани канала по максимальному быстродействию и требуемой емкости. В режиме хранени код не содержит информацию об абоненте, вл ющемс приемником, поэтому на этапе вывода введенный массив из БЗУ не выводитс . В дешифраторе 11 вырабатываютс сигналы, управл ющие работой блока 1 посто нной пам ти, хран щего программу перестройки распределител 13 на данный цикл работы. При этом программой . учитываетс , что часть секций может быть зан та хранением информации , полученной в предыдущих циклах обмена. Выбранна из блока 12 посто- нной пам ти программа поступает в распределитель. Затем начинаетс собственно ввод информации в БЗУ, который синхронизируетс сигналами, поступающими на первую группу входов .блока g по входу 14 синхронизации.
По окончании этапа ввода начинаетс этап вывода. На этом этапе различие в работе устройства в зависимости от подрежимов Первый пришел - первый вышел или Первый пришел - последний вышел заключаема только в способе формировани адресов чеек, из которых происходит считывание информации.
В подрежиме Первый пришел - первый вышел этап вывода начинаетс с по влени на выходе блока 9 сигнала сброса в нуль, который, поступа на первые входы адресных счетчиков, формирует адреса нулевых чеек. С них начинаетс вывод. Адрес следующей чейки каждого блока 1 получаетс при сложении содержимого адресных счетчиков с единичными сигналами, поступающими с п той группы выходов блока 9 на вторые входы адресных счетчиков 2. В подрежиме Первый пришел - последний вышел адрес чейки, с которой начинаетс вывод, сформирован в адресных счетчиках уже на этапе ввода. Следующие адреса получаютс вычитанием из содержимого адресных счетчиков по единице путем подачи на их третьи входы единичных сигналов с шестой группы выходов блока 9.
В буферном запоминающем устройстве осуществл етс оперативное изменение быстродействи за счет секционировани пам ти. Накопитель и св занные с ним регистры и адресные счетчики представл ют собой секцию. Несколько секций образуют канал, предоставл емый абоненту. Использование в предлагаемом устройстве коммутаторов, которые в соответствии с программой, заложенной в блоке посто нной пам ти, объедин ют в каналы необходимое количество секций, позвол ет производить адаптацию быстродействи и емкости канала под характеристики соответствующего абонента. Общее количество секций в устройстве определ етс числом и быстродействием одновременно обменивающихс абонентов и также быстродействием накопителей.
Claims (1)
- Формула изобретениБуферное запоминающее устройство, содержащее входные и выходные регистры , блоки пам ти, блок синхронизации, перва и втора группы выходов которого соединены соответственно с вхо-51дами управлени чтением и записью блоков пам ти, информационные входы и выходы которых соединены с выходами и входами входных и выходных регистров , входы начальной установки которых соединены с третьим выходом блока синхронизации, входы синхронизации и задани режима работы которого вл ютс входами синхронизации и управлени режимом работы устройства , отличающеес тем, что, с целью расширени функциональных возможностей за счет адаптации быстродействи устройства, к параметрам абонента в него введены счетчики , входной и выходной коммутаторы , входы управлени которых соединены с четвертой и п той группами выходов блока синхронизации соответст 7818526венно, входы начальной установки счетчиков соединены с третьим выходом блока управлени , входы управлени режимом работы счетчиков соединены с шестой и седьмой группами выходов блока синхронизации соответственно , информационные выходы счетчиков соединены с адресными входамиЮ блока пам ти, информационные входы входного коммутатора вл ютс информационным входом устройства, информационные выходы входного коммутатора соединены с информационными вхо15 дами входных регистров, информационные выходы выходных регистров соединены с информационным входом выходного коммутатора, выход которого вл етс информационным выходом устрой2о ства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874177864A SU1481852A1 (ru) | 1987-01-06 | 1987-01-06 | Буферное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874177864A SU1481852A1 (ru) | 1987-01-06 | 1987-01-06 | Буферное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1481852A1 true SU1481852A1 (ru) | 1989-05-23 |
Family
ID=21279120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874177864A SU1481852A1 (ru) | 1987-01-06 | 1987-01-06 | Буферное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1481852A1 (ru) |
-
1987
- 1987-01-06 SU SU874177864A patent/SU1481852A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1452685A (en) | Interleaved main storage and data processing system | |
SU1481852A1 (ru) | Буферное запоминающее устройство | |
US4748595A (en) | Circuit arrangement comprising a matrix-shaped memory arrangement for variably adjustable delay of digital signals | |
US5546592A (en) | System and method for incrementing memory addresses in a computer system | |
SU1259337A1 (ru) | Асинхронный регистр сдвига | |
SU860043A1 (ru) | Устройство дл выбора информации | |
SU1437870A2 (ru) | Многоканальное устройство дл сопр жени источников информации с вычислительной машиной | |
SU1742810A1 (ru) | Устройство дл ввода аналоговых сигналов | |
SU1216776A1 (ru) | Устройство дл ввода информации | |
SU1589288A1 (ru) | Устройство дл выполнени логических операций | |
SU1104500A1 (ru) | Многоканальное микропрограммное устройство ввода-вывода | |
SU1387006A1 (ru) | Коммутационное устройство | |
SU1647922A1 (ru) | Многоканальный временной коммутатор | |
SU646325A1 (ru) | Устройство дл обмена информацией | |
SU1654809A1 (ru) | Систолическа структура дл вычислени логических функций | |
SU1513471A1 (ru) | Ячейка однородной вычислительной среды | |
SU1727213A1 (ru) | Устройство управлени доступом к общему каналу св зи | |
SU760072A1 (ru) | Устройство обмена 1 | |
SU1195364A1 (ru) | Микропроцессор | |
SU1136159A1 (ru) | Устройство дл управлени распределенной вычислительной системой | |
SU367456A1 (ru) | Запоминающее устройство с произвольной одновременной выборкой переменного массива | |
SU824318A1 (ru) | Устройство дл контрол блоковпОСТО ННОй пАМ Ти | |
SU1762320A1 (ru) | Устройство дл управлени регенерацией динамической пам ти со свободными зонами | |
SU922755A1 (ru) | Устройство дл перебора сочетаний | |
SU982085A1 (ru) | Запоминающее устройство |