KR20020040490A - 데이터 입,출력장치 - Google Patents

Abstract

본 발명은 데이터 입,출력장치에 관한 것으로, 연산을 담당하는 마스터 프로세서들이 외부 메모리와 직렬(serial)로 연결되어 직접 외부메모리에 있는 데이터를 액세스하여 그 결과를 다시 외부 메모리로 옮겨주도록 함으로써, 연산을 위한 처리보다 데이터를 액세스하는데 더 많은 시간이 소요되었으며, 처리할 데이터의 양이 많아 질수록 데이터를 액세스하는 시간이 더 소요되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 전송된 데이터를 처리하고, 교차망을 통해 타 병렬 프로세서의 데이터를 액세스 하는 복수개의 병렬 프로세서와; 외부메모리로부터 입력되는 데이터를 상기 병렬 프로세서로 출력하고, 상기 복수개의 병렬 프로세서로부터 입력되는 데이터의 우선순위를 정하여 외부 메모리로 전송하여 주는 마스터 프로세서로 구성한 장치를 제공함으로써, 병렬 프로세서에 내장한 3중 버퍼 메모리를 이용하여 처리할 데이터를 미리 저장하여 놓고, 파이프라인 기능에 따라 데이터를 처리하게 하여 연산 처리 시간을 대폭 줄이는 등의 효과가 있다.

Description

데이터 입,출력장치{DATA INPUT/OUTPUT APPARATUS}

본 발명은 데이터 입,출력장치에 관한 것으로, 특히 데이터의 입력과 출력을 수행하는 마스터 프로세서와 데이터 처리를 담당하는 병렬(parallel) 프로세서 간의 부하 평준화를 위해 파이프라인(pipeline) 기능 즉, 마스터 프로세서가 데이터 입,출력을 처리하는 과정 동안 병렬 프로세서에서 데이터를 처리하는 과정이 수행되도록 3중 버퍼 메모리를 사용하는 데이터 입,출력장치에 관한 것이다.

종래에 있어서는 도 1에 도시된 바와 같이 연산을 담당하는 프로세서(10)들이 외부 메모리(20)와 직렬(serial)로 연결되어 직접 외부메모리(20)에 있는 데이터를 액세스하여 그 결과를 다시 외부 메모리(20)로 옮겨주도록 하였다.

즉, 연산을 위한 처리보다 데이터를 액세스하는데 더 많은 시간이 소요되었으며, 처리할 데이터의 양이 많아 질수록 데이터를 액세스하는 시간이 더 소요되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 3중 버퍼 메모리를 이용하여 마스터 처리장치의 데이터 입,출력 처리과정 동안 병렬 프로세서의 데이터 처리 과정이 동시에 수행되도록 하는 장치를 제공하는데 그 목적이 있다.

도 1은 종래 데이터 입,출력장치의 구성을 간략하게 보인 예시도.

도 2는 본 발명 데이터 입,출력장치의 구성을 간략하게 보인 예시도.

도 3은 본 발명에 적용되는 버퍼 메모리의 구조를 보인 예시도.

도 4는 본 발명에서 버퍼 메모리의 점유도를 보인 예시도.

********** 도면의 주요 부분에 대한 부호의 설명 **********

10 : 프로세서 20 : 외부메모리

30 : 마스터 프로세서 40 : 병렬 프로세서

이와 같은 목적을 달성하기 위한 본 발명 데이터 입,출력장치의 구성은, 전송된 데이터를 처리하고, 교차망을 통해 타 병렬 프로세서의 데이터를 액세스 하는 복수개의 병렬 프로세서와; 외부메모리로부터 입력되는 데이터를 상기 병렬 프로세서로 출력하고, 상기 복수개의 병렬 프로세서로부터 입력되는 데이터의 우선순위를 정하여 외부 메모리로 전송하여 주는 마스터 프로세서로 구성한 것을 특징으로 한다.

상기 병렬 프로세서는 해당 병렬 프로세서의 입력데이터, 데이터 처리를 위한 알고리즘 및 출력데이터를 3중으로 저장하는 복수개의 버퍼 메모리 더 포함하여 구성한 것을 특징으로 한다.

상기 병렬 프로세서는 교차망을 통하여 한 클럭 사이클에 32 비트, 16 비트 및 8 비트 액세스가 모두 가능하도록 한 것을 특징으로 한다.

상기 마스터 프로세서는 각 병렬 프로세서가 데이터를 처리하는 동안 각 버퍼 메모리의 일정 영역에 처리할 데이터를 미리 저장하도록 하여 충돌없이 파이프라인 처리가 이루어 지도록 하는 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 자세히 설명하면 다음과 같다.

도 2는 본 발명 데이터 입,출력장치의 구성을 보인 예시도로서, 이에 도시한 바와 같이 전송된 데이터를 처리하고, 교차망을 통해 타 병렬 프로세서의 데이터를 액세스 하는 복수개의 병렬 프로세서(40)와; 외부메모리(20)로부터 입력되는 데이터를 상기 병렬 프로세서(40)로 출력하고, 상기 복수개의 병렬 프로세서(40)로부터 입력되는 데이터의 우선순위를 정하여 상기 외부 메모리(20)로 전송하여 주는 마스터 프로세서(30)로 구성한다.

이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도면을 참조하여 설명하면 다음과 같다.

도 2에 도시한 바와 같이 마스터 프로세서(30)는 외부메모리(20)로부터 입력되는 데이터를 교차망을 통해 각 병렬 프로세서(40)로 전송하는데, 상기 병렬 프로세서(40)는 도 3에 도시한 바와 같은 입력데이터, 데이터 처리를 위한 알고리즘 및 출력데이터를 3중으로 저장하는 버퍼 메모리(미도시)를 내장하고 있으므로, 병렬 프로세서 내부에서 복잡한 연산이 수행되고 있는 동안 상기 마스터 프로세서(30)는외부버스를 통해 상기 버퍼 메모리의 입력데이터 영역에 처리할 데이터를 미리 전송해 놓아 데이터 처리 동안에 외부메모리(20)의 액세스를 완료함으로써, 도 4에 도시한 바와 같이 마스터 프로세서와 병렬 프로세서 간에 충돌을 하지 않고 연속적으로 자신이 담당하고 있는 작업을 파이프라인 처리한다.

그리고, 상기 마스터 프로세서(30)는 각 병렬 프로세서(40)로부터 입력되는 데이터들의 우선순위를 정한 후, 그에 따라 상기 외부메모리(20)로 순차적으로 전송한다.

또한, 상기 각각의 병렬 프로세서(40)는 교차망을 통하여 타 병렬 프로세서의 버퍼 메모리도 액세스할 수 있으며, 이때 교차망을 통하여 한 클럭에 8비트 ~ 32비트 액세스가 모두 가능하다.

이상에서 설명한 바와 같이 본 발명 데이터 입,출력장치는 3중 버퍼 메모리를 이용하여 처리할 데이터를 미리 저장하여 놓음으로써, 파이프라인 기능에 따라 데이터 연산 처리 시간을 줄이는 효과가 있다.

Claims (4)

1. 전송된 데이터를 처리하고, 교차망을 통해 타 병렬 프로세서의 데이터를 액세스 하는 복수개의 병렬 프로세서와; 외부메모리로부터 입력되는 데이터를 상기 병렬 프로세서로 출력하고, 상기 복수개의 병렬 프로세서로부터 입력되는 데이터의 우선순위를 정하여 외부 메모리로 전송하여 주는 마스터 프로세서로 구성한 것을 특징으로 하는 데이터 입,출력장치.
2. 제1항에 있어서, 상기 병렬 프로세서는 해당 병렬 프로세서의 입력데이터, 데이터 처리를 위한 알고리즘 및 출력데이터를 3중으로 저장하는 복수개의 버퍼 메모리 더 포함하여 구성한 것을 특징으로 하는 데이터 입,출력장치.
3. 제1항에 있어서, 상기 병렬 프로세서는 교차망을 통하여 한 클럭 사이클에 32 비트, 16 비트 및 8 비트 액세스가 모두 가능하도록 한 것을 특징으로 하는 데이터 입,출력장치.
4. 제1항에 있어서, 상기 마스터 프로세서는 각 병렬 프로세서가 데이터를 처리하는 동안 각 버퍼 메모리의 일정 영역에 처리할 데이터를 미리 저장하도록 하여 충돌없이 파이프라인 처리가 이루어 지도록 하는 것을 특징으로 하는 데이터 입,출력장치.