JPH0486942A - マルチプロセッサ型データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、共有バス方式のマルチプロセッサ型データ処
理システムに関する。

（従来の技術） 従来、共有ハス方式のマルチプロセッサ型データ処理シ
ステムでは、各プロセッサ間の通信（データ転送）を行
なうための共有メモリが設けられている。共有メモリは
共有バスに接続されている。各プロセッサは、共有メモ
リをアクセスすることにより、データ転送を行なう。具
体的には、一方のプロセッサが共有バスの使用権を得て
、この共有バスを通じて共有メモリにデータを書き込む
。他方のプロセッサは、共有バスの使用権を得て、その
共有メモリからデータを読出す。これにより、一方のプ
ロセッサから他方のプロセッサに対して、共有バスを通
じて、データが転送されることになる。

ところで、各プロセッサが共有メモリをアクセスする場
合に、バス競合回避回路が各プロセッサ間対してバス使
用権を与える。このバス競合回避回路の制御動作には、
各プロセッサの命令実行に要する時間よりも多くの時間
を要する。

（発明が解決しようとする課題） 従来の共有バス方式では、各プロセッサが共有メモリを
アクセスする場合に、各プロセッサに対してバス使用権
を与えるためのバス競合回避回路の制御動作が必要であ
る。バス競合回避回路の制御動作に要する時間は、各プ
ロセッサの命令実行に要する時間よりも多い。このため
、頻繁に共有メモリをアクセスする場合には、バス使用
権の切り替え動作に要する時間が無視できない程になる
。

本発明の目的は、共有バス方式において、共有バスのバ
ス使用権の切り替え動作に要する時間にそれほど影響さ
れることなく、プロセッサ間のデータ転送を高速に実行
できるマルチプロセッサ型データ処理システムを提供す
ることにある。

［発明の構成コ （課題を解決するための手段と作用） 本発明は、共有バス方式のマルチプロセッサ型データ処
理システムにおいて、共有バスを通じて転送するデータ
に対応するアドレスを転送するだめのアドレスバス、各
プロセッサに対応して設けられて、共有バスのＩ／Ｏア
クセスを検出するＩ／Ｏアクセス検出手段およびＩ／Ｏ
アクセス検出手段の検出結果に基づいて、Ｉ／Ｏアクセ
ス時にアドレスバスの空きアドレス信号線を通じてデー
タの送受信を行なうデータ送受信手段とを備えたシステ
ムである。

このような構成により、共有バスの使用権を確保できな
い場合でも、アドレスバスを通じてデータの送受信を行
なうため、共有バスのバス使用権の切り替え動作に要す
る時間の影響を受けることなく、高速のデータ転送を実
現することが可能となる。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図は同実施例に係わる共有バス方式のマルチプロセ
ッサ型データ処理システムの構成を示すブロック図であ
る。本システムは、複数のプロセッサ・モジュール／Ｏ
ａ〜／Ｏｃ１各プロセツサ・モジュール／Ｏａ　−／Ｏ
ｃ間のデータ転送を行なう共有バス１１、及び共有バス
１１に接続されてデータを格納する共有メモリ１２を有
する。各プロセッサ・モジュールｌＯａ〜／Ｏｃは、そ
れぞれに設けられたデータバスバッファ１３ａ〜１３ｃ
を通じて共有バス１１に接続されている。さらに、本シ
ステムは、複数のアドレス信号線１７ａ〜１７ｃからな
るアドレスバスおよびＩ／Ｏアクセス命令検出用の制御
信号線１８を有する。

各プロセッサ・モジュール／Ｏａ−／Ｏｃは、アドレス
バスを通じてデータを送信するための送信回路１４ａ〜
１４ｃを有する。各送信回路１４ａ〜１４ｅは、それぞ
れ送信データレジスタ及びマルチプレクサを備えている
。また、各プロセッサ・モジュール／Ｏａ〜／Ｏｃは、
アドレスバスを通じて送信されるデータを受信するため
の受信回路１５ａ〜１５ｃを有する。各受信回路１５ａ
−１５ｃは、受信データレジスタを備えている。さらに
、各プロセッサ・モジュール／Ｏａ〜／Ｏｃは、アドレ
スバスにアドレスを出力するためのアドレスバッファお
よびＩ／Ｏアクセス検出回路からなるアドレス・Ｉ／Ｏ
検出回路ｌｅａ〜ｌｅｅを備えている。

次に、同実施例の動作を説明する。

先ず、第２図のステップＳ１に示すような送信モードの
場合には、送信側のプロセッサ・モジュールｌｏａは、
送信データを送信回路１４ａの送信データレジスタに格
納する（ステップＳ２）。

ここで、例えばプロセッサ・モジュールｔｏｅは、Ｉ／
Ｏアクセス命令を実行し、バス競合回避回路（図示せず
）から共有バス１１の使用権を得るまで待機する（ステ
ップＳ３）。共有バス１１の使用権が得られると（ステ
ップＳ４）、Ｉ／Ｏアクセス命令が実行されて、このＩ
／Ｏアクセス命令によるデータ転送が共有バス１１を通
じてなされる。このＩ／Ｏアクセス命令は、例えば４サ
イクルにより完了する。

送信側のプロセッサ・モジュール／Ｏａおよび受信側の
プロセッサ・モジュール／Ｏｂは、各アドレスーＩ／Ｏ
検出回路ｌｅａ　、　１６ｂが、制御信号線１８を通じ
てＩ／Ｏアクセス命令を検出する（ステッブＳ５）。送
信側のプロセッサ・モジュール／Ｏａでは、送信回路１
４ａが送信データレジスタに格納した送信データをアド
レス信号線１７ａに出力する（ステップＳ６）　　受信
側のプロセッサ・モジュール／Ｏｂでは、受信回路１５
ｂがアドレス信号線１７ａを通じて転送される送信デー
タを受信し、受信データレジスタに格納する（ステップ
Ｓ７）。

受信側のプロセッサ・モジュール／Ｏｂは、受信回路１
５ｂの受信データレジスタから送信データを得ることに
なる。

このようにして、一つのプロセッサ・モジュールｌＯｃ
かＩ／Ｏアクセス命令を実行し、共有ハス１１を占有し
ているときに、他のプロセッサ・モジュール／Ｏａ　、
　１．Ｏｂは、アドレスバスの空きアドレス信号線１７
ａを通じて、データの送受信を行なう。この場合、Ｉ／
Ｏアクセス命令の完了には、例えば４サイクルの時間が
必要である。また、Ｉ／Ｏアクセス時に使用するアドレ
スバスのアドレス信号線の本数（アドレス幅）は、共有
メモリ】２のアクセス時のアドレス幅より少ない。した
かって、Ｉ／Ｏアクセス時に、Ｉ／Ｏアクセス命令の検
出に応して、空きアドレス信号線１７ａを利用して、デ
ータの送受信を行なうことが可能となる。

［発明の効果コ 以上詳述したように本発明によれば、共有バスの使用権
が得られない場合でも、Ｉ／Ｏアクセス時に、アドレス
信号線を通じて、プロセッサ間のデータの送受信を実行
することができる。したがって、共有バスの切り替え待
ち時間に影響されること無く、プロセッサ間のデータの
送受信が可能となる。これにより、プロセッサ間の高速
データ転送を実現し、システム全体のデータ処理効率を
向上することができる。

【図面の簡単な説明】

第１図は本発明の実施例に係わるデータ処理システムの
構成を示すブロック図、第２図は同実施例の動作を説明
するためのフローチャートである。 ／Ｏａ〜／Ｏｃ・・・プロセッサ・モジュール、１１・
・・共有ハス、１７ａ〜１７ｃ・・・アドレス信号線、
１８・・・Ｉ／Ｏアクセス命令検出用の制御信号線。 出願人代理人　弁理士　鈴江武彦 第２１１

Claims (1)

1. 【特許請求の範囲】 　共有バスに接続された複数のプロセッサと、前記共有
   バスを通じて転送するデータに対応するアドレスを転送
   するためのアドレスバスと、前記各プロセッサに対応し
   て設けられて、前記共有バスを通じたＩ／Ｏアクセスを
   検出するＩ／Ｏアクセス検出手段と、 このＩ／Ｏアクセス検出手段の検出結果に基づいて、前
   記Ｉ／Ｏアクセス時に前記アドレスバスの空きアドレス
   信号線を通じてデータの送受信を行なうデータ送受信手
   段とを具備したことを特徴とするマルチプロセッサ型デ
   ータ処理システム。