JPS62151969A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部機器からの入力信号に対応した周期及び
パルス幅のパルスを出力するパルス出力部全内蔵した情
報処理装置に関する。

〔従来の技術〕

近年ＵＬＳＩ技術の進歩により、マイクロコンピュータ
の分野においても高集積化が図らｎ１ワンチツプに搭載
される機能もより多様化してきている。特に最近ではタ
イマ／カウンタ機能、ＤＭＡ。

シリアルインターフェース、Ａ／Ｄ変換器などに加え、
パルス入出力装置を備えたマイクロコンピュータも出現
している。制御用マイコンＵ、ＶＴＲビデオディスクな
どの民生分野やプリンタなどのＯＡ（オフィスオートメ
ーション）分野におけるモータなど全制御するためのも
のとして、その普及には目ざましいものが、その中でパ
ルス出力装置は、モータ等の外部機器の制御用信号全生
成するものとして重要かつ不可欠であり、またこれを多
チャンネル備えてシングルチップマイクロコンピュータ
で、幾つかの外部機器を同時に制御するという必要性も
生じてくる。

一般に、この様なパルス出力装置としては、所定のカウ
ントクロックをカウントするカウンタ（以下フリーラン
ニングカウンタ、＠ＦＲＣ’″　と略す）と、ダウンカ
ウンタ及びパルス出力時のパルス幅を制御するレジスタ
（以下Ｐｕ１ｓｅ　　Ｗｉｄｔｈ　　Ｍｏｄｕ−１ａｔ
ｉｏｎレジスタ、　＠ＰＷＭレジスタ”と略す）から構
成さｎるパルス幅変調出力装置（以下＠ＰＷＭ出力装置
”と略す）が用いられている。このＰＷＭ出力装置より
出力されるパルスは、出力されたパルスにより変化する
外部機器の変化量をセンサ等で検出し、Ａ／Ｄ変換器な
どｔ介して入力される信号を割込み機能等を用いて一定
時間ごとにサンプリングし、対応した演算全行ない、そ
の演算結果をＰＷＭレジスタに設定することに↓って、
常にセンサからのフィードバック情報によｐ１モー可能
である。

以下第４図及び第５図全参照して従来のＰＷＭ出力装置
について述べる。マイクロコンピュータ１００は実行部
（以下”ＣＰＵ”　と記す）１０１、プログラムメモリ
１０２％　データメモリ１０３、入カデータ処理装置１
０４及びＰＷＭ出力装置１０５を有し、これらは内部バ
ス１０６に介して相互に接続されている。また外部より
データを入力するための入力端子１００−３．ＰＷＭ出
力端子１００−１　　も有している。プログラムカウン
タ（以下”　ｐｃ　＃と記丁）１００−１、プログラム
ステータスワード（以下＠ｐＳｗ’と記す）１０１−２
．及び汎用レジスタセット１０１−３全有するＣＰｏｌ
ｏｌはプログラムメモリ１０２から命令コード音読み出
して実行し、処理データはデータメモリ１０３上に格納
される。入カデータ処理装置１０４は、入力端子１００
−３の入力データを一定時間ごとに検出し、割込み処理
を用いて演算するのに必要な周辺ハードウェアｋｍじて
表わしたものである。ＰＷＭ出力部１０５はＦＲＣ１０
５−１と出力するパルス幅を設定する値全格納するＰＷ
Ｍレジスタ１０５−２％　ダウンカウンタ１０５−３、
ＲＳフリップフロップ１０５−４、ＰＷＭ指令線１０５
−５、ダウンカウンタのボロー線（以下１カウンタボロ
ー線”と記す）１０５−６、ＰＷＭ信号出力線１０５−
７、及びダウンカウンタをスタートさせるためのカウン
ト許可線１０５−８を有し、このＰＷＭ信号出力線１０
５−７はＰＷＭ出力端子１００−ＩＫ接続さｎている。

以下、第５図を参照してＰＷＭ出力の動作について述べ
る。なおＦＲ０１０５−１は１６ビツト長であるとし、
そのオーバーフローでＰＷＭ指令［１０５−５がアクテ
ィブとなるように設定しておく。まずＦＲ０１０５−１
がアップカウントを繰り返し、オーバーフローが発生す
ると、ＰＷＭ指令線１０５−５はアクティブとなり、Ｒ
８７リツプ７０ツブ１０５−４、ＰＷＭ信号出力線１０
５−７　　′に介してＰＷＭ出力端子１００−１　！Ｄ
ハイレベルの信号が出力される。また、この時同時にＰ
ＷＭレジスタ１０５−２に格納さ牡ていた値をダウンカ
ウンタ１０５−３にプリセットする。

ダウンカウンタ１０５−３　　がダウンカウントしてア
ンダー７０−を発生すると、カウンタボロー線１０５−
６がアクティブとなり、それまで保持していたＰＷＭ信
号出力線１０５−７の出力を反転させ、ＰＷＭ出力端子
１００−１　よりロウレベルの信号が出力される。そし
て再びＦＲ０１０５−１のオーバフローが発生すると、
前記の如＜ＰＷＭ出力端子１００−１からはハイレベル
の信号が出力させる。そして以上の様なシーケンスを繰
り返すことにエフ、ＰＷＭ出力端子１００−１からは連
続的なパルス信号を出力することになるが、このＰＷＭ
出力のパルスの周期ＴｉｄＦＲＣＩ０５−１のビット長
で決まり、またＰＷＭレジスタ１０５−２に格納さｎる
値により、ＰＷＭ出力のハイレベルの期間Ｅｓ＝ｊｔ、
Ｅｎ（以下１チユーテイ”と記す）が決定される。

次に外部機器からの入力データに応じたＰＷＭ出力を行
なう処理手順について述べる。本処理ではデータメモリ
１０３円にＰＷＭレジスメ出力値格納領域１０３−１’
に設定し、こｎｆ指定するア６一 ドレス情報は、データメモリ１０３内のＰＷＭ　出力パ
ラメータ領域１０３−２　　に設定されている。

まず、入力データ処理部置１０４に備えているインター
バルタイマなどにより、一定時間ごとに割込み処理要求
全発生させ、割込み処理プログラムを実行させることに
より、外部機器の信号全入力端子１００−３より取り込
んで、ＣＰＵｌ０Ｉで制御機器の状態に対応した演算処
理を行ない、その結果を出力したいパルス幅の値として
ＰＷＭ出力パラメータ領域１０３−２が指定するＰＷＭ
レジスタ出力値格納領域１０３−１に格納する。そして
このＰＷＭレジスタ出力値格納領域１０３−１に格納さ
れたデータを、格納とは異なるＰＷＭレジスタ更新タイ
ミングで、ＰＷＭ出力パラメータ領域１０３−２の内容
をＰＷＭレジスタ１０５−２に薔込むことにより、所定
のハイレベル幅（ｔ、。

ｔ２ｐＦ等）ＰＷＭ出力がＰＷＭ出力端子１００−１よ
り出力できる。

以上の動作に↓り、外部入力機器の状態を反したＰＷＭ
出力が連続的に得られ、モータなどの外部機器を制御す
ることが可能となる。

〔発明が解決しようとする問題点〕

上述した従来のマイクロコンピュータにおけるＰＷＭ出
力装置はＦＲＣとダウンカウンタ及びダウンカウンタに
値全プリセットするためのＰＷＭレジスタ、それからＲ
Ｓフリップフロップなどの出力制御装置から構成される
。ところが多くの外部機器を制御しようとすると、多チ
ャンネルのＰＷＭ出力装置が必要で、その結果、ＦＲＣ
，ダウンカウンタ、ＰＷＭレジスタ、その他の制御線な
ども、そのチャンネル数の分だけ備える必要がある。従
って、内蔵するハードウェアの量は膨大なものとなり、
マイクロコンピュータチップが高価となる欠点がある。

従って本発明は、従来の様なＰＷＭ出力装置の多チャン
ネル化におけるハードウェア増大を軽減するばかりでな
く、さらに他の応用にも適する汎用性のあるパルス出力
部ｆｉｔ’に提供することを目的とする。

〔問題点を解決するための手段〕

本発明の情報処理装置はプログラム及び各種データを記
憶するメモリ部と、プログラムの内容を解釈し、実行す
る中央処理装置（以下“ＣＰＵ”と記す）と、フリーラ
ンニングカウンタ、比較されるデータを格納するレジス
タ、フリーランニングカウンタと前記レジスタの内容全
比較する比較器、及び比較器の出力により制御される出
力制御部を備えたパルス出力部と、外部信号を入力して
ＣＰＵに入力データの処理要求を出力する入力データ処
理部と、前記パルス出力部の比較器の一致信号にエリ、
ＣＰＵの実行をプログラム実行にかかわる状態を保持し
たまま中断し、ＣＰＵにより処理された入力データに基
づく演算及び前記パルス出力部のレジスタへのデータ格
納をする動作を挿入する出力パルス制御ｍｋ有している
。

〔冥施例〕

次に本発明について第１図、第２図及び第３図を用いて
説明する。第１図は本発明の一実施例のパルス出力装置
のブロック構成（８）、第２図はその中のパルス出力部
の詳細図である。本発明におけるパルス出力装置のパル
ス出力部５００はパルス′、＾− 出力端子を２チヤンネル設定し、ＦＲＣ５０３と比較器
５０２．比較されるデータを格納する比較データ格納レ
ジスタ５０１−１．５０１−２（以下１ＴＤルジスタ”
＠ＴＤ２レジスタ”と略す）、出力制御装置５０４−１
．５０４−２及びパルス出力制御フラグ５０５を有して
いる。このパルス出力部５００において、カウント許可
線５０８−１　’にアクティブにすることにより、ＦＲ
Ｃ５０３はカウントアツプ會開始する。比較器５０２は
このＦＲＣ５０３とＴＤＩ　　レジスタ５０１−１及び
ＴＤ２レジスタ５０１−２の値を異なるタイミングで１
時分割に比較する。比較器５０２がＦＲＣ５０３とＴＤ
Ｉレジスタ５０１−１の１直の一致を検出すると、チャ
ンネル選択フラグ５０５−１’に＠Ｏ”にし、さらに出
力指令線５０６−１　’にアクティブにして、出力制御
装置５０４−１．信号出力線５０７−１（以下これらを
総じて１チヤンネル１＃と記す）を制御する。また同様
に比較器５０２が、ＦＲＣ５０３とＴＤ２ｔ／ジスタ５
０２−２の値の一致を検出した場合には、チャンネル選
択フラグ５０５−１’に＠１−にすると共に、出力指令
線５０６−１　　’ｅアクティブにして、出力制御装置
５０４−２．信号出力線５０７−２（以後こｎらを総じ
て１チヤンネル２”と記す）を制御する。さらに出力制
御フラグ５０５内には、パルス出力端子１００−１，１
００−２の出力と逆の状態を記憶するチャンネル１、チ
ャンネル２用の出力レベルフラグ５０５−２，５０５−
３が備えられており、ＣＰＵにより、この内容が書き換
えられる。さて、パルス出力部５００は、前記一致のタ
イミングで信号出力線５０７−１又は５０７−２より信
号を出力すると共に一致信号指令線５０〇−１に一致信
号を出力する。出力パルス制御部４００はパルス出力部
５００からの一致信号を一致信号指令線５００−１’に
介して受は取ると１次のデータをＴＤＩレジスタ５０１
−１又はＴＤ２レジスタ５０１−２に格納する動作音、
プログラム処理を介入することなく自動的に行なった夛
（以後、この動作を１マクロサービス”と称する）、一
般の割込み処理を行なったりする動作をつかさどるもの
で、処理要求を合わせて“Ｉ１０要求”　と称する）、
Ｉ１０要求制御部４０１．Ｉ１０要求処理実行線４０３
−１、Ｉ１０要求処理処理形態指定線４０３−２、及び
ＣＰＵｌ０Ｉの動作を制御するＩ１０！求受は付は部４
０２より構成さ詐る。ＣＰＵｌ０Ｉは次に実行する命令
コードが格納されているプログラムメモリ１０２のアド
レスを指すＰＣ１０１−１、ＣＰＵ全体の動作状態全示
すＰＳＷＩＯＩ−２、処理中のデータを保持する汎用レ
ジスタセット１０１−３．算術論理演算機能を持つ算術
論理演算ユニット（以下ＡＬＵと記す）２０１、次に実
行すべき命令全保持する命令レジスタ２０２％命令レジ
スタ２０２の内容ケ解読し、各種制御１ｇ号を発生する
命令デコーダ２０３、命令デコーダ２０３の出力により
、ＣＰＵｌ０Ｉ全体の動作全制御する実行制御部２０４
により構成されている。また、データメモリ１０３内に
はパルス出力部５００からの一致信号指令にニジ、マク
ロサービス全実現させるためにマクロサービスレジスタ
群３００を備えている。このマクロサービスレジスタ群
３００ｕ、チャンネル１用の出力するパルスのハイレベ
ルの時間を格納するハイレベル時間格納領域３０１−１
、同じくロウレベルの時間全格納するロウレベル時間格
納領域３０１−２で１チャンネル分のマクロサービスチ
ャネルを構成し、これと同一のものがチャンネル２用と
して３０２−１と３０２−２に設定さｎている。入カデ
ータ処理装置１０４は従来の技術で述べたのと同様に、
外部機器より入力される信号を割込みにより処理するも
のであるが、図中では１割込み信号線は省略しである。

上記各部はすべて内部バス１０６で相互に接続されてい
る。第１図、第２図のブロック図、及び第３図のタイミ
ングチャートを参照しながら、パルス出力部５００エク
、パルス出力が得られるまでの動作について述べる。な
お、本実施例ではチャンネル１の動作（チャンネル選択
フラグ５０５−１が１０＃）について記述することとし
、出力制御装置５０４−１はＴ型７リツプ７０ツブ、そ
の信号出力線５０７−１の出−ｈｕ初期状態では“０”
とすに格納さｎているメインプログラム及びインターバ
ルタイマなどによる割込み処理プログラムを実行し、デ
ータ入力端子１００−３より得られる備考を入カデータ
処理装置１０４によって処理し、さらにＣＰＵｌ０１で
演算を行ない、その結果全出力すべきパルス幅のハイレ
ベルの時間、ロウレベルの時間として、前者をハイレベ
ル時間格納領域３０１−１　、後者全ロウレベル時間格
納領域３０１−２及びＴＤＩレジスタ５０１−１に書き
込む。

また出力レベルフラグ５０５−２，５０５−３には、ハ
イレベルの状態を記憶させる。以上により、パルス出力
の初期設定が完了したことになる。以後。

インターバルタイマなどに、！、す、この入力データ割
込処理は一定時間ごとに行なわれるが％　２回目以降の
割込処理においては１割込み処理で、演算された結果は
、ハイレベル時間格納領域１０３−１とロウレベル時間
格納領域１０３−２に設定させる様にし％ＴＤＩレジス
タ５０１−１への葺き込みは行なわない。さて、既にＴ
ＤＩレジスタに初期値が格納さｎているパルス出力部５
００において。

カウント許可線５０８−１’ｔアクテイブにしてＦＲ０
５０３をスタートさせ、ＦＲ０５０３の値とＴＤＩレジ
スタ５０１−１に格納されている値を比較器４０２で比
較して一致がとれると、出力指令線５０６−１がアクテ
ィブとなり、Ｔ型７リツプフロツプの出力が反転し、信
号出力８５０７−１’を介して、パルス出力端子１００
−］　　エク、ハイレベルの信号が出力される。また前
記の一致と同じタイミングで一致信号指令線５００−１
　’にアクティブにし、出力パルス制御部４００に一致
信号を送る。そしてＩ１０要求制御部４０１はこの一致
信号をマクロサービス要求として認知し、Ｉ１０要求処
理実行線４０３−１’にアクティブにし、Ｉ１０要求処
理処理形態指定線４０３−２にマクロサービス要求信号
を出力する。Ｉ１０要求受は付は部４０２は。

これらの信号を受は取シ、命令レジスタ２０２に強制的
にマクロ・サービスコードを設定する。実行制御部２０
４は、マクロサービスコードに基づきＰＣＩＯＩ−１の
アドレス更新を禁止して、さらッ）　１０１−３　　の
値を保持したまま以下の処理を開始する。

■　実行制御部２０４は、チャンネル選択フラグ５０５
−１及びチャンネル１出力レベルフラグ５０５−２とに
判定し、チャンネル１のＴＤＩレジスタ５０１−１の内
容を読み出し、チャンネル１のハイレベル格納領域３０
１−１の内容とｋ、ＡＬＵ２０１を用いて刀ｎ算する０ ■　刀口算した結果金再び、チャネル選択フラグ５０５
−１によって選択されているチャンネル１のＴＤＩレジ
スタ５０１−１に書き込む。

■　チャネル１出力レベルフラグ５０５−２に反転させ
、ロウレベルの状態全指示する様にする。

以上の一連の処理で、ＴＤＩレジスタ５０１−１にデー
タが再設定さｎ１再びＦＲＣ５０３との一致を待つ。次
にＴＤＩレジスタ５０１−１とＦＲＣ５０３の値が一致
す牡は、出力指令８５０６−１　’（ｒアクティブにし
て、今まで出力していたハイレベルの信号を反転して、
ロウレベルの１ｄ号をパルス出力端子１００−１エク出
力すると共に再び、一致指令線５００−１　ｋアクティ
ブにしてマクロサービス処理全起動させる。しかし前記
マクロサービス処理における■のところで、今度はチャ
ンネル１のロウレベル格納領域３０１−１の内容を加算
し、■のところでハイレベルの状態全指示する様にする
。

以後、マクロサービス処理■においてはこの様にハイレ
ベルとロウレベルを交互に指示する様にし、加算される
データをハイレベル時間格納領域３０１−１．　　ロウ
レベル時間格納領域３０１−２の間で順次切り換える。

以上述べた様に、入力データ割込処理により、マクロサ
ービスチャネル３００内のハイレベル時間格納領域３０
１−１及びロウレベル時間格納領域３０１−２に値を逐
次設定し、そしてマクロサービス処理により、交互にこ
のデータ’ｋＴＤルジスタ５０１−１に７ＪＯ算してそ
の値を再びＴＤＩレジスタ５０１−１に転送することを
繰夛返すことにより、パルス出力端子１００−１から連
続的なパルス出力が得らｎることになる。

以下第３図のタイミングチャートを対応させて具体的な
数値を用いながらこの連続的なパルスをプ〒 出力する動作についてさらに説明を加える。

■　入力データ割込み処理により、ＴＤＩレジスタ５０
１−１に３０、ハイレベル時間格納領域３０１−１に５
０という値が初期設定されたとする。

■　ＦＲＣ５０３の値が３０になるとＴＤＩレジスタ５
０１−１の値との一致がとれ、出力端子１００−１より
、ハイレベルの信号が出力さ牡る。

■　前記■のタイミングと同時にマクロサービス処理が
起動され、出力レベル７ラグ５０５−２が示すハイレベ
ル時間格納領域３０１−１の値５０とＴＤＩレジスタ５
０１−１の値３０が加算され、８０という値がＴＤＩレ
ジスタに書き込まれる。そして出力レベルフラグ５０５
−２　ａ反転し、ロウレベルを指定する。

■　ＦＲ０５０３の値が８０になるまでに、入力データ
割込み処理により、ハイレベル時ｆｉｌｌ領域３０１−
１に６０、ロウレベル時間格納領域３０１−２に２０と
いう値が格納さｎたとする。

■　ＦＲＣ５０３の値が８０になるとＴＤＩレジスタ５
０１−１の値との一致がとれ、出力端子１００−１の出
力信号のレベルは反転し、ロウレベルとなる。

■　前記■のタイミングと同時にマクロサービス処理が
起動さ牡、出力レベルフラグ５０５−２が示すロウレベ
ル時間格納領域３０１−２の値２０とＴＤＩレジスタ５
０１−１の値８０が加算され、１００という値がＴＤＩ
レジスタに書き込まれる。そしテ出力レベルフラグ５０
５−２は反転し、ノ１イレベルを指定する。

■　ＦＲＣ５０３の値が１００になるとＴＤＩレジスタ
５０１−１の値との一致がとれ、出力端子１００−１の
出力信号のレベルは反転し、ノ１イレベルとなる。

■　前記■のタイミングと同時にマクロサービス処理が
起動され、出力レベルフラグ５０５−２が示すハイレベ
ル時間格納領域３０１−１の値６０とＴＤＩレジスタ５
０１−１の値１００が加算され、１６０という値がＴＤ
Ｉレジスタに書き込まれる０そして出力レベル７ラグ５
０５−２は反転し、ロウレベルを指定する。

■　ＦＲ０５０３が１６０になるまでに入力データ割込
み処理により、ハイレベル時間格納領域３０１−１、ロ
ウレベル時間格納領域３０１−２にまた新しいデータが
格納さｎる。

（ｌｉｌ）Ｆ’ＲＣ５ｏ３のｉが１６ｏ　ＫｊｚるとＴ
Ｉｌレジスタ５０１の値と一致がとれ、出力端子１００
−１の出力信号のレベルは反転し、ロウレベルとなる以
上、パルス出力部５００のチャンネル１を用いて、その
パルス出力動作について説明してきたがチャンネル２に
ついても、チャンネル２出力レベルフラグ５０５−３′
に用いて、全くチャンネル１と同様の動作を行なうこと
ができる０そして、前記の如く、比較器５０２の各チャ
ンネルの一致信号により、チャンネル選択フラグ５０５
−１が切り換わることにより、各チャンネル全同時に動
作させることができる。また、本実施例のマクロサービ
スにおいては、マクロ・サービスレジスタ群３００の中
にハイレベル時間格納領域とロウレベル時間格納領域の
２つのレジスタを設定して、１つのマクロサービスチャ
ネル全形成している。ところがこれにもう１つ、バッフ
ァレジスタを追加して、常にそこにＴＤＩレジスタ５０
１−１にロードするべきデータを格納しておき、マクロ
サービス起動と同時に、最初にこのデータ奮ＴＤルジス
タ５０】−１に書き込む処理を行なえば、データ転送を
効率よく高速に行なうことが可能となる。

〔発明の効果〕

以上説明したように本発明は、パルス出力装置のパルス
出力部をフリーランニングカウンタ（ト）妃）と比較器
及び比較データ格納レジスタで構成することにより、パ
ルス出力部を多チヤンネル設定したい時には、比較デー
タ格納レジスタのみを増設するだけで済むので、従来の
ＰＷＭ装置の多チャンネル化におけるハードウェアの増
大を低減することができる為、マイクロコンビエータが
低コストで実現できるという大きな効果がある。また本
発明におけるマクロサービスレジスタ群内のハイレベル
及びロウレベル時間格納領域に、所定の値をセットする
ことにより、このハードウェアをタイマ等としても利用
することができ、このハード−２１へ ウェアがさらに汎用性を持つという効果がある０

【図面の簡単な説明】

第１図に本発明の一実施例のパルス出力部＃を有ｔ、ｍ
マイクロコンピュータ−のブロック構成図、第２図は第
１図におけるパルス出力部の詳細図、第３図はパルス出
力動作のタイミングチャド図、第４図は従来のＰＷＭ出
力装置を有したマイクロコンピュータのブロック構成図
、第５図はＰＷＭ出力動作のタイミングチャート図であ
る０１００・・・・・・マイクロコンピュータ、１００
−１・・・・・・パルス出力端子１（ＰＷＭ出力端子）
１００−２・・・・・・パルス出力端子２，１００−３
・・・・・・入力端子、１０１・・・・・・実行部（Ｃ
ＰＵ）、１０１−１・・・・・・プログラムカウンタ（
ＰＣ）、１０１−２・・・・・・プログラムステータス
ワード（ＰＳＷ）、１０１−３・・・・・・汎用レジス
タセット、１０２・・・・・・プログラムメモリ。 １０３・・・・・・データメモリ、１０３−１・・・・
・・ＰＷＭレジスタ出力値格納領域（演算結果格納領域
）、１０３−２・・・・・・ＰＷＭレジスタ出力パラメ
ータ領域、１０４・・・・・・入力データ処理装置、１
０５・・・・・・ＰＷＭ出力装置、１０５−１・・・・
・・フリーランニングカウンタ（ＦＲＣ）１０５−２・
・・・・・ＰＷＭレジスタ、１０５−３・・・・・・ダ
ウンカウンタ、１０５−４・・・・・・ＲＳフリップフ
ロップ、１０５−５・・・・・・ＰＷＭ指令線、１０５
−６・・・・・・カウンタボロー線、１０５−７・・・
・・・ＰＷＭ信号出力線、１０５−８・・・・・・カウ
ント許可線、１０６・・・・・・内部バス、２０１・・
・・・・算術論理演算ユニッｌ−（ＡＬＵ）、２０２・
・・・・・命令レジスタ、２０３・・・・・・命令デコ
ーダ、２０４・・・・・・実行制御部、３００・・・・
・・マクロサービスレジスタ群、３０１−１・・・・・
・ハイレベル時間格納領域（チャ７ネに１　）、３０１
−２・・・・・・ロウレベル時間格納領域（チャンネル
１）、３０２−１・・・・・・ハイレベル時間格納領域
（チャンネル２）、３０２−２・・・・・・ロウレベル
時間格納領域（チャネル２）、４００・・・・・・出力
パルス制御部、４０１・・・・・・Ｉ１０要求制御部、
４０２・・・・・・Ｉ１０要求受は付は部、４０３−１
・・・・・・Ｉ１０要求処理実行線、４０３−２・・・
・・・Ｉ１０要求処理処理形態指定線、５００・・・・
・・パルス出力部、５００−１・・・・・・一致信号指
令線、　５０１−２・・・・・・比較データ格納＋／ジ
スタＩ　（ＴＤＩレジスタ）、５０２・・・・・・比較
器、５０３・・・・・・フリーランニング・カウンタ（
ＦＲＣ）、５０４−１−・−出力制御装置１．５ｏ４−
２・・・・・・出力制御装置２，５０５・・・・・・パ
ルス出力制御フラグ、５０５−１・・・・・・チャンネ
ル選択フラグ、５０５−２・・・・・・チャンネル１出
力レベルフラグ、５０５−３・・・・・・チャンネル２
出力レベルフラク。

Claims (1)

【特許請求の範囲】
1. プログラム及び各種データを記憶するメモリ部と、プロ
   グラムの内容を解釈し、実行する中央処理部と、フリー
   ランニングカウンタ、比較されるデータを格納するレジ
   スタ、フリーランニングカウンタと前記レジスタの内容
   を比較する比較器、及び比較器の出力により制御される
   出力制御部を備えたパルス出力部と、外部信号を入力し
   て中央処理部に入力データの処理要求を出力する入力デ
   ータ処理部と、前記パルス出力部の比較器の一致信号に
   より、中央処理部の実行をプログラム実行にかかわる状
   態を保持したまま中断し、中央処理部により処理された
   入力データに基づく演算及び前記パルス出力部のレジス
   タへのデータ格納をする動作を挿入する出力パルス制御
   部を有することを特徴とする情報処理装置。