JPS6133506A

JPS6133506A - プログラマブル・コントロ−ラ

Info

Publication number: JPS6133506A
Application number: JP15471784A
Authority: JP
Inventors: Yukio Kato; 幸男加藤
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1984-07-25
Filing date: 1984-07-25
Publication date: 1986-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の分野）この発明は、論理命令に加え応用命令を処理する機能を
備えたプログラマブル・コントローラの改良に関する。

（従来技術とその問題点）プログラマブル・コントローラの中央処理装置（以下、
ＣＰＵという）の機能は、ラダーチャート図で表現され
るリレー接点、コイル出力の論理演算を処理するものが
主流であるが、プログラマブル・コントローラの高機能
化に伴い、データ転送、四則演算等の応用命令の演算、
すなわち論理演算に加えてデータ演算も同時に処理する
ことが求められている。

ラダーチャート図でプログラミングされるプログラマブ
ル・コントローラは通常サイクリック演紳方式がとられ
る。この場合、プログラマブル・コントローラの入出力
応答は、リレー回路の応答時間と同等程度に高速化する
ことがまず必要である。

ところが、ユーザプログラム規模の増大および入出力点
数の増加に伴い、ユーザプログラムの１サイクル実行時
間、すなわちプログラマブル・コントローラのサイクル
タイムが問題となり、そのためには命令の高速処理化が
要求されている。

そこで、従来はユーザ命令をマイクロプロセッサ（以下
、ＭＰＵという）のマイクロ言語に予めコンパイルして
ユーザメモリに格納しておくコンパイル方式、あるいは
ユーザ命令そのものはプログラマブル・コントローラ言
語でユーザメモリに格納し、実行の際に命令毎に作られ
た別のコンパイルプログラムを走らせるインタプリタ方
式が採用されている。

しかしながら、ＭＰＵはデータ処理を目的として作られ
ているため、ビット処理は苦手であり、そのためにビッ
ト演算用のハードウェアサポートをしているが、なおも
基本的にはＭＰＵのマイクロ言語そのもので処理するた
め、ユーザ命令の処理時間はＭＰＵのマイクロ言語の実
行時間そのものになり高速化には限界がある。

また、他の方式としては、論理演算用、データ演算用の
２つのＣＰＵを採用し、ユーザ命令の７エツチ毎に２つ
のＣＰＵのどちらかに制御権を渡し、論理、データ演算
を処理する方式があり、これによれば論理命令の処理は
ＭＰＵのマイクロ命令の実行時間に関係ないので高速化
が図れるが、独立したＣＰＵが２つあるので命令によっ
てＣＰＵを切替えるときの回路の複雑化、切替時のロス
タイムが生じ、結局７０グラマプル・コントローラのサ
イクルタイムを長くしていた。

（発明の目的）この発明の目的は、この種の論理命令および応用命令の
双方を処理するサイクリック演算方式のプログラマブル
・コントローラにおける演算速度の高速化を達成するこ
とにある。

（発明の構成および効果）この発明は、ユーザプログラムメモリのアトレースを管
理するプログラムカウンタと、ユーザプログラムメモリ
の内容をラッチするオペコードラッチ回路と、論理命令
処理回路と、応用命令インタプリタジャンプへの前後処
理回路と、マイクロプロセッサユニットと、システムプ
ログラムメモリと、入出力メモリとを有するプログラマ
ブル・コントローラにおいて；リセット解除後、マイクロプロセッサのシステムクロッ
クに同期してプログラムカウンタを更新し、かつユーザ
プログラムメモリの内容をオペコードラッチ回路へ取込
み、その内容が論理命令時は前記論理命令処理回路を通
して処理する手段と；論理命令−演算時にあっては、前
記マイクロプロセッサに対して、特定アドレスをジャン
プするようなアイドル状態を行なわせ、かつ前記オペコ
ードラッチの内容が応用命令時にあって畔、前記応用命
令インタプリタジャンプ前後処理回路によってオペコー
ドラッチデータからジャンプ生成回路を通じて、マイク
ロプロセッサを特定アドレスジャンプからインタプリタ
への先頭アドレスへジャンプさせる手段と；前記応用命令インタプリタジャンプ前後処理回路によっ
てインタプリタ実行後、次の命令をフェッチするための
プログラムカウンタ更新手段と二次の命！、の実行サイ
クルに入ったときに、マイクロプロセッサを特定アドレ
スへジヤンプさせ、マイクロプロセッサをアイドル状態
にする手段とを設けたことを特徴とする。

このような構成によれば、次のような効果がある。

（１）論理命令演算がＭＰＬＩのシステムクロックと同
期しているので、命令の実行サイクル時にメモリ（特に
１１０メモリ）のアクセスタイムにより命令フェッチ実
行サイクルが制約を受けるが、ＭＰＬＪのメモリレディ
機能を使って必要とする実行サイクルのみ基本のものよ
り長くすることが容易にできる。

（２）プログラマブル・コントローラのＣＰＬＪは論理
命令の演算結果で応用命令を演算するので、基本的に論
理命令と応用命令の処理を並列にするのは困難である。

しかし本発明では、論理命令実行中は、特定アドレスを
ジャンプ処理しているが、割込も（タイマクロック処理
）受付けられ、ＭＰＵを有効に動作させることが可能で
ある。

（３）応用命令時には、命令のオペコードによりインタ
プリタの先頭アドレスへジヤンプすることが可能である
ため、命令の分岐処理をソフトで行なうことが不要とな
り、インタプリタの処理時間が短くなる。

（４）論理命令から応用命令、応用命令から論理命令処
理への切替が全てＭＰＵのシステムクロックと同期して
いるので、ＣＰＵ回路が簡素化できる。

（５）ユーザプログラムメモリを８ビツト構成から１６
ピツｔ・構成にすれば、倍速が可能である。

（実施例の説明）まず、この実施例に係わるプログラマブル・コントロー
ラで使用される命令語について説明する。

このプログラマブル・コントローラでは、論理命令（Ｌ
Ｄ、ＡＮＤ、ＯＲ，０ＬＩＴ等）と応用命令（ＴｉＭ、
ＣＮＴ、ＭＯＶ、四則演算等）とが併用される。

なお、論理命令はワード（２バイト）構成となっており
、ファーストバイトにはオペコードが、またセカンドバ
イトにはオペランドが格納される（第８Ａ図参照）。ま
た、オペコードはユーザメモリ（以下、ＵＭという）内
の偶数アドレスに格納され、オペランドは奇数アドレス
に格納される（第８Ｂ図参照）。

応用命令はワード単位の可変長命令となっており、１個
のオペコードと第Ｏ〜第ｎオペランドとから構成されて
いる（第９Ａ図参照）。応用命令についても、オペコー
ドはユーザメモリ内の偶数番地に、またオペランドは奇
数番地に格納されている（第９Ｂ図参照）。

次に、このプログラマブル・コントローラの中央処理装
置（以下、ＣＰＵという）では、マイクロプロセッサ（
以下、ＭＰＵという）としてモトローラ社の６８０９が
使用されている。また、後述するシステムプログラムメ
モリ（以下、ＳＲＯＭという）、ユーザプログラムメモ
リ（以下、ＵＭという）、入出力メモリ（以下、ＩＯＭ
という）としてはそれぞれ８ビツト構成のメモリが使用
されている。

前述した如く、このプログラマブル・コントローラの命
令語はワード（２バイト）単位であるので、ｔＪＭのフ
ァーストバイト、セカンドバイトをフェッチして初めて
命令語として確立する。

次に、第１図を参照して、このプログラマブル・コント
ローラのＣＰＵのハードウェア構成を説明する。なお、
周知の如く、プログラマブル・コントローラは、ＣＰＵ
、Ｉ１０ユニットおよび電源ユニット等から構成され、
そ゛のうち第１図はＣＰＵのみを示すものである。

−同図において、プログラムカウンタ（ＰＣ）１は、ユ
ーザプログラムメモリ（ＵＭ）のアドレスを管理するも
ので、信号ＰＣＲ’“Ｌ　１１によって禁止を解かれ、
またクロック信号ＰＣ＋１で歩進制御される。

また、前述した如く、プログラムカウンタ１のＡｏピッ
トが０″のときにはオペコードがフェッチされ　４１１
１Ｉのときにはオペランドがフェッチされる。

ユーザプログラムメモリ２は８ビツト構成のメモリであ
り、ユーザプログラムがプログラマブル・コントローラ
言語で格納されている。

演算回路３は、その詳細を第２図に示す如く、タイミン
グ制御回路３１．論理命令演算回路３３゜応用命令前後
処理回路３４．オペコードラッチ回路９０．オペコード
デコード回路３２等により構成されている。

ＭＰＵアドレスセレクト回路４は、ＭＰＬＪアドレス、
ＭＰＵ制御信号をデコードすることにより、システムプ
ログラムメモリ（ＳＲＯＭ）５のチップセレクト（ＳＯ
８）制御、制御ポートＣＰ１゜ＣＦ２．ＣＲ２，ＣＦ２
　（第３図、第４図参照）のゲート開閉制御、後述する
が応用命令実行時のインタプリタへのジャンプ制御、実
行完了１てからのＮＥＸＴ命令への移行制御を行なうた
めの制御信号発生制御およびプログラムカウンタのリセ
ット制御等を司どるものである。

システムプログラムメモリ（ＳＲＯＭ）５は、オペレー
ティングシステム（Ｏ８）と応用命令のインタプリタプ
ログラムとを格納している。

入出力メモリ（ＩＯＭ）６は、周知の如く入力データお
よび出力データのバッファとして機能するものである。

また、マイクロプロセッサ（ＭＰＵ）７は、前述した如
く、８ビツトプロセツサで構成され、この例ではモトロ
ー９社の６８０９が使用されている。

次に、演算回路３の詳細を第２図に示す。同図において
、オペコードラッチ回路３０は、ユーザプログラムメモ
リ（ＬＩＭ）の命令語のオペコードが、タイミング制御
回路３１からの０ＣＬＴ信号によってラッチされる。

オペコードデコード回路３２は、オペコードラッチデー
タ０ＣＬＤをデコードし、論理命令、応用命令の信号を
発生する。

タイミング制御回路３１は、ＭＰｔＪ制御信号とプログ
ラムカウンタ（ＰＣ＞１のＡｏビット（ＰＣＡａ　）と
により、入出力メモリ（ＩＯＭ＞６の制御信号および論
理命令演算回路３３．応用命令前後処理回路３４の制御
信号を発生する。

論理命令演算回路３３および応用命令前後処理回路３４
の詳細については、それぞれ第３図、第゛４図に示す。

次に、第１図〜第４図に示す回路の詳細な動作説明に移
る前に、第１０Ａ図〜第１０Ｃ図を参照して動作の４１
１！要を簡単に説明する。

第１０Ａ図に示す如く、電源が投入されると、オペレー
ティングシステム（Ｏ８）が起動され、まず最初に信号
ＲＥＳが発生して各回路のフリップ７ｑツブがリセット
され、次いでシステムイニシャライズ処理を経て、プロ
グラムカウンタがリセットを解除され、同時に命令実行
が開始されて、アドレス＄ＥＯＯＯへのジャンプが行な
われる。

ここでは、第１０８図に示す如く、システムプログラム
メモリ（ＳＲＯＭ＞のメモリマツプを＄ＥＯＯＯ〜＄Ｆ
ＦＦＦとする。

以後、論理命令および応用命令は次のように処理される
。すなわち、論理命令処理の場合には、第３図に示す回
路で、マイクロプロセッサ（ＭＰＵ）のクロックに同期
してハードウェア処理され、その間マイクロプロセッサ
（ＭＰＵ）の動作はＪＭＰ　　＄ＥＯＯＯを実行する（
第１０Ｃ図参照）。

これに対して、応用命令処理は、第４図の回路でインタ
プリタジャンプコード生成回路を通じて、インタプリタ
の先頭アドレスへジヤンプさせる。

マイクロプロセッサ（ＭＰＵ）のアドレスが＄Ｅ００１
、＄ＥＯＯ２になったとき、システムプログラムメモリ
（ＳＲＯＭ＞のアクセス信号ＳＯ８を禁止して、インタ
プリタジャンプコードを割込ボートＣＰ１．ＣＰ２を通
じてＭＰＵデータバスに載せる（第１０Ｃ図参照）。

以上が動作の概要であり、以下各図に沿ってより詳細に
説明する。

まず、第２図、第５図を参照して、回路全体のタイミン
グ制御について概略説明する。

プログラムカウンタ（ＰＣ＞１は、Ｍ　Ｐ　Ｕ　ＩＩ御
信号Ｅと同期したＰＣ＋１の立ち上がりエツジで更新さ
れる。ＬＪＭＤはＵＭのアクセスタイムｔｕ後に確立す
る。

オペコードラッチ回路３２は、オペコードラッチデータ
（ＯＣＬＤ）が、プログラムカウンタ（ＰＣ＞の偶数ア
ドレス（ＰＣＡｏ　＝　”Ｏ”　）と制御信号Ｅとのア
ンド条件で発生する０ＣＬＴ信号でラッチされる。０Ｃ
ＬＴ＝“′１″のときＵＭＤをそのまま通過させ、立ち
下がりエツジでラツチする。

ＰＣが奇数アドレス（ＵＭＤがオペランド）のとき、Ｕ
ＭＤの内容（ＩＯＭのアドレス）により、１０Ｍをアク
セスする。ＩＯＭのアクセスタイムｔ２後ＩＯＤ　（Ｉ
ＯＢ）が確立する。

論理命令の演算は、ＰＣＡｏ＝”１”のときで、［ＯＤ
　（ＩＯＢ）が確立した後のＰＣＡａ　・Ｅ・Ｑのアン
ド条件が成立して、ＣＫＯ（論理演算クロック）により
第３図のパワーフローＰＦの制御を実行する。

次に第２図、第３図を参照して論理演算命令を説明する
。論理命令は、オペコードデコード回路３２（第２図参
照）からの信号によりｌ０ＢＤ。

ＦＦ間で演算される。すなわちＬＤ　；　ｌ０ＢＤ−＋ＰＦＡＮＤ　：　ＰＦｘ　１ＯＢＤ→ＰＦＯＲ：　ＰＦ＋　ｌ０ＢＤ−＋ＰＦＰＦは前述のＣＫＯの立ち上がりエツジにより演算結果
を記憶する。

アウト命令の場合は、ＰＦの内容をリードモデファイラ
イト回路３３１を通じてＩＯＭに書込む。

なお、リードモデフ？イライト回路３３１は、指定され
たビットアドレスのビットのみをＰＦにセットし、かつ
指定以外のビットにはそのまま１０Ｍのリードデータを
書込む動作をする。

１０８Ｄ（ＩＯメモリビットデータ）はビット抽出回路
３３２よりＩＯＭＤから１ビット選択する。ビット抽出
はＵＭＤ　（オペランド部）の１０Ｍのビット指定によ
る（第１１図参照）。

ＣＫＯは応用命令サイクルに入ったときに立つ応用命令
フラグにより禁止する。これは応用命令実行時ＰＦが変
化しないためである。

ＰＦは制御ポート（ＣＦ２）を経由して、応用命令時Ｍ
ＰＵがリードできるようにする。第１図の制御信号１　
（ＣＧ４）によりＣＦ２をゲート制御する。

次に、第４図、第５図および第６図を参照して、応用命
令前後処理について説明する。

第６図において、ＰＣＡｏ＝’“０″のとき応用命令フ
ェッチ（ＯＣＬＤ）がなされる。応用命令・ＰＣＡｏ−
Ｑのアンド条件成立で応用命令フラグをセットする（Ｆ
ＦＯＱ−’″１″になる）。

ＦＦＱ−”１”　（ＦＦＱ＝“０″）になると、以降の
ＰＣ＋１を禁止する。これはアンド０による。

同様に、ＣＫＯの発生も禁止する。ここまでが応用命令
フェッチサイクルである。

次に第４図、第７図を参照して、応用命令インタプリタ
ジャンプサイクルを説明する。

前述のように、ＭＰＵはそれまでＪＭＰ　　＄Ｅ０００
を実行している。応用命令がフェッチされたらＪＭＰ＄
ＥＯＯＯの代りに、オペコードラッチデータをインタプ
リタジャンプコード生成回路３４１を経由してインタプ
リタの先頭アドレスへジヤンプさせる。

ＭＰＵアドレスが＄ＥＯＯＯ（ＪＭＰコードが入ってい
る）のとき、ＣＧＯが発生ずる。

ＣＧＯ−Ｅ・応用命令フラグのアンド条件成立でインタ
プリタジャンプフラグ（ＦＦ１）をセットする。これは
ＪＭＰ＄ＥＯＯＯをインタプリタジャンプへすり替えす
るための同期をとるものである（同期引込み）。

ＭＰＵが＄ＥＯＯ１をアクセスするとＣＧ１が発生し、
ＦＦＩＱ−Ｅ−ＣＧ１のアンド条件成立で１ｌｉＩＩＩ
ＩＩボートＣＰ１のゲートＧ１を閲きインタプリタジャ
ンプコード生成回路３４１の上位８ビツトデータをＭＰ
Ｕバスに載せる。

同様にして、＄ＥＯＯ２をアクセスしたとき、ＣＧ２が
発生し、ＣＦ２のゲート２を開きインタプリタジャンプ
生成回路３４１の下位８ビツトデータをＭＰＵバスに載
せる。この動作によってＭＰＵはＪＭＰ＄ＥＯＯＯの繰
り返しから解放されてインタプリタ処理へ移行する。

インタプリタジャンプフラグ（ＦＦ１．Ｑ）が′１”に
なると、第１図のアドレスセレクト回路４によりＭＰＵ
が＄ＥＯＯ１，＄ＥＯＯ２をアクセスするときＳＲＯＭ
５のアクセス（ＳＯ８）を禁止する（代りにＣＰｌ、Ｃ
Ｆ２がアクセスされる）。

ＣＦ２をアクセスしたとき、Ｇ２が発生するが、Ｇ２の
後縁でインタプリタジャンプフラグ（ＦＦ１）をクリア
する。これはインタプリタ処理から＄ＥＯＯＯへジヤン
プさせるためである。

次に第４図、第７図を参照して応用命令インタプリタ実
行を説明する。

まず１ワ一ド命令時の場合から説明する。オペランドデ
ータは、第６図のように応用命令時ＰＣの禁止をしてい
るため、フェッチした応用命令のものをそのまま保持し
ているので必要により、第４図の制御ボート（ＣＦ２）
を経由して読込む。

ＣＦ２は第１図のアドレスセレクト回路４から発せられ
るゲート信号ＳＧ３により開閉する。

インタプリタ処理が終了すれば、次の命令フェッチをす
る必要があり、ＭＰＩＪが発生するＰＣ更新信号（ＣＰ
Ｐ）により行なう。なおＣＰＰは制御信号１に含まれる
。

ＣＰＰは論理命令実行時のＰＣ更新信号とＯＲされＰＣ
＋１信号になる（第４図参照）。

応用命令実行完了（制御信号１に含まれる）の後縁（立
ち上がりエツジ）で応用命令フラグ（ＦＦＯ）をクリア
する。これより次の命令処理に移行する。

ＪＭＰ＄ＥＯＯＯを実行し、次の応用命令に備える。前
述のようにインタプリタジャンプフラグがクリアされて
いるためＳＲＯＭエリアをアクセスする。オペコードラ
ッチには次の命令がラッチされているが、応用命令フラ
グがセットされているので論理演算クロックＣＫＯの発
生、ＰＣの更新が禁止され、次の命令の処理は応用命令
処理完了まで持つことになる。

次に、複数ワード命令時の場合を説明する。この場合に
は、オペランドデータをＭＰＵが順次読込むために、前
述のようなＣＰＰ（ＰＣ更新）をインタプリタの中で発
生させる（第１２図参照）。

以上の如く、論理命令および応用命令の双方を高速で処
理することができるのである。

【図面の簡単な説明】

第１図はＣＰＵ全体のハードウェア構成を示すブロック
図、第２図は演算回路の詳細を示すブロック図、第３図
は論理命令演算回路の詳細を示すブロック図、第４図は
応用命令前後処理回路の詳細を示すブロック図、第５図
はタイミング制御回路の動作を示すタイムチャート、第
６図は応用命令前後処理回路の動作を示すタイムチャー
ト、第７図は応用命令前後処理回路の動作を示すタイム
チャート、第８Ａ図、第８Ｂ図は論理命令の構成および
ユーザメモリの配置を示す説明図、第９Ａ図および第９
Ｂ図は応用命令の構成およびユーザメモリの配置を示す
説明図、第１０Ａ図〜第１０Ｃ図は本実施例装置の動作
の概要を説明するための図、第１１図はＩ１０データの
ピット指定を説明するための図、第１２図は複数ワード
命令時における応用命令インタプリタ実行処理を説明す
るための図である。１・・・プログラムカウンタ２・・・ユーザプログラムメモリ３・・・演算回路４・・・ＭＰＵアドレスセレクト回路５・・・システムプログラムメモリ６・・・入出力メモリ７・・・ＭＰＵ

Claims

【特許請求の範囲】

（１）ユーザプログラムメモリのアドレスを管理するプ
ログラムカウンタと、ユーザプログラムメモリの内容を
ラツチするオペコードラツチ回路と、論理命令処理回路
と、応用命令インタプリタジヤンプへの前後処理回路と
、マイクロプロセツサユニツトと、システムプログラム
メモリと、入出力メモリとを有するプログラマブル・コ
ントローラにおいて；リセツト解除後、マイクロプロセツサのシステムクロツ
クに同期してプログラムカウンタを更新し、かつユーザ
プログラムメモリの内容をオペコードラツチ回路へ取込
み、その内容が論理命令時は前記論理命令処理回路を通
して処理する手段と論理命令演算時にあつては、前記マ
イクロプロセツサに対して、特定アドレスをジヤンプす
るようなアイドル状態を行なわせ、かつ前記オペコード
ラツチの内容が応用命令時にあつては、前記応用命令イ
ンタプリタジヤンプ前後処理回路によつてオペコードラ
ツチデータからジヤンプ生成回路を通じて、マイクロプ
ロセツサを特定アドレスジヤンプからインタプリタへの
先頭アドレスへジヤンプさせる手段と；前記応用命令インタプリタジヤンプ前後処理回路によつ
てインタプリタ実行後、次の命令をフエツチするための
プログラムカウンタ更新手段と；次の命令の実行サイク
ルに入つたときに、マイクロプロセツサを特定アドレス
へジヤンプさせ、マイクロプロセツサをアイドル状態に
する手段とを設けたことを特徴とするプログラマブル・
コントローラ。