JPH02201608A

JPH02201608A - 情報処理装置

Info

Publication number: JPH02201608A
Application number: JP2222689A
Authority: JP
Inventors: Hideo Abe; 安部　秀夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1990-08-09
Anticipated expiration: 2014-01-20
Also published as: JP2847729B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、情報処理装置に関する。より詳細には、所定
のプログラムに従い、各種機器の制御などを行うための
パルスを出力するパルス出力装置等に用いられる情報処
理装置に関する。

従来の技術今日、マイクロコンピュータは、ＬＳＩ技術の進歩によ
り高集積化が進み、各種の周辺ハードウェアをワンチッ
プに搭載するようになってきた。

なかでも、パルス出力装置は、油圧ポンプ、モータなど
の外部機器（以下外部機器と記す）の制御には不可欠な
もので、マイクロコンピュータの制御対象となる外部機
器の数も増え、こうしたパルス出力装置を多チャンネル
設けることが多い。

パルス出力装置には、出力パルスの周期と出力パルスの
アクティブ（１″′）期間を制御するものと、単に出力
パルスの変化時間を制御するものとの２通りがあり、近
年、双方のパルス制御を求められることが多い。

以下、第３〜７図を参照して従来の情報処理装置を説明
する。

第３図に従来の情報処理装置のブロック図を示す。第３
図において、情報処理装置０３０は、プログラムおよび
データを格納するための記憶手段（以下メモリと記す）
２００からプログラムを読み出し実行する実行部１００
、周辺ハードウェアからの割り込み信号を受けて実行部
１００に通知する割り込み制御部３００、実行部１００
の発する制御信号を受けて所定のパルスを発生するパル
ス発生装置４００および各部のデータ受渡しを行う周辺
バス５００で主に構成される。

実行部１００は、プログラムの実行アドレスを示すプロ
グラムカウンタ１０１、実行部１００の状態を示すプロ
グラムステータスワード（以下ＰＳＷと記す）１０２、
演算処理等に用いられる汎用レジスタ１０３、算術論理
演算を行う算術論理演算ユニット（以下ＡＬＵと記す）
１０７、実行する命令コードを取込む命令レジスタ１０
８およびプログラムの実行制御を行う実行制御部１０９
を具備する。

メモリ２００は、プログラムを格納するプログラム格納
エリア２３０、実行部１００が割り込みプログラムを実
行する際にプログラムカウンタ１旧、ＰＳＷ１０２、汎
用レジスタ１０３それぞれの値を一時退避させるための
退避領域（以下、退避領域と記す）２４０、出力パルス
の周期を設定する周期データ２６０、出力パルスの変化
時間データが格納されているバッファメモリ２７０、転
送データのカウントを行う転送カウンタ２５０を具備す
る。

パルス発生装置４００は、カウントクロックφをカウン
トするフリーランニングカウンタ（以下ＦＲＣと記す）
４０５　Ｆ　ＲＣ４０５とそれぞれ比較動作を行うレジ
スタ（以下比較レジスタと記す）４１１．４２１、・・
・、４８１、各比較レジスタに対応する一致信号線４１
４．４２４　、・・・、４８４、前記一致信号線４１４
、・・・、４８４が一対ずつ接続された出力制御部４１
２．４２２、・・・、４４２、前記出力制御部４１２、
・・・、４４２それぞれの値を出力する出力信号線４１
３．４２３、・・・、４４３および前記出力制御部４１
２．４２２、・・・、４４２に対応してそれぞれの出力
を指定する出力指定ピント４９１〜４９４で構成された
出力指定レジスタ４９０を具備する。

前記ＦＲＣ４０５と前記比較レジスタ４１１．４２１、
・・・、４８１との値が一致すると、前記各比較レジス
タに対応する一致信号線４１４．４２４　、・・・、４
８４がアクティブ（”　１　”）になる。前記一致信号
線４１４．４２４、・・・、４８４がアクティブ（”　
１　”）になると出力制御部４１２．４２２、・・・、
４４２は、それぞれの出力値をセットまたはリセットし
、出力信号線４１３．４２３、・・・、４４３へ出力す
る。

また、割り込み要求制御部３００は、比較レジスタ４１
１．４２１、・・・、４８１から割り込み要求を受け付
けたことを実行部１００に通知する、割り込み要求信号
線３１０を有する。通常、割込制御部３００は他の周辺
ハードウェアからの割り込み要求信号線も具備するがこ
こでは省略する。

次に、上記の情報処理装置の動作を説明する。

パルス発生装置４００のＦＲＣ４０５はシステムリセッ
ト解除後、カウント動作を開始し、カウントクロックの
たびにカウント動作を行う。Ｆ　ＲＣ４０５がカウント
動作を行なって比較レジスタ４１１．４２１、・・・　
４８１のいずれかの値に等しくなると、その比較レジス
タは一致信号線４１４．４２４　、・・・　４８４の対
応するものをアクティブ（”　１　”）にする。一致信
号線４１４．４２４、・・・、４８４は割り込み制御部
３００への割り込み要求信号線を兼ねており、一致信号
線４１４．４２４、・・・、４８４のいずれかがアクテ
ィブ（１″″）になると、割り込み制御部３００は割り
込み要求を受け付ける。

次に出力指定レジスタ４９０の機能を出力指定ビット４
９１を例にとって説明する。

出力指定レジスタ４９０の出力指定ビット４９１は、出
力パルスの周期制御と、変化時間制御に対応した２つの
出力形態を指定するビットで、ｉ）出力指定ビット４９
１が０″の時は、前記出力制御部４１２は、比較レジス
タ４１１の出力する一致信号線４１４がアクティブ（′
１″”）になると出力信号線４１３をアクティブ（”　
１　”）にし、比較レジスタ４２１の出力する一致信号
線４２４がアクティブ（”　１　”）になると出力信号
線４１３をインアクティブ（０″′）にする。即ちこの
時、周期制御の出力形態をとる。

ｉｉ）出力指定ビット４９１が′１″の時は、前記比較
レジスタ４１２の出力する一致信号線４２４の値にはよ
らず、前記比較レジスタ４１１の出力する一致信号線４
１４がアクティブ（”　１　”）になる毎に出力信号線
４１３の値を反転させる。すなわちこの時、変化時間制
御の出力形態をとる。

以下、出力指定ピッ目９２、・・・、４９４と出力信号
４２３．４３３．４４３の関係も同様である。

割り込み要求制御部３００は、一致信号線４１４．４２
４、・・・、４８４のいずれかがアクティブ（”　１　
’”）になると割り込み要求信号線３１０をアクティブ
（”　１　”）にして、実行部１００に割り込み処理を
要求する。

実行部１００は通常、メモリ２００上のプログラム格納
エリア２３０からプログラムカウンタ１０１に従って命
令を読み出して命令レジスタ１０８に格納し、実行制御
部１０９は命令レジスタ１０８の命令コードをデコード
して命令を実行する。

実行部１００は、１命令の実行処理が終了するたびに割
り込み要求信号線３１０を検知してインアクティブ（”
　０　”）であれば上記の命令実行動作を繰り返す。

実行部１００が１命令の実行処理終了後、割り込み要求
信号線３１０を検知して割り込み要求信号線３１０がア
クティブ（”　１　”）であれば、実行部１００は現在
実行中のプログラムの実行状態を保持するため、プログ
ラムカウンタ１０１、ＰＳＷ１０２、汎用レジスタ１０
３の値のメモリ２００上の退避領域２４０へ順次格納す
る。上記の処理の後、実行部１００は割り込み処理プロ
グラムの実行を開始する。

次に第４および６図のフローチャート、第５および７図
のタイミング図を参照して割り込み処理の処理内容につ
いて説明する。

第４図は、出力パルスの周期制御を行う場合の割り込み
処理のフローチャート、第６図は、出力パルスの変化時
間制御を行う場合のフローチャートである。

以下、先ず第４図を参照して出力パルスの周期制御を行
う場合の割り込み処理を説明する。

出力パルスの周期制御を行う場合、比較レジスタ４１１
の一致信号４１４によって起動される割り込み処理は、
比較レジスタ４１１の値を更新して次の一致信号４１３
がアクティブになるタイミングを設定する。

従って、先ず比較レジスタ４１１の値を読み込み、続い
て、読み込んだ比較レジスタの値に周期データ２６０を
加算し、加算結果を再度比較レジスタ４１１に設定する
。

比較レジスタ４１１の値を設定すると、実行部１００は
、割り込み処理を完了し、割り込み処理を実行する以前
の状態を保つためにプログラムカウンタ１０１　、Ｐ　
ＳＷ　１０２、汎用レジスタ１０３の値を退避領域２４
０から復帰させる。

上記操作により比較レジスタ４１１は、周期データ２６
０の値Ｔ毎に一致信号４１３をアクティブ（”　１　’
″）にする。また、比較レジスタ４２１に対しても同様
の処理を行うと、比較レジスタ４２１は、周期データ２
６０の値Ｔ毎に一致信号４１３をインアクティブ（”　
Ｏ”）にする。

以上の操作により、出力信号線４１３からは、第５図に
示すように、”　１　”の期間が比較レジスタ４１１　
と比較レジスタ４２１に設定した初期値の位相差分であ
り、周期が周期データ２６０の値Ｔである出力パルスが
出力される。

次に、第６図を参照して、出力パルスの変化時間制御を
行う場合の割り込み処理を説明する。出力パルスの変化
時間として、バッファメモリ２７０上にｔ１〜ｔ５のデ
ータが格納されているものとする。

出力パルスの時間制御を行う場合、実行部１００は、比
較レジスタ４１１に、ハソファメモリ２７０の値を逐次
転送し、転送カウンタ２５０の値をデクリメントする。

前記実行部１００は−ｆｒ、記動作を転送カウンタ２５
０の値がＯになるまで行う。

上記処理によって、第７図に示す様に比較レジスタ４１
１は、バッファメモリ２７０上に展開されたデータｔ１
〜ｔ５毎に一致信号４１４の値をアクデイプにし、出力
信号線４１３は、一致信号４１４がアクティブになる毎
にセット（”　１　’″）、リセット（′Ｏ″°）を繰
り返す。

上記処理の後、実行部１００は、割り込み実行以前の状
態を保つためにプログラドカウンタ１０１、ＰＳＷ１０
２、汎用レジスタ１０３の値を退避領域２４０から復帰
させる。

従来の情報処理装置は、以上のような処理を行って、出
力信号毎に、周期制御のパルス出力および変化時間制御
のパルス出力を設定していた。

発明が解決しようとする課題上記した従来の情報処理装置は、パルス列データ転送処
理を割り込みプログラムの実行によって処理しているた
め、出力の変化タイミング毎にＰｃ、ｐｓｗ、汎用レジ
スタの退避を行ない、割り込み処理後、再びｐｃ、ｐｓ
ｗの復帰を行う処理を必要としている。そのため、割り
込み処理の度に本来のデータ転送処理以外の動作が常に
付きまとい、実行部の能率を低下させている。また、上
記の実行部の処理能率は、パルス発生装置の出力パルス
データの増加およびチャネル数の増加に伴ってさらに悪
化する。

さらに、従来の情報処理装置は、各比較レジス夕毎に割
り込み要求を行うため、パルス発生装置の出力パルスチ
ャネルの増加に伴い割り込み制御部のハードウェアも増
加し、また両ハードウェア間の配線領域も増加するので
、チャネルの増加によりシステム全体のハードウェア里
が増え、製品コストを上げてしまう。

そこで本発明の目的は、上記従来技術の問題点を解決し
た処理能率が高く、チャネルを増加させても製品コスト
が上昇しない情報処理装置を提供することにある。

課題を解決するだめの手段本発明に従うと、中央処理装置と、データを記憶する記
憶手段と、パルス発生装置と、前記パルス発生装置と前
記記憶手段間のデータ転送を行う第１のデータ転送手段
と、前記パルス発生装置と前記記憶手段間のデータ転送
を行う際に転送データに対して演算処理を施す第２のデ
ータ転送手段と、前記第１または、第２のデータ転送手
段のいずれの転送を行うかを指定するデータ転送形態指
定手段と、前記パルス発生装置がデータ転送を要求するデータ転送
要求信号および前記パルス発生装置が出力するデータ転
送処理要求信号を受け付けて前記中央処理装置に対して
データ転送処理の起動を要求する割り込み制御手段とを
具備し、前記中央処理装置が、前記割り込み制御手段の要求によ
り、プログラムの実行状態を前記記憶手段に退避するこ
となく保持したまま前記データ転送形態指定手段に基づ
いて前記第１のデータ転送処理または、前記第２のデー
タ転送処理を行うことをｎｍとする情報処理装置が提供
される。

作用本発明の情報処理装置は、 ■　中央処理装置のプログラム実行状態を退避せずに保
持したまま、パルス発生装置の要求するデータ転送を行
う。

■　上記データ転送の転送形態を割り込みプログラムの
変更なしに、任意の転送形態を選択可能である。

■　パルス発生装置を多チャネル化した場合にもパルス
発生装置の転送要求信号の本数が増加しない。

従って、実行部の処理効率が高く、パルス発生装置を多
チャネル化した場合にも実行部の処理効率が低下しない
。さらに、パルス発生装置のチャネル数が増加しても、
それに伴うハードウェアの増加が少なく、低コストで対
応できる。

以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。

実施例１第１図に、本発明の情報処理装置の一実施例のブロック
図を示す。

第１図の情報処理装置０１０は、プログラムを読み出し
実行する実行部１００、プログラムおよびデータを格納
するためのメモリ２００、各周辺ハードウェアからのデ
ータ転送処理要求信号を受け付けて実行部１００に通知
するデータ転送処理要求制御部（以下Ｉ１０要求制御部
と記す）３０５、任意のパルスを発生させるパルス発生
装置４００および各部のデータ受渡しを行う周辺バス５
００で主に構成される。

実行部１００は、中央処理装置であり、プログラムの実
行アドレスを示すプログラムカウンタ１０１、実行部１
００の状態を示すＰＳＷ１０２、汎用レジスタ１０３、
算術論理演算を行うＡＬＵ１０７、命令コードを格納す
る命令レジスタ１０８、命令レジスタ１０８に格納した
命令コードをデコードし各部の実行制御を行う実行制御
部１０９を有する。

メモリ２００は、プログラムを格納するプログラム格納
エリア２３０、パルス発生装置の出力パルスデータを格
納するバッファメモリ２７０、バッファメモリ２７０の
データ転送回数を格納するための転送カウンタ２５０、
Ｉ１０要求処理の形態を指定する制御ワード２９１〜２
９８を備える。

パルス発生装置４００は、カウントクロックφをカウン
トするＦ　ＲＣ４０５、比較レジスタ４１１．４２１、
・・・、４８１　、ＦＲＣ４０５と比較レジスタ４１１
．４２１、・・・　４８１の値が一致するとアクティブ
（’１”）になる一致信号線４１４．４２４、・・・、
４８４、一致信号線４１４．４２４、・・・、４８４が
アクティブ（パ１″′）になると出力値をセット／リセ
ットする出力制御部４１２．４２２、・・・、４４２、
出力制御部４１２．４２２、・・・、４４２の値を出力
する出力信号線４１３．４２３、・・・、４４３および
出力制御部４１２．４２２、・・・、４４２の出力を指
定する出力指定レジスタ４９０を具備する。

前記出力制御レジスタ４９０は、出力制御部４１２．４
２２、・・・、４４２にそれぞれ対応する出力指定ピン
ト４９１〜４９４を備える。

メモリ２００上の制御ワード２９１〜２９８は、データ
転送形態指定手段であり、パルス発生装置４００の要求
するＩ１０要求の処理形態を示すレジスタである。制御
ワード２９１〜２９８はそれぞれ、比較レジスタ４１１
．４２１、・・・、４８１に対応しており、各レジスタ
がパ０”であれば、第１のデータ転送処理である周期制
御のＩ１０要求処理を指定し、”　１　”であれば第２
のデータ転送処理である時間制御のＩ１０要求処理を指
定する。

Ｉ１０要求制御部３０５は、一致信号線４１４．４２４
、・・・、４８４のいずれかがアクティブ（”１’″）
になると、Ｉ１０要求が起動されたことをＩ１０要求要
求線３１５を介して実行部１００へ通知する。

本実施例の情報処理装置においては、実行部１００はプ
ログラムカウンタ１０１、ＰＳＷ１０２、汎用レジスタ
１０３の退避を行なわず、実行部１００の状態を維持し
たまま、命令レジスタ１０８へ直接Ｉ１０要求処理を実
行する命令コードを書き込んで■１０要求処理を行う。

（以後この処理形態をマクロサービスと呼ぶ。）次に、上記の情報処理装置の各周辺ハードウェアの動作
を説明する。

パルス発生装置４００のＦＲＣ４０５は、システムリセ
ット解除後、カウント動作を開始し、カウントクロック
が来るたびにカウント動作を行う。

ＦＲＣ４０５がカウント動作を行なって比較レジスタ４
１１．４２１、・・・　４８１いずれかの値に等しくな
ると、その比較レジスタは一致信号線４１４．４２４．
４８４の対応するものをアクティブ（パ１″′）にする
。

一致信号線４１４．４２４、・・・、４８４のいずれか
がアクティブ（”　１　”）になると、該一致信号線に
対応する出力制御部は、出力指定レジスタ４９０の対応
する出力指定ビットで定められている形態のパルスを出
力信号線から発する。

出力指定レジスタ４９０の出力指定ビット４９１〜４９
４は、出力パルスの周期制御と、変化時間制御に対応し
た２つの出力形態を指定するビットで、出力指定ビット
４９１を例にとってその機能を説明すると、ｉ）出力指定ビット４９１が”　ｏ　″の時は、前記出
力制御部４１２は、比較レジスタ４１１の出力する一致
信号線４１４がアクティブ（”　１　”）になると出力
信号線４１３をアクティブ（”　１　”）にし、比較レ
ジスタ４２１の出力する一致信号線４２４がアクティブ
（”　１　”）になると出力信号線４１３をインアクテ
ィブ（パ０″′）にする。これが第１のデータ転送手段
であり、以下この出力形態を周期制御の出力形態と呼ぶ
。

１１）出力指定ビｙ　）　４９１が°′１″の時は、前
記比較レジスタ４１２の出力する一致信号線４２４の値
にはよらず、前記比較レジスタ４１１の出力する一致信
号線４１４がアクティブ（”　１　’″）になる毎に出
力信号線４１３の値を反転させる。これが第２のデータ
転送手段であり、以下この出力形態を変化時間制御の出
力形態と呼ぶ。

以下、出力指定ビット４９２〜４９４　と出力信号４２
３．４３３．４４３との関係も同様である。

また、一致信号線４１４．４２４、・・・、４８４のい
ずれかがアクティブ（１″″）になると、Ｉ１０要求制
御部３０５は、Ｉ１０要求要求線３１５をアクティブ（
”１”）にして、実行部１００にＩ１０要求が発生した
ことを通知する。

実行部１００は、通常はプログラムメモリ２３０内のプ
ログラムを読み出し命令レジスタ１０Ｂに格納し、実行
制御部１０９は、命令レジスタ１０８の値をデコードし
て実行している。実行部１００内のプロダラムカウンタ
１０１は、次に実行する命令のアドレスを指しており、
またＰＳＷ１０２は現在実行中のプログラムによる実行
部１００の状態を示し、汎用レジスタ１０３は処理中の
データを格納している。

実行部１００は、命令の実行が終了するたびに■／○要
求信号線３１５を検知してインアクティブ（”　Ｏ’″
）であれば上記の命令実行動作を繰り返す。実行部１０
０が命令実行終了後、Ｉ１０要求要求線３１５を検知し
て■／○要求信号線３１５がアクティブ（”　１　”）
であれば実行中のプログラムの処理を一時中断して、制
御ワード２９１〜２９８の値で示す処理形態に従って、
マクロサービスの処理を行う。

すなわち、実行部１００は、プログラムカウンタ１０１
、ＰＳＷ１０２、汎用レジスタ１０３の値を保持したま
ま、メモリ２００上の制御ワード２９１〜２９８の値を
参照し、処理形態を判別する。例えば一致信号線４１４
がアクティブ（”　１　’″）になると、１）制御ワー
ド２９１が“”ｏ”、すなわち処理形態が周期制御の場
合は、まず比較レジスタ４１１の値を読み込み、続いて
、読み込んだ比較レジスタの値に周期データ２６０を加
算し、加算結果を再度比較レジスタ４１１に設定する。

ｌＩ）制御ワード２旧が“１′′、すなわち処理形態が
時間制御の場合は、比較レジスタ４１１に、転送カウン
タ２５０で示されるバッファメモリ２７０上の１データ
を転送し、転送カウンタ２５０の値をデクリメントし、
転送カウンタ２５０の値がＯになったかどうか判別する
。転送カウンタ２５０がＯになったら、割り込み処理を
起動してバッファメモリ２７０の値を更新する割り込み
プログラムを動作させる等の処理を行うが、本発明の本
質的部分でないので説明を省略する。転送カウンタ２５
０がＯでなかったらマクロサービスを終了する。

以下、一致信号線４２４．４３４、・・・、４８４と制
御ワード２９２〜２９８との関係も同様である。

以上説明したように、マイクロコンピュータ０１０は、
プログラムカウンタ１吋、ＰＳＷ１０２、汎用レジスタ
１０３の値を保持したまま、パルス発生装置４００のデ
ータ転送処理要求を制御ワード２９１〜２９８に示した
処理形態に従って実行する。従って、本発明の情報処理
装置０１０は、プログラムカウンタ１０１　、Ｐ　ＳＷ
　１０２、汎用レジスタ１０３の値を退避、復帰させる
操作を行わずに任意のパルスを出力できる。

実施例２第２図に、本発明の情報処理装置の他の実施例のブロッ
ク図を示す。

第２図の情報処理装置０２０は、プログラムを読み出し
実行する実行部１００、プログラム及びデータを格納す
るためのメモリ）２００、各周辺ハードウェアからの割
り込み信号を受け付けて実行部１００に通知するＩ１０
要求制御部３０５および任意のパルスを発生させるパル
ス発生装置４００および各部のデータ受渡しを行う周辺
バス５００から主に構成される。

実行部１００、メモリ２００、Ｉ１０要求制御部３０５
は、第１の実施例の情報処理装置と同様であるためここ
での説明は、省略する。

パルス発生装置４００はカウントクロックφをカウント
するＦＲＣ４０５、ＦＲＣ４０５と比較動作を行う比較
レジスタ４１１．４２１、・・・　４８１、ＦＲＣ４０
５と比較レジスタ４１１．４２１、・・・　４８１の値
が一致するとアクティブ（”　１　”）になる一致信号
線４１４．４２４、・・・　４８４、一致信号線４１４
．４２４、・・・、４８４がアクティブ（”　１　”）
になる出力値をセット／リセットする出力制御部４１２
．４２２．４３２．４４２、出力制御部４１２．４２２
．４３２．４２２の値を出力する出力信号線４１３．４
２３．４３３．４４３　　および出力制御部４１２．４
２２．４３２．４４２、の出力を指定する出力指定レジ
スタ４９０、一致信号線４１４．４２４、・・・、４８
４がアクティブ（１″′）になったことを示す一致フラ
グレジスタ８００、一致フラグレジスタ８００の特定ビ
ットを検索するためのスキャンカウンタ７００、一致信
号フラグが“１”であったことをＩ１０要求制御部３０
５に通知するためのＩ１０要求検出検出線６１０を備え
る。

出力制御レジスタ４９０は、出力制御部４１２．４２２
．４３２．４４２それぞれに対応する出力指定ビット４
９１、４９２．４９３．４９４を具備し、また、一致フ
ラグレジスタ６００は、比較レジスタ４１１．４２１、
・・・、４８１に対応する一致フラグビット６０１．６
０２、・・・、６０８を具備する。

本実施例の情報処理装置は、第１の実施例のものと比較
して、パルス発生装置４００からＩ１０要求制御部３０
５への信号線が１本であるところが異なる。

次に各周辺ハードウェアの動作を説明するが、第１の実
施例と同様の動作をする部分に関しては説明を省略する
。

メモリ２００上の制御ワード２９０は、パルス発生装置
４００の要求゛するＩ／○要求の処理形態を示す８ビツ
トレジスタである。制御ワード２９０の各ビットは、比
較レジスタ４１Ｌ　４２１、・・・、４８１に対応して
おり、各ビットが“０”であれば、周期制御のＩ１０要
求処理を指定し、“１”であれば時間制御のＩ１０要求
処理を指定する。

パルス発生装置４００の一致フラグレジスタ６００は、
一致信号線４１４．４２４、・・　４８４がアクティブ
（”　１　”）になると、一致フラグレジスタ６００の
各ビット６０１．６０２、・・、６０８をセット（１″
′）し、中央処理装置の０″の書込み命令によりリセッ
ト（”　０　”）する。

スキャンカウンタ７００は、一定時間毎に、一致フラグ
レジスタ６００の各ビットを検索するための３ビツトの
カウンタでスキャンカウンタ７００の値に従って検索し
た一致フラグレジスタ７００の該当ビットが“１″であ
ればＩ１０要求検出検出線６１０をアクティブ（′１″
′）にしてＩ１０要求制御部３０５に対してデータ処理
要求をする。

また、この、スキャンカウンタ７００は実行部１００か
ら読み出し可能である。

また、一致フラグレジスタ８００は、スキャンカウンタ
７００の値に従って比較レジスタ４１１．４２１、・・
・、４８１のアドレスを出力する機能を有する。

例えば、スキャンカウンタ７００の値が“４”の時、一
致フラグレジスタ８００をアクセスすると、比較レジス
タ４４１のアドレスが出力される。

次に、本実施例の情報処理装置における、マクロサーヒ
スの動作について、比較レジスタ４１１が一致信号４１
４をアクティブ（′１′″）にして■／○要求信号３１
５がアクティブ（１″′）になった場合を例にどり説明
する。

実行部１００は、■／○要求信号線３１５がアクティブ
（”１”）になり、マクロサービスを要求されると、プ
ログラムカウンタ１旧、ＰＳＷ１０２、汎用レジスタ１
０３の値を保持したまま、以下の処理を実行する。

すなわち、実行部１００は、制御ワード２９０の各ビッ
トの内スキャンカウンタ７００の値で示されるビット位
置を検索し、”　０　”　　　”　１　”の判別を行う
。

上記判別により、制御ワードの該当ビア）が０″′の場
合ｌ）制御ワード２９０が’ｏ”、すなわち処理形態が周
期制御の場合は、先ず一致フラグレジスタ８００の値、
ずなわち一致信号４１４をアクティブ（”　１　’”）
にした比較レジスタ４１１の値を読み込む。

続いて、読み込んだ値に周期データ２６０を加算し、加
算結果を一致フラグレジスタ８００に設定することによ
り、比較レジスタ４１１の値を更新する。

ｉｉ）制御ワード２９０が′１゛、目−なわち処理形態
が時間制御の場合は、−１・タフラフレジスタ８００で
示される比較レジスタ　１１１に、転送カウンタ２５０
ヒ示されるバッファメモリ２７０上の１データを転送し
、転送カラン６ダ２５０の値をデクリメントし、転送カ
ウンタ２．）０の値がＯになったかど５　ｂｚ判別）る
。転送カウータ２５０がＯになったら、割り込め処理を
起動して・＼・、・ファメ七り２７０の値を〈新す−る
割（′・ｌ丞４ブソゲラムを動作させる。転送カランパ
２５Ｑ′）（Ｑで・なかったらマクロサービスを終了す
る５、以下、比較レジスタ４２１．４３１、・・・、４８１が
一致信号４２４．４３４、・・・、４８４をアクティブ
（”　１　”）にしてｌ７１０要求信号３１５がアクテ
ィブ（１″′）ニした場合も同様である。

Ｌ記動体により、パルス発生装置４００からの単一の■
２１０２１０要求信１０：こより、第１の実施例と同様
にパルス出力を行う情報処理装置を提供できる。本実施
例の情報処理装置は、Ｉ１０要求要求線６１０が１本で
あるため、Ｉ１０要求制御部３０５に変更を加えること
なく、パルス発生装置４００のチャネル数を改変するこ
とが可能である点が有利である。

発明の詳細な説明したように本発明の情報処理装置は、パルス発生
装置が一致信号を出力する毎に、実行部の状態を保持し
たまま、直接命令レジスタに転送処理命令を書き込む処
理により、メモリ上のバッファメモリの値を比較レジス
タへの転送処理を行う。従って、以下の効果がある。

（１）本発明の情報処理装置は、パルス列データの転送
処理を割り込みプログラムの実行によって処理していな
いため出力の変化タイミング毎にＰＣ。

ｐｓｗ、汎用レジスタの退避を行ない、割り込み処理後
、再びＰＣ，ＰＳＷの復帰を行うといった処理を必要と
しない。従って従来の割り込み処理によってデータ転送
を行う情報処理り２＝置に比較して、実際に割り込み処
理全体に要する実行時間のうち、ステータスの退避、復
帰といった処理時間がかからないため、実行部の処理効
率が極めて高くなる。

（２）通常の情報処理装置の場合、パルス出力データの
増加およびチャネル数の増加に伴って各チャネルが発生
する割り込み要求処理も増加し、従って割り込み要求処
理に付随したプログラムカウンタ、ｐｓｗ、汎用レジス
タの退避、復帰に要する時間が増え、実行部の処理能力
が低下する。しかしながら、本発明の情報処理装置では
Ｉ１０要求処理に付随したプログラムカウンタ、ＰＳＷ
、汎用レジスタの退避、復帰処理がないためチャネル数
増加に伴う処理能率の低下が少ない。

（３）本発明の情報処理装置は、単一の■／○要求信号
線により、中央処理装置に対してＩ１０要求を行うため
、パルス発生装置のチャネル数が増加した場合にも、比
較レジスタの増設といった最小限のハードウェア追加に
より、柔軟に対応可能であるばかりか、Ｉ１０要求要求
線の占める半導体基盤上の面積は、常に一定であるため
、安価な半導体製品を提供することが可能である。

【図面の簡単な説明】

第１図は、本発明の情報処理装置の一実施例のブロック
図であり、第２図は、本発明の情報処理装置の第二の実施例のブロ
ック図であり、第３図は、従来の情報処理装置のブロック図であり、第４図は、第３図の情報処理装置における周期制御用割
り込み処理のフローチャートであり、第５図は、第３図
の情報処理装置における周期制御の出力パルスの例であ
り、第６図は、第３図の情報処理装置における時間制御用割
り込み処理のフローチャートであり、第７図は、第３図
の情報処理装置における時間制御の出力パルスの例であ
る。４１）０・・パルス発生装置、４０５・・ＦＲＣ。４１１．４２１、・・・　４８１・・比較レジスフ、４
１２．４２２、・・・　４４２・・出力制御部、４１３
．４２３、・・・　４４３・・出力信号線、４１４．４
２４、・・・、４８４・・一致信号線、４９０・・出力
指定レジスタ、４９１〜４９４　　・・出力指定ビット、５００・・周
辺バス、６００・・一致フラグレジスク、６０１〜６０８　　・・一致フラグ、６１０・・一致検出信号線、７００・・スキャンカウンタ、８００・・一致フラグレジスタ

Claims

【特許請求の範囲】

（１）中央処理装置と、データを記憶する記憶手段と、
パルス発生装置と、前記パルス発生装置と前記記憶手段
間のデータ転送を行う第１のデータ転送手段と、前記パ
ルス発生装置と前記記憶手段間のデータ転送を行う際に
転送データに対して演算処理を施す第２のデータ転送手
段と、前記第１または、第２のデータ転送手段のいずれ
の転送を行うかを指定するデータ転送形態指定手段と、
前記パルス発生装置がデータ転送を要求するデータ転送
要求信号および前記パルス発生装置が出力するデータ転
送処理要求信号を受け付けて前記中央処理装置に対して
データ転送処理の起動を要求する割り込み制御手段とを
具備し、前記中央処理装置が、前記割り込み制御手段の要求によ
り、プログラムの実行状態を前記記憶手段に退避するこ
となく保持したまま前記データ転送形態指定手段に基づ
いて前記第１のデータ転送処理または、前記第２のデー
タ転送処理を行うことを特徴とする情報処理装置。
（２）請求項（１）の情報処理装置において、パルス発
生装置の出力する複数のデータ転送要求信号を記憶する
複数の要求フラグと、前記複数の要求フラグを検索し、
前記割り込み制御手段にデータ転送処理を要求するデー
タ転送処理要求検索手段と、前記データ転送処理要求検
索手段の示す値に従ってパルス発生装置の内部レジスタ
の１アドレスを示すアドレス指定手段とを具備し、前記中央処理装置は、前記アドレス指定手段により、パ
ルス発生装置へのデータ転送を行うことを特徴とする情
報処理装置。