JPH06301636A - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
- Publication number
- JPH06301636A JPH06301636A JP9136393A JP9136393A JPH06301636A JP H06301636 A JPH06301636 A JP H06301636A JP 9136393 A JP9136393 A JP 9136393A JP 9136393 A JP9136393 A JP 9136393A JP H06301636 A JPH06301636 A JP H06301636A
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- JP
- Japan
- Prior art keywords
- bus
- instruction
- reg
- management right
- bus management
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Abstract
(57)【要約】
【目的】 本発明は、バス管理権の明け渡しの要求を表
わすバス要求信号の入力を受けてバス管理権を明け渡す
バス管理機構を備えたプロセッサ装置に関し、プログラ
ミング上で特別の配慮をすることなく、またハードウェ
ア上で特別の機能を追加することなく、バス管理権の移
動に伴う不都合を解消する。 【構成】 バス要求信号が入力された場合、そのバス要
求信号が入力された時点で実行中の命令の実行が終了し
た後にバス管理権を明け渡す。
わすバス要求信号の入力を受けてバス管理権を明け渡す
バス管理機構を備えたプロセッサ装置に関し、プログラ
ミング上で特別の配慮をすることなく、またハードウェ
ア上で特別の機能を追加することなく、バス管理権の移
動に伴う不都合を解消する。 【構成】 バス要求信号が入力された場合、そのバス要
求信号が入力された時点で実行中の命令の実行が終了し
た後にバス管理権を明け渡す。
Description
【０００１】
【産業上の利用分野】本発明は、バス管理権の明け渡し
の要求を表わすバス要求信号の入力を受けてバス管理権
を明け渡すバス管理機構を備えたマイクロプロセッサ装
置（ＭＰＵ）に関する。
の要求を表わすバス要求信号の入力を受けてバス管理権
を明け渡すバス管理機構を備えたマイクロプロセッサ装
置（ＭＰＵ）に関する。
【０００２】
【従来の技術】近年のＬＳＩ技術の発達により１つのＬ
ＳＩにコンピュータが搭載されたり、客先仕様によるい
わゆるカスタムＬＳＩの中にも中央処理装置（ＣＰＵ）
が搭載される等、ＬＳＩ中に種々の形で搭載されたマイ
クロプロセッサ装置（ＭＰＵ）が使用されている。この
ようなＭＰＵの中にバス管理権の明け渡しの要求を表わ
す、例えばＢＵＳＲＱ（バスリクエスト）等と称される
バス要求信号の入力を受けてバス管理権を明け渡すバス
管理機構を備えたものがある。
ＳＩにコンピュータが搭載されたり、客先仕様によるい
わゆるカスタムＬＳＩの中にも中央処理装置（ＣＰＵ）
が搭載される等、ＬＳＩ中に種々の形で搭載されたマイ
クロプロセッサ装置（ＭＰＵ）が使用されている。この
ようなＭＰＵの中にバス管理権の明け渡しの要求を表わ
す、例えばＢＵＳＲＱ（バスリクエスト）等と称される
バス要求信号の入力を受けてバス管理権を明け渡すバス
管理機構を備えたものがある。
【０００３】図４は、このように構成されたＭＰＵを備
えたコンピュータシステムの一例を表わす概略ブロック
図である。このコンピュータシステム１０には、ＭＰＵ
２０、メモリ３０、入出力インターフェース（以下、
「Ｉ／Ｏ」と略記する）、およびＭＰＵ２０を介さずに
メモリ３０とＩ／Ｏ４０との間のデータの直接転送を司
るＤＭＡＣ（ダイレクトメモリアクセスコントローラ）
５０が備えられており、これらはバス６０により互いに
接続されている。
えたコンピュータシステムの一例を表わす概略ブロック
図である。このコンピュータシステム１０には、ＭＰＵ
２０、メモリ３０、入出力インターフェース（以下、
「Ｉ／Ｏ」と略記する）、およびＭＰＵ２０を介さずに
メモリ３０とＩ／Ｏ４０との間のデータの直接転送を司
るＤＭＡＣ（ダイレクトメモリアクセスコントローラ）
５０が備えられており、これらはバス６０により互いに
接続されている。
【０００４】この図４に示す構成においては、ＭＰＵ２
０とＤＭＡＣ５０がバス６０を管理するバスマスターと
して動作する。通常は、ＭＰＵ２０がバス６０の管理権
を有し、ＤＭＡＣ５０がバス６０を使用する必要を生じ
たときは、ＤＭＡＣ５０からＭＰＵ２０に向けてバス要
求信号ＢＵＡＲＱが出力され、ＭＰＵ２０では適当なタ
イミングでバス管理権を一旦放棄してそのことを示すバ
ス明け渡し信号ＢＵＳＡＫをＤＭＡＣ５０に向けて出力
する。ＤＭＡＣ５０ではこのバス明け渡し信号ＢＵＳＡ
Ｋを受けてバス６０を使用し、その使用が終了するとバ
ス要求信号ＢＵＳＲＱをネゲートする。するとＭＰＵ２
０はバス明け渡し信号ＢＵＳＡＫをネゲートし、再度Ｍ
ＰＵ２０がバスマスターとなる。
０とＤＭＡＣ５０がバス６０を管理するバスマスターと
して動作する。通常は、ＭＰＵ２０がバス６０の管理権
を有し、ＤＭＡＣ５０がバス６０を使用する必要を生じ
たときは、ＤＭＡＣ５０からＭＰＵ２０に向けてバス要
求信号ＢＵＡＲＱが出力され、ＭＰＵ２０では適当なタ
イミングでバス管理権を一旦放棄してそのことを示すバ
ス明け渡し信号ＢＵＳＡＫをＤＭＡＣ５０に向けて出力
する。ＤＭＡＣ５０ではこのバス明け渡し信号ＢＵＳＡ
Ｋを受けてバス６０を使用し、その使用が終了するとバ
ス要求信号ＢＵＳＲＱをネゲートする。するとＭＰＵ２
０はバス明け渡し信号ＢＵＳＡＫをネゲートし、再度Ｍ
ＰＵ２０がバスマスターとなる。
【０００５】図５は、図４に示すＭＰＵの内部構成を示
す概略ブロック図である。このＭＰＵ２０は、各種命令
に応じた演算を行なう演算器２１、演算器２１による演
算結果等が格納されるレジスタファイル２２、バス６０
を経由してデータ等の授受を行なうバスインターフェー
ス２３、およびメモリ３０（図１参照）から読み出され
た命令をデコードする命令デコーダ２４から構成されて
いる。
す概略ブロック図である。このＭＰＵ２０は、各種命令
に応じた演算を行なう演算器２１、演算器２１による演
算結果等が格納されるレジスタファイル２２、バス６０
を経由してデータ等の授受を行なうバスインターフェー
ス２３、およびメモリ３０（図１参照）から読み出され
た命令をデコードする命令デコーダ２４から構成されて
いる。
【０００６】バス要求信号ＢＵＳＲＱは、バスインター
フェース２３に入力され、バスインターフェース２３で
はＭＰＵ２０によるバス６０の使用状況をみて使用の切
れ目でバス明け渡し信号ＢＵＳＡＫを出力する。図６
は、バス要求信号ＢＵＳＲＱ、バス明け渡し信号ＢＵＳ
ＡＫをさらに詳細に説明するための準備のための、“Ｉ
ＮＣ（ＲＥＧ）”で表わされる命令の実行シーケンスを
表わすタイミングチャートである。
フェース２３に入力され、バスインターフェース２３で
はＭＰＵ２０によるバス６０の使用状況をみて使用の切
れ目でバス明け渡し信号ＢＵＳＡＫを出力する。図６
は、バス要求信号ＢＵＳＲＱ、バス明け渡し信号ＢＵＳ
ＡＫをさらに詳細に説明するための準備のための、“Ｉ
ＮＣ（ＲＥＧ）”で表わされる命令の実行シーケンスを
表わすタイミングチャートである。
【０００７】“ＩＮＣ（ＲＥＧ）”は、ＲＥＧ番地の内
容（ＲＥＧ）を１だけインクリメントして（ＲＥＧ）＋
１を生成し、これを再びＲＥＧ番地に格納することを指
示する命令である。先ずプログラムカウンタの内容ＰＣ
がアドレスＡＤＲとして出力され、リードイネーブル信
号ＲＤ- がアサート（Ｌレベル）され、これにより、そ
のアドレスＡＤＲ＝ＰＣに格納された命令ＩＮＣ（ＲＥ
Ｇ）に対応する機械語がフェッチされ、この命令がデコ
ードされる。次にアドレスＡＤＲとしてＲＥＧが出力さ
れる。リードイネーブル信号ＲＤ- はアサートされたま
まであり、これによりＲＥＧ番地の内容（ＲＥＧ）が読
み込まれる。その後演算器２１（図２参照）においてＲ
ＥＧ番地の内容（ＲＥＧ）がインクリメントされて（Ｒ
ＥＧ）＋１が生成される。その後、アドレスＡＤＲとし
てＲＥＧが出力され、（ＲＥＧ）＋１がデータとして出
力され、ライトイネーブル信号ＷＲ- がアサートされ、
これによりＲＥＧ番地に（ＲＥＧ）＋１が書き込まれ
る。その後はインクリメントされたプログラムカウンタ
の値ＰＣ＋１がアドレスＡＤＲとして出力され、ＰＣ＋
１番地の命令がフェッチされ、その命令の実行に移る。
容（ＲＥＧ）を１だけインクリメントして（ＲＥＧ）＋
１を生成し、これを再びＲＥＧ番地に格納することを指
示する命令である。先ずプログラムカウンタの内容ＰＣ
がアドレスＡＤＲとして出力され、リードイネーブル信
号ＲＤ- がアサート（Ｌレベル）され、これにより、そ
のアドレスＡＤＲ＝ＰＣに格納された命令ＩＮＣ（ＲＥ
Ｇ）に対応する機械語がフェッチされ、この命令がデコ
ードされる。次にアドレスＡＤＲとしてＲＥＧが出力さ
れる。リードイネーブル信号ＲＤ- はアサートされたま
まであり、これによりＲＥＧ番地の内容（ＲＥＧ）が読
み込まれる。その後演算器２１（図２参照）においてＲ
ＥＧ番地の内容（ＲＥＧ）がインクリメントされて（Ｒ
ＥＧ）＋１が生成される。その後、アドレスＡＤＲとし
てＲＥＧが出力され、（ＲＥＧ）＋１がデータとして出
力され、ライトイネーブル信号ＷＲ- がアサートされ、
これによりＲＥＧ番地に（ＲＥＧ）＋１が書き込まれ
る。その後はインクリメントされたプログラムカウンタ
の値ＰＣ＋１がアドレスＡＤＲとして出力され、ＰＣ＋
１番地の命令がフェッチされ、その命令の実行に移る。
【０００８】図７は、ＩＮＣ（ＲＥＧ）の命令の実行中
にバス要求信号が入力された場合の実行シーケンスを表
わすタイミングチャートである。図７に示すように、例
えばＲＥＧがアドレスＡＤＲとして出力されその内容
（ＲＥＧ）が読み込まれている途中でバス要求信号ＢＵ
ＳＲＱ- がアサート（Ｌレベル）された場合、その次の
クロックＣＬＫのタイミングではＭＰＵ２０はバス６０
を使用しないため、バスインターフェース２３ではバス
６０の使用が中断したことを受けてバス明け渡し信号Ｂ
ＵＳＡＫ をアサートする。その後、バス要求信号ＢＵ
ＳＲＱ- がネゲート（Ｈレベル）されそれを受けてバス
明け渡し信号ＢＵＳＡＫがネゲート（Ｈレベル）され、
その後中断されていた“ＩＮＣ（ＲＥＧ）”の命令の残
り、即ちＲＥＧ番地への（ＲＥＧ）＋１の書込みが実行
される。
にバス要求信号が入力された場合の実行シーケンスを表
わすタイミングチャートである。図７に示すように、例
えばＲＥＧがアドレスＡＤＲとして出力されその内容
（ＲＥＧ）が読み込まれている途中でバス要求信号ＢＵ
ＳＲＱ- がアサート（Ｌレベル）された場合、その次の
クロックＣＬＫのタイミングではＭＰＵ２０はバス６０
を使用しないため、バスインターフェース２３ではバス
６０の使用が中断したことを受けてバス明け渡し信号Ｂ
ＵＳＡＫ をアサートする。その後、バス要求信号ＢＵ
ＳＲＱ- がネゲート（Ｈレベル）されそれを受けてバス
明け渡し信号ＢＵＳＡＫがネゲート（Ｈレベル）され、
その後中断されていた“ＩＮＣ（ＲＥＧ）”の命令の残
り、即ちＲＥＧ番地への（ＲＥＧ）＋１の書込みが実行
される。
【０００９】
【発明が解決しようとする課題】図８は、図７に示す実
行シーケンスの場合に生じ得る問題点の説明図である。
ＩＮＣ（ＲＥＧ）の命令が実行されると、先ずメモリの
ＲＥＧ番地の内容（ＲＥＧ）が読み出され、その内容
（ＲＥＧ）が演算レジスタに格納される。その時点でバ
ス要求信号ＢＵＳＲＱ- がアサートされ、バス管理権が
ＤＭＡＣ５０（図１参照）に移動する。ＤＭＡＣ５０で
は、Ｉ／Ｏ４０の内容をメモリ３０に格納し、その結果
メモリのＲＥＧ番地の内容がＥに書き換えられたものと
する。その間にＭＰＵでは演算レジスタの内容（ＲＥ
Ｇ）がインクリメントされて（ＲＥＧ）＋１に書き換え
られる。その後バス管理権がＭＰＵに戻され、演算レジ
スタの内容（ＲＥＧ）＋１がメモリのＲＥＧ番地に書き
込まれる。
行シーケンスの場合に生じ得る問題点の説明図である。
ＩＮＣ（ＲＥＧ）の命令が実行されると、先ずメモリの
ＲＥＧ番地の内容（ＲＥＧ）が読み出され、その内容
（ＲＥＧ）が演算レジスタに格納される。その時点でバ
ス要求信号ＢＵＳＲＱ- がアサートされ、バス管理権が
ＤＭＡＣ５０（図１参照）に移動する。ＤＭＡＣ５０で
は、Ｉ／Ｏ４０の内容をメモリ３０に格納し、その結果
メモリのＲＥＧ番地の内容がＥに書き換えられたものと
する。その間にＭＰＵでは演算レジスタの内容（ＲＥ
Ｇ）がインクリメントされて（ＲＥＧ）＋１に書き換え
られる。その後バス管理権がＭＰＵに戻され、演算レジ
スタの内容（ＲＥＧ）＋１がメモリのＲＥＧ番地に書き
込まれる。
【００１０】上記のようなことが生じると、ＤＭＡＣ５
０が動作してメモリのＲＥＧ番地にＩ／Ｏ４０の内容Ｅ
を転送したことが全く無駄となってしまい、もしくは無
駄となるだけでなく、このことが大きな誤動作や事故等
の原因となることもあり得る。従来は、このような不都
合を防止するために、例えば、バス要求信号ＢＵＳＲＱ
の受付の禁止、許容を指示する命令を用意して上記のよ
うなことが生じる可能性がある命令もしくは命令群の実
行が終了する迄の間はバス要求信号ＢＵＳＲＱを受け付
けないようにプログラムを構成したり、あるいは、例え
ば所定のフラグを介して所定のメモリ領域への書き込み
禁止、許容を伝達すること等の複雑なプログラムを構成
する必要があり、また上記のような不都合を生じさせな
いようにするためのハードウェア上の特別な機構が必要
とされていた。
０が動作してメモリのＲＥＧ番地にＩ／Ｏ４０の内容Ｅ
を転送したことが全く無駄となってしまい、もしくは無
駄となるだけでなく、このことが大きな誤動作や事故等
の原因となることもあり得る。従来は、このような不都
合を防止するために、例えば、バス要求信号ＢＵＳＲＱ
の受付の禁止、許容を指示する命令を用意して上記のよ
うなことが生じる可能性がある命令もしくは命令群の実
行が終了する迄の間はバス要求信号ＢＵＳＲＱを受け付
けないようにプログラムを構成したり、あるいは、例え
ば所定のフラグを介して所定のメモリ領域への書き込み
禁止、許容を伝達すること等の複雑なプログラムを構成
する必要があり、また上記のような不都合を生じさせな
いようにするためのハードウェア上の特別な機構が必要
とされていた。
【００１１】本発明は、上記事情に鑑み、複雑なプログ
ラミングやハードウェア上の特別な機構を要求すること
なく上記のような不都合が防止され、もってプログラミ
ングが容易な、かつ回路が簡略化されしたがって回路規
模の縮小化が図られたマイクロプロセッサを提供するこ
とを目的とする。
ラミングやハードウェア上の特別な機構を要求すること
なく上記のような不都合が防止され、もってプログラミ
ングが容易な、かつ回路が簡略化されしたがって回路規
模の縮小化が図られたマイクロプロセッサを提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成する本発
明のマイクロプロセッサ装置は、複数種類の命令を順次
実行するとともに、バス管理権の明け渡しの要求を表わ
すバス要求信号の入力を受けてバス管理権を明け渡すバ
ス管理機構を備えたマイクロプロセッサ装置において、
上記バス管理機構が、バス要求信号が入力された場合、
その入力の時点で実行中の命令の実行が終了した後にバ
ス管理権を明け渡すものであることを特徴とする。
明のマイクロプロセッサ装置は、複数種類の命令を順次
実行するとともに、バス管理権の明け渡しの要求を表わ
すバス要求信号の入力を受けてバス管理権を明け渡すバ
ス管理機構を備えたマイクロプロセッサ装置において、
上記バス管理機構が、バス要求信号が入力された場合、
その入力の時点で実行中の命令の実行が終了した後にバ
ス管理権を明け渡すものであることを特徴とする。
【００１３】
【作用】本発明のマイクロプロセッサ装置（ＭＰＵ）
は、バス要求信号があった場合に、従来バスの使用の切
れ目でバス管理権を明け渡していたことに代え、実行中
の命令の実行が終了した後にバス管理権を明け渡す構成
としたものであり、これによりプログラミング上で特別
な考慮をすることなしに上記のような不都合は解消され
る。またこの変更による回路規模の増大化はほとんどな
く、むしろこの点だけでも回路規模の縮小化につなが
り、さらにそれのみでなく、前述したような不都合を解
消するためのハードウェア的な特別な機構も不要であ
り、回路規模の小さなＭＰＵが実現する。
は、バス要求信号があった場合に、従来バスの使用の切
れ目でバス管理権を明け渡していたことに代え、実行中
の命令の実行が終了した後にバス管理権を明け渡す構成
としたものであり、これによりプログラミング上で特別
な考慮をすることなしに上記のような不都合は解消され
る。またこの変更による回路規模の増大化はほとんどな
く、むしろこの点だけでも回路規模の縮小化につなが
り、さらにそれのみでなく、前述したような不都合を解
消するためのハードウェア的な特別な機構も不要であ
り、回路規模の小さなＭＰＵが実現する。
【００１４】
【実施例】以下、本発明の実施例につい説明する。図１
は、本発明の一実施例のＭＰＵの内部構成を示す概略ブ
ロック図であり、従来例の図５に対応する図である。図
５と対応するブロックには図５に付した番号と同一の番
号を付し相違点についてのみ説明する。
は、本発明の一実施例のＭＰＵの内部構成を示す概略ブ
ロック図であり、従来例の図５に対応する図である。図
５と対応するブロックには図５に付した番号と同一の番
号を付し相違点についてのみ説明する。
【００１５】図１に示すＭＰＵ２０では、バス要求信号
ＢＵＳＲＱは、命令デコーダ２４に入力され、命令デコ
ーダ２４からバス明け渡し信号ＢＵＳＡＫが出力され
る。これは、従来はバスの使用の切れ目を判断する必要
上バスインターフェース２３に接続されていたが、命令
の切れ目の判断を行なうには、バスインターフェース２
３よりも命令をデコードする命令デコーダの方が有利だ
からである。
ＢＵＳＲＱは、命令デコーダ２４に入力され、命令デコ
ーダ２４からバス明け渡し信号ＢＵＳＡＫが出力され
る。これは、従来はバスの使用の切れ目を判断する必要
上バスインターフェース２３に接続されていたが、命令
の切れ目の判断を行なうには、バスインターフェース２
３よりも命令をデコードする命令デコーダの方が有利だ
からである。
【００１６】図２は、図１に示すＭＰＵで実行される、
ＩＮＣ（ＲＥＧ）の命令の実行シーケンスを表わすタイ
ミングチャートであり、従来例の場合の図７に対応する
図である。図７の場合との相違点について説明する。図
７の場合と同様に、アドレスＡＤＲとしてＲＥＧが出力
されその内容（ＲＥＧ）が読み込まれている途中でバス
要求信号ＢＵＳＲＱ- がアサート（Ｌレベル）された場
合、ＩＮＣ（ＲＥＧ）の命令の実行の途中ではバスの使
用が中断してもバス管理権は明け渡されず、ここではイ
ンクリメントされた値（ＲＥＧ）＋１がＲＥＧ番地に書
き込まれ、さらに次のＰＣ＋１番地の命令がフェッチさ
れた後にはじめてバス明け渡し信号ＢＵＳＡＫ- がアサ
ート（Ｌレベル）される。尚、１つの命令（ここでは
“ＩＮＣ（ＲＥＧ）”）が終了した後次の命令（ここで
はＰＣ＋１番地に格納された命令）をフェッチする前に
バス明け渡し信号ＢＵＳＡＫ- をアサートし、バス管理
権が戻ってきてから次の命令をフェッチする構成として
もよい。
ＩＮＣ（ＲＥＧ）の命令の実行シーケンスを表わすタイ
ミングチャートであり、従来例の場合の図７に対応する
図である。図７の場合との相違点について説明する。図
７の場合と同様に、アドレスＡＤＲとしてＲＥＧが出力
されその内容（ＲＥＧ）が読み込まれている途中でバス
要求信号ＢＵＳＲＱ- がアサート（Ｌレベル）された場
合、ＩＮＣ（ＲＥＧ）の命令の実行の途中ではバスの使
用が中断してもバス管理権は明け渡されず、ここではイ
ンクリメントされた値（ＲＥＧ）＋１がＲＥＧ番地に書
き込まれ、さらに次のＰＣ＋１番地の命令がフェッチさ
れた後にはじめてバス明け渡し信号ＢＵＳＡＫ- がアサ
ート（Ｌレベル）される。尚、１つの命令（ここでは
“ＩＮＣ（ＲＥＧ）”）が終了した後次の命令（ここで
はＰＣ＋１番地に格納された命令）をフェッチする前に
バス明け渡し信号ＢＵＳＡＫ- をアサートし、バス管理
権が戻ってきてから次の命令をフェッチする構成として
もよい。
【００１７】図３は、図２に示す実行シーケンスにおけ
るＲＥＧ番地の格納データの流れを示す説明図であり、
従来例の説明の際に用いた図８に対応するものである。
ＩＮＣ（ＲＥＧ）の命令が実行されると、先ずメモリの
ＲＥＧ番地の内容（ＲＥＧ）が読み出されて演算レジス
タに格納される。その段階でバス要求信号ＢＵＳＲＱ
がアサートされてもそのままＩＮＣ（ＲＥＧ）の命令の
実行が継続され、演算レジスタの内容（ＲＥＧ）がイン
クリメントされて（ＲＥＧ）＋１が生成され、これがＲ
ＥＧ番地に書き込まれる。その後バス要求信号ＢＵＳＲ
Ｑ- が受け付けられてバス管理権がＤＭＡＣ５０（図４
参照）に移り、ＤＭＡＣ５０の制御によりＩ／Ｏ４０か
らメモリ３０へのデータの直接転送が行なわれる。その
結果、図３に示すように、メモリのＲＥＧ番地の内容が
書き換えられたとしても何の問題も生じない。
るＲＥＧ番地の格納データの流れを示す説明図であり、
従来例の説明の際に用いた図８に対応するものである。
ＩＮＣ（ＲＥＧ）の命令が実行されると、先ずメモリの
ＲＥＧ番地の内容（ＲＥＧ）が読み出されて演算レジス
タに格納される。その段階でバス要求信号ＢＵＳＲＱ
がアサートされてもそのままＩＮＣ（ＲＥＧ）の命令の
実行が継続され、演算レジスタの内容（ＲＥＧ）がイン
クリメントされて（ＲＥＧ）＋１が生成され、これがＲ
ＥＧ番地に書き込まれる。その後バス要求信号ＢＵＳＲ
Ｑ- が受け付けられてバス管理権がＤＭＡＣ５０（図４
参照）に移り、ＤＭＡＣ５０の制御によりＩ／Ｏ４０か
らメモリ３０へのデータの直接転送が行なわれる。その
結果、図３に示すように、メモリのＲＥＧ番地の内容が
書き換えられたとしても何の問題も生じない。
【００１８】
【発明の効果】以上説明したように、本発明のＭＰＵ
は、バス要求信号が入力された場合、そのバス要求信号
が入力された時点で実行中の命令の実行が終了した後に
バス管理権を明け渡すバス管理機構を備えたものである
ため、プログラミング上で特別の配慮をすることなく、
またハードウェア上で特別の機能を追加することなく、
バス管理権の移動に伴う不都合が解消される。これによ
りプログラミングの容易な、かつ回路規模の小さいＭＰ
Ｕが実現する。
は、バス要求信号が入力された場合、そのバス要求信号
が入力された時点で実行中の命令の実行が終了した後に
バス管理権を明け渡すバス管理機構を備えたものである
ため、プログラミング上で特別の配慮をすることなく、
またハードウェア上で特別の機能を追加することなく、
バス管理権の移動に伴う不都合が解消される。これによ
りプログラミングの容易な、かつ回路規模の小さいＭＰ
Ｕが実現する。
【図１】本発明の一実施例のＭＰＵの内部構成を示す概
略ブロック図である。
略ブロック図である。
【図２】図１に示すＭＰＵで実行される、ＩＮＣ（ＲＥ
Ｇ）の命令のシーケンスを表わすタイミングチャートで
ある。
Ｇ）の命令のシーケンスを表わすタイミングチャートで
ある。
【図３】図２に示す実行シーケンスにおけるＲＥＧ番地
の格納データの流れを示す説明図である。
の格納データの流れを示す説明図である。
【図４】コンピュータシステムの一例を表わす概略ブロ
ック図である。
ック図である。
【図５】従来のＭＰＵの内部構成を示す概略ブロック図
である。
である。
【図６】“ＩＮＣ（ＲＥＧ）”の命令コードで表わされ
る命令の実行シーケンスを表わすタイミングチャートで
ある。
る命令の実行シーケンスを表わすタイミングチャートで
ある。
【図７】ＩＮＣ（ＲＥＧ）の命令の実行中にバス要求信
号がアサート場合の実行シーケンスを表わすタイミング
チャートである。
号がアサート場合の実行シーケンスを表わすタイミング
チャートである。
【図８】図７に示す実行シーケンスの場合に生じ得る問
題点の説明図である。
題点の説明図である。
１０ コンピュータシステム ２０ ＭＰＵ ２１ 演算器 ２２ レジスタファイル ２３ バスインターフェース ２４ 命令デコーダ ３０ メモリ ４０ Ｉ／Ｏ ５０ ＤＭＡＣ ６０ バス
Claims (1)
- 【請求項１】 複数種類の命令を順次実行するととも
に、バス管理権の明け渡しの要求を表わすバス要求信号
の入力を受けてバス管理権を明け渡すバス管理機構を備
えたマイクロプロセッサ装置において、 前記バス管理機構が、前記バス要求信号が入力された場
合、該入力の時点で実行中の命令の実行が終了した後に
バス管理権を明け渡すものであることを特徴とするマイ
クロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136393A JPH06301636A (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136393A JPH06301636A (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301636A true JPH06301636A (ja) | 1994-10-28 |
Family
ID=14024305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136393A Pending JPH06301636A (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301636A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108665A (ja) * | 1987-10-20 | 1989-04-25 | Nec Corp | Ｄｍａ転送制御方式 |
-
1993
- 1993-04-19 JP JP9136393A patent/JPH06301636A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108665A (ja) * | 1987-10-20 | 1989-04-25 | Nec Corp | Ｄｍａ転送制御方式 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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