JP2000076177A

JP2000076177A - Ｄｍａ転送制御方法

Info

Publication number: JP2000076177A
Application number: JP10248658A
Authority: JP
Inventors: Toshihiro Abe; 俊広阿部; Sei Adachi; 聖安達
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp
Priority date: 1998-09-02
Filing date: 1998-09-02
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】ＤＭＡ許可ビットのセット時における擬似的
な暴走動作を防止することができるＤＭＡ転送制御方法
を得る。【解決手段】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグ１を有して、そのＤＭＡ許可ビットをセッ
トした状態でＤＭＡ要求フラグ１がセットされた場合に
ＤＭＡ転送を開始し、ＤＭＡ要求フラグのセットは、Ｄ
ＭＡ許可ビットがセットされていない場合には禁止され
るようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ間でのデ
ータの転送を、ＣＰＵを介することなく直接行うための
ＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）
転送制御方法に関するものである。

【０００２】

【従来の技術】ＤＭＡ転送を制御するＤＭＡコントロー
ラでは、転送元アドレスレジスタ、転送先アドレスレジ
スタ、転送カウンタレジスタ、モードレジスタなどのＤ
ＭＡ関連レジスタに、あらかじめ、転送元転送開始番
地、転送先転送開始番地、転送データのバイト数、転送
モードなどの転送パラメータを格納しておく。ＤＭＡ許
可ビットがセットされているときにＤＭＡ要求が与えら
れると、ＤＭＡ要求フラグがセットされて当該ＤＭＡコ
ントローラからＤＭＡバス要求信号が出力される。な
お、ＤＭＡコントローラが複数チャネルある場合には、
あらかじめ設定された優先順位による選択が行われる。
これにより、ＤＭＡコントローラはバス使用権を獲得
し、上記各ＤＭＡ関連レジスタに格納された値をもと
に、メモリ間で直接行われるＣＰＵを介さないデータ転
送の制御を行う。

【０００３】ここで、図２２はチャネルｉからのＤＭＡ
要求を受け付ける従来のＤＭＡ要求受付回路の構成を示
すブロック図である。図において、１はラッチ回路にて
形成されたＤＭＡ要求フラグ、２はこのＤＭＡ要求フラ
グ１の内容とＤＭＡ許可ビットとの論理積をとるＡＮＤ
ゲート、３はＤＭＡ要求フラグ１の内容を読み出すため
の、リード信号にて開閉される開閉機能付きのバッファ
アンプである。

【０００４】また、従来のＤＭＡ転送制御方法におけ
る、サイクルスチールモード時のＤＭＡ転送の動作タイ
ミングを図２３に示す。チャネルｉのＤＭＡ許可ビット
をセットしてＤＭＡコントローラを許可状態にした後、
外部入力端子に入力されたチャネルｉの￣ＤＭＡＲＥＱ
信号（ＤＭＡＲＥＱ信号の反転信号）がハイレベル（以
下“Ｈ”と表記する）からローレベル（以下“Ｌ”と表
記する）に変化すると、当該チャネルｉのＤＭＡ要求フ
ラグ１がセットされる。この時、より優先順位の高いチ
ャネルからのＤＭＡ要求がなく、かつそれら各チャネル
ｉからのＤＭＡ要求以外の、ＤＲＡＭリフレッシュ要求
やホールド要求などもなければ、チャネルｉのＤＭＡ要
求がバス要求信号として出力され、当該チャネルｉのＤ
ＭＡ転送が実行される。このチャネルｉのＤＭＡ転送が
終了すると同時に、チャネルｉのＤＭＡ許可ビットは自
動的にクリアされる。

【０００５】ここで、図２３にｔで示した１回目のＤＭ
Ａ転送が終って２回目のＤＭＡ転送が始まるまでの期間
中に、チャネルｉの外部入力端子に入力される￣ＤＭＡ
ＲＥＱ信号が誤って“Ｈ”から“Ｌ”に変化したり、当
該￣ＤＭＡＲＥＱ信号にノイズが混入したりして、チャ
ネルｉのＤＭＡ要求フラグ１がセットされてしまうこと
がある。すなわち、図２４に示すように、ＤＭＡ許可ビ
ットおよびＤＭＡ要求フラグ１がクリア状態となってい
る時に予定外のＤＭＡ要求が入力されると、チャネルｉ
のＤＭＡ要求フラグ１がセットされてそのまま保持され
る。このＤＭＡ要求フラグ１がセットされていることに
ユーザーが気づかないで、再度ＤＭＡ転送を実行しよう
としてチャネルｉのＤＭＡ許可ビットをセットすると、
すでにチャネルｉのＤＭＡ要求フラグ１がセットされて
いるため、突然チャネルｉのＤＭＡ転送が開始される。

【０００６】これはユーザーからみた場合、ＤＭＡコン
トローラが突然暴走したように見える。特に図２３に示
すｔの期間にＤＭＡコントローラの転送パラメータを書
き換えたり、転送モードを書き換えたりして、全く別の
ＤＭＡ転送を実行しようとした場合には、ＤＭＡ許可ビ
ットをセットすると、突然予定外のＤＭＡ転送が開始さ
れるために、被害は大きなものとなる。

【０００７】なお、このような従来のＤＭＡ転送制御方
法に関連する記載のある文献としては、例えば、特開平
５−１７３９３８号公報などがある。

【０００８】

【発明が解決しようとする課題】従来のＤＭＡコントロ
ーラは以上のように構成されているので、ＤＭＡ要求要
因が確定した後に、予定外のＤＭＡ要求やノイズなどに
よってＤＭＡ要求フラグ１がセットされてしまうことが
あり、このような時に、ＤＭＡ要求フラグ１がセットさ
れたことに気づかないまま、次のＤＭＡ転送を開始する
ためにＤＭＡ許可ビットをセットした場合、突然ＤＭＡ
転送が開始されて予定外のＤＭＡ転送を行ってしまうと
いう課題があった。

【０００９】また、このような擬似的な暴走動作を防止
するために、ＤＭＡ要求フラグ１をプログラムで読み出
し、当該ＤＭＡ要求フラグ１がクリアされていることを
確認してからＤＭＡ許可ビットをセットしたり、プログ
ラムでＤＭＡ要求フラグ１を一旦クリアした後、ＤＭＡ
許可ビットをセットすることも考えられるが、プログラ
ムが大きい場合や、同じチャネルのＤＭＡ転送を何度も
最初から繰り返すような場合には、その都度ＤＭＡ要求
フラグ１の内容を確認したり、ＤＭＡ要求フラグ１をプ
ログラムでいちいちクリアしなければ、安全にＤＭＡ転
送を行うことができないため、実使用上不便であるとい
った課題があった。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、ＤＭＡ許可ビットのセット時にお
ける擬似的な暴走動作を防止することができるＤＭＡ転
送制御方法を得ることを目的とし、またその実使用時に
おける利便性を向上させることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るＤＭＡ転
送制御方法は、ＤＭＡ許可ビットをセットした状態でＤ
ＭＡ要求フラグがセットされた場合にＤＭＡ転送を開始
する場合、ＤＭＡ許可ビットがセットされていない時に
は、ＤＭＡ要求フラグがセットされることがないように
したものである。

【００１２】また、この発明に係るＤＭＡ転送制御方法
は、ＤＭＡ許可ビットがセットされていなければＤＭＡ
要求フラグのセットを禁止するか、ＤＭＡ許可ビットの
内容に関係なくＤＭＡ要求フラグのセットを可能とする
かの選択を、ＤＭＡ要求ラッチ選択ビットの内容にした
がって行うようにしたものである。

【００１３】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ許可ビットがクリア状態で、ＤＭＡ要求フ
ラグがセットされている場合には、当該ＤＭＡ許可ビッ
トの新たなセットを、ＤＭＡ要求フラグが一旦クリアさ
れるまで行えないようにしたものである。

【００１４】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ許可ビットがクリア状態で、ＤＭＡ要求フ
ラグがセットされている場合に、当該ＤＭＡ許可ビット
を新たにセットすると割り込みを発生させるようにした
ものである。

【００１５】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ許可ビットがクリア状態の時にＤＭＡ要求
フラグがセットされると、割り込みを発生させるように
したものである。

【００１６】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ転送のための転送パラメータをあらかじめ
格納しておくＤＭＡ関連レジスタの内容の書き換えを、
ＤＭＡ要求フラグあるいはＤＭＡ許可ビットがセットさ
れている状態では禁止するようにしたものである。

【００１７】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ要求フラグあるいはＤＭＡ許可ビットがセ
ットされている状態で、ＤＭＡ関連レジスタの内容の書
き換えを指示した場合、エラーフラグをセットすること
によってそのことを表示するようにしたものである。

【００１８】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ許可ビットをセットした時点でＤＭＡ要求
フラグを一旦クリアした後、ＤＭＡ要求の受け付けを行
うようにしたものである。

【００１９】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ許可ビットをセットした時点でＤＭＡ要求
フラグを一旦クリアするか、ＤＭＡ許可ビットの内容に
関係なくＤＭＡ要求を受け付けるかを、ＤＭＡ要求フラ
グクリア選択ビットの内容にしたがって選択するように
したものである。

【００２０】さらに、この発明に係るＤＭＡ転送制御方
法は、ＤＭＡ許可ビットの内容に関係なくＤＭＡ要求を
受け付けるか、ＤＭＡ許可ビットのセット時点でＤＭＡ
要求フラグを一旦クリアするかを、＃１許可ビットをセ
ットするか＃２許可ビットをセットするかによって選択
するようにしたものである。

【００２１】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形態１によるＤ
ＭＡ転送制御方法にて用いられるＤＭＡコントローラの
バス要求信号発生回路の構成を示すブロック図である。
なお、この図１には、ＤＭＡコントローラが４チャネル
あり、バス要求要因として、ＤＭＡコントローラからの
ＤＭＡ要求の他に、ＤＲＡＭコントローラからのＤＲＡ
Ｍリフレッシュ要求、およびＨＯＬＤ端子からのホール
ド要求機能を持つものについて示している。

【００２２】図において、１０１は各チャネルのＤＭＡ
コントローラからのＤＭＡ要求よりＤＭＡバス要求信号
を生成するＤＭＡ要求発生回路である。１０２は各チャ
ネルからのＤＭＡ要求を受け付けるため、このＤＭＡ要
求発生回路１０１内に各チャネルに対応して設けられた
ＤＭＡ要求受付回路であり、１０３は各ＤＭＡ要求受付
回路１０２から入力される要求を所定の優先順位にした
がって選択し、それをＤＭＡバス要求信号として出力す
るチャネル優先順位判定回路である。１０４は各チャネ
ルにおける各種ＤＭＡ要因の選択を行い、それをＤＭＡ
要求としてＤＭＡ要求発生回路１０１のＤＭＡ要求受付
回路１０２に入力するＤＭＡ要求選択回路である。

【００２３】１０５は上記ＤＲＡＭリフレッシュ要求の
ためのＤＲＡＭリフレッシュ要求信号を発生するＤＲＡ
Ｍリフレッシュ要求発生回路であり、１０６は上記ホー
ルド要求のためのホールド要求信号を発生するホールド
要求発生回路である。１０７はこれらＤＲＡＭリフレッ
シュ要求発生回路１０５からのＤＲＡＭリフレッシュ要
求信号、ホールド要求発生回路１０６からのホールド要
求信号、および上記ＤＭＡ要求発生回路１０１からのＤ
ＭＡバス要求信号が入力され、それらの内の１つを所定
の優先順位にしたがって選択して、バス要求信号として
出力するバス優先順位判定回路である。

【００２４】また、図２は上記ＤＭＡ要求受付回路１０
２の構成を示すブロック図である。図において、１はラ
ッチ回路によって形成され、ＤＭＡ要求選択回路１０４
からのＤＭＡ要求が受け付けられた時にセットされるＤ
ＭＡ要求フラグである。２はＤＭＡ転送を許可する時に
セットされるＤＭＡ許可ビットによって開閉され、この
ＤＭＡ要求フラグ１の内容をＤＭＡ要求としてチャネル
優先順位判定回路１０３に出力するＡＮＤゲートであ
る。３はリード信号によって開閉され、プログラムにし
たがってＤＭＡ要求フラグ１の内容をデータバスに読み
出すための開閉機能付きのバッファアンプである。な
お、これらの各部は図２２に同一符号を付して示した従
来のそれらに相当する部分である。また、４は上記ＤＭ
Ａ許可ビットによって開閉され、当該ＤＭＡ許可ビット
がセットされていない場合にはＤＭＡ要求選択回路１０
４からのＤＭＡ要求の通過を阻止して、ＤＭＡ要求フラ
グ１がセットされないようにするＡＮＤゲートである。

【００２５】次に動作について説明する。ＤＭＡ要求選
択回路１０４に入力されるＤＭＡ要求要因としては、外
部入力端子からの外部要求要因や、ソフトウエアＤＭＡ
要求ビットヘの“１”書き込みによるソフトウェアＤＭ
Ａ要因、およびタイマ、Ａ／Ｄ変換器、シリアルＩ／Ｏ
などの周辺機能からのＤＭＡ要因があり、当該ＤＭＡ要
求選択回路１０４でそのうちのいずれか１つを選択す
る。ＤＭＡ要求選択回路１０４で選択されたＤＭＡ要求
は、ＤＭＡ要求発生回路１０１内の当該ＤＭＡ要求選択
回路１０４のチャネルに対応したＤＭＡ要求受付回路１
０２に入力されて受け付けられる。

【００２６】ＤＭＡ要求受付回路１０２ではこのＤＭＡ
要求が入力されると、ラッチ回路にて形成されているＤ
ＭＡ要求フラグ１がセットされる。この時、ＤＭＡ許可
ビットがセットされて“１”となっていれば、ＡＮＤゲ
ート２は“開”の状態となっているため、セット状態と
なったＤＭＡ要求フラグ１がＤＭＡ要求としてチャネル
優先順位判定回路１０３に出力される。なお、ＤＭＡ許
可ビットが“０”の時にはＡＮＤゲート２が“閉”の状
態となってＤＭＡ禁止状態となる。なお、ＤＭＡ要求フ
ラグ１の内容は、プログラムでバッファアンプ３へのリ
ード信号をアサートしてやればデータバス上に読み出す
ことができる。

【００２７】チャネル優先順位判定回路１０３はあらか
じめ設定されている優先順位にしたがって、ＤＭＡ要求
受付回路１０２からＤＭＡ要求が出力されているチャネ
ルの中から優先順位の高いチャネルのＤＭＡ要求を選択
し、それをＤＭＡバス要求信号としてバス優先順位判定
回路１０７に出力する。

【００２８】このバス優先順位判定回路１０７には、こ
のＤＭＡ要求発生回路１０１からのＤＭＡバス要求信号
とともに、ＤＲＡＭリフレッシュ要求発生回路１０５か
らのＤＲＡＭリフレッシュ要求信号、およびホールド要
求発生回路１０６からのホールド要求信号も入力され
る。バス優先順位判定回路１０７はあらかじめ設定され
ている優先順位にしたがって、それらの中から優先順位
の高い信号を選択し、バス要求信号として出力する。

【００２９】このようにして、バス優先順位判定回路１
０７よりバス要求信号が出力されるとＣＰＵはその動作
を停止して、優先順位の高い機能にバス使用権を渡す。
ここで、ＤＭＡ要求発生回路１０１からＤＭＡバス要求
信号が出力された時、ＤＲＡＭリフレッシュ要求発生回
路１０５からのＤＲＡＭリフレッシュ要求信号、および
ホールド要求発生回路１０６からのホールド要求信号が
ともに出力されていなければ、バス優先順位判定回路１
０７にてＤＭＡ要求発生回路１０１からのＤＭＡバス要
求信号が選択され、ＤＭＡコントローラがバス使用権を
獲得してＤＭＡ転送の制御を開始する。なお、バス優先
順位判定回路１０７よりバス要求信号が出力されていな
い期間は、ＣＰＵがバスを使用する。

【００３０】ここで、図３にサイクルスチールモード時
のＤＭＡ転送の動作タイミングを示す。以下に、外部入
力端子に入力される￣ＤＭＡＲＥＱ信号のレベルが
“Ｈ”から“Ｌ”に変化した時に受け付けられる外部要
求要因が入力された場合、一度のＤＭＡ要求に対して１
転送単位のデータを転送するサイクルスチールモードの
動作について説明する。なお、ここでは、１転送単位は
２バイトであり、全転送バイト数は８バイトであるもの
とする。

【００３１】ＤＭＡ転送を実行する場合、まずＤＭＡ関
連レジスタのそれぞれに、転送元転送開始番地、転送先
転送開始番地、転送データのバイト数、転送モードなど
の転送パラメータをセットしておく。その後、チャネル
ｉ（ｉ＝０〜３）のＤＭＡ許可ビットをセットしてＤＭ
Ａコントローラを許可状態にする。外部入力端子に入力
されたチャネルｉの￣ＤＭＡＲＥＱ信号が“Ｈ”から
“Ｌ”に変化すると、チャネルｉのＤＭＡ要求が受け付
けられて当該チャネルｉのＤＭＡ要求フラグ１がセット
される。この時、より優先順位の高いチャネルからのＤ
ＭＡ要求がなく、かつＤＲＡＭリフレッシュ要求発生回
路１０５からのＤＲＡＭリフレッシュ要求、およびホー
ルド要求発生回路１０６からのホールド要求もない場合
には、チャネルｉからのＤＭＡバス要求信号がバス優先
順位判定回路１０７で選択され、そのＤＭＡ転送が実行
される。

【００３２】優先順位のより高いチャネルからのＤＭＡ
要求がある場合、あるいはＤＲＡＭリフレッシュ要求発
生回路１０５からのＤＲＡＭリフレッシュ要求やホール
ド要求発生回路１０６からのホールド要求がある場合に
は、このチャネルｉのＤＭＡ要求はラッチ回路によるＤ
ＭＡ要求フラグ１で保持される。そして、優先順位のよ
り高いチャネルのＤＭＡ要求や、ＤＲＡＭリフレッシュ
要求あるいはホールド要求がなくなると、チャネルｉの
ＤＭＡ要求は初めてバス要求信号として出力され、チャ
ネルｉのＤＭＡ転送が実行される。

【００３３】なお、このチャネルｉのＤＭＡ転送の実行
期間中は、出力端子より出力されるチャネルｉの￣ＤＭ
ＡＡＣＫ信号（ＤＭＡＡＣＫ信号の反転信号）は“Ｌ”
になる。図３の場合、転送カウンタの設定が８バイトで
あるため、４度のＤＭＡ要求でチャネルｉのＤＭＡ転送
が終了するようになっている。このチャネルｉのＤＭＡ
転送が終了すると同時に、チャネルｉのＤＭＡ許可ビッ
トも自動的にクリアされる。

【００３４】再度同じＤＭＡ転送を実行したい場合に
は、プログラムでＤＭＡ許可ビットを再度セットして、
チャネルｉの外部入力端子に入力される￣ＤＭＡＲＥＱ
信号を“Ｈ”から“Ｌ”に変化させる。

【００３５】１回目のＤＭＡ転送が終って次のＤＭＡ転
送が始まるまでの期間に、チャネルｉの外部入力端子に
入力される￣ＤＭＡＲＥＱ信号が誤って“Ｈ”から
“Ｌ”に変化したり、当該￣ＤＭＡＲＥＱ信号にノイズ
が混入することがある。しかしながら、そのような期間
においてはチャネルｉのＤＭＡ許可ビットがクリア状態
となっているため、ＡＮＤゲート４は“閉”となる。そ
のため、図３に示すように、当該期間における￣ＤＭＡ
ＲＥＱ信号の“Ｈ”から“Ｌ”への変化はチャネルｉの
ＤＭＡ要求フラグ１には入力されず、当該ＤＭＡ要求フ
ラグ１がセットされてそのまま保持されてしまうような
ことはない。したがって、ユーザーがＤＭＡ転送を再度
実行するため、チャネルｉのＤＭＡ許可ビットをセット
しても、突然チャネルｉのＤＭＡ転送が開始されるよう
なことはなくなる。

【００３６】このように、この実施の形態１によれば、
ＤＭＡ要求フラグ１の入力部において、ＤＭＡ許可ビッ
トによって開閉されるＡＮＤゲート４を設け、ＤＭＡ許
可ビットがセットされている場合にしかＤＭＡ要求を受
け付けないようにしているので、ＤＭＡ許可ビットがク
リア状態の時にＤＭＡ要求が誤って入力されても、ＤＭ
Ａ要求フラグ１はセットされることはなく、ＤＭＡ許可
ビットをセットした時に予定外のＤＭＡ転送が開始され
るといった、擬似的な暴走動作を防止することができる
という効果が得られる。

【００３７】実施の形態２．図４はこの発明の実施の形
態２によるＤＭＡ転送制御方法で用いられるＤＭＡ要求
受付回路の構成を示すブロック図であり、相当部分には
図２と同一符号を付してその説明を省略する。図におい
て、５はＤＭＡ許可ビットの内容に関係なくＤＭＡ要求
をＤＭＡ要求フラグ１にラッチするか、ＤＭＡ許可ビッ
トがセットされている時にのみＤＭＡ要求をＤＭＡ要求
フラグ１にラッチするかを選択するためのＤＭＡ要求ラ
ッチ選択ビットであり、６はこのＤＭＡ要求ラッチ選択
ビット５を反転させるインバータである。７はＤＭＡ要
求ラッチ選択ビット５の内容にしたがってＡＮＤゲート
４の出力で開閉するＡＮＤゲート、８はインバータ６の
出力の内容にしたがってＤＭＡ要求で開閉するＡＮＤゲ
ートであり、９はこれらＡＮＤゲート７および８の出力
の論理和をとってＤＭＡ要求フラグ１に入力するＯＲゲ
ートである。

【００３８】次に動作について説明する。ＤＭＡ要求ラ
ッチ選択ビット５の内容を“１”に設定すると、当該Ｄ
ＭＡ要求ラッチ選択ビット５がそのまま入力されるＡＮ
Ｄゲート７は“開”の状態となり、インバータ６を介し
て入力されるＡＮＤゲート８は“閉”の状態となる。し
たがって、ＤＭＡ要求フラグ１には実施の形態１の場合
と同様に、ＤＭＡ許可ビットがセットされている時にの
みＤＭＡ要求が入力される。一方、ＤＭＡ要求ラッチ選
択ビット５の内容を“０”に設定すると、当該ＤＭＡ要
求ラッチ選択ビット５がそのまま入力されるＡＮＤゲー
ト７は“閉”の状態となり、インバータ６を介して入力
されるＡＮＤゲート８は“開”の状態となる。したがっ
て、ＤＭＡ要求フラグ１には従来の場合と同様に、ＤＭ
Ａ許可ビットのセット状態とは無関係にＤＭＡ要求が入
力される。

【００３９】このようにして入力されたＤＭＡ要求によ
ってＤＭＡ要求フラグ１がセットされる。この時、ＤＭ
Ａ許可ビットがセットされて“１”となっていれば、Ａ
ＮＤゲート２は“開”の状態となるため、このセット状
態となったＤＭＡ要求フラグ１がＤＭＡ要求としてチャ
ネル優先順位判定回路１０３に出力される。また、ＤＭ
Ａ許可ビットが“０”の時にはＡＮＤゲート２が“閉”
の状態となるため、ＤＭＡ禁止状態となる。なお、ＤＭ
Ａ要求フラグ１の内容は、プログラムでバッファアンプ
３へのリード信号をアサートしてやればデータバス上に
読み出すことができる。

【００４０】このように、この実施の形態２によれば、
ＤＭＡ要求のＤＭＡ要求フラグ１へのラッチを、ＤＭＡ
要求ラッチ選択ビット５の内容によって、ＤＭＡ許可ビ
ットがセットされている時にのみ行うか、ＤＭＡ許可ビ
ットのセット状態とは無関係に行うかを選択しているの
で、ＤＭＡ許可ビットがクリア状態の時に入力されたＤ
ＭＡ要求をラッチしておいて、ＤＭＡ許可ビットをセッ
トすると同時にＤＭＡ転送を開始するというような、Ｄ
ＭＡコントローラのごくまれな使用方法にも容易に対応
することが可能となって、実使用時の利便性を向上させ
ることができるという効果が得られる。

【００４１】実施の形態３．図５はこの発明の実施の形
態３によるＤＭＡ転送制御方法で用いられるＤＭＡ要求
受付回路の構成を示すブロック図であり、相当部分には
図２と同一符号を付してその説明を省略する。図におい
て、１０はＤＭＡ許可ビットがクリア状態のときにＤＭ
Ａ要求フラグ１がセットされている場合、このＤＭＡ要
求フラグ１が一旦クリアされるまでＤＭＡ許可ビットを
新たにセットできないようにするためのＤＭＡ許可ビッ
ト制御回路である。

【００４２】図６は上記ＤＭＡ許可ビット制御回路１０
の構成を示す回路図である。図において、２１は元のＤ
ＭＡ許可ビットＥ０が入力される入力端子であり、２２
はこのＤＭＡ許可ビット制御回路１０で制御された新た
なＤＭＡ許可ビットＥ１が出力される出力端子である。
２３，２４はＤＭＡ要求フラグ１の内容Ｒにしたがって
互いに相補に開閉される半導体スイッチであり、２５は
ＮＡＮＤゲート、２６，２７はインバータである。な
お、図中の￣ＲはＤＭＡ要求フラグ１の内容Ｒの反転信
号を示している。

【００４３】次に動作について説明する。ここで、図７
に図５に示したＤＭＡ要求受付回路を用いたＤＭＡコン
トローラの動作タイミングを示す。ＤＭＡ要求フラグ１
の内容Ｒ、および元のＤＭＡ許可ビットＥ０、新たなＤ
ＭＡ許可ビットＥ１がともに“Ｌ”の時、誤ってＤＭＡ
要求が入力されてＤＭＡ要求フラグ１がセットされた場
合、元のＤＭＡ許可ビットＥ０がセットされても、ＤＭ
Ａ要求フラグ１の内容Ｒが“Ｈ”状態では新たなＤＭＡ
許可ビットＥ１をセットすることはできない。すなわ
ち、ＤＭＡ許可ビット制御回路１０では、ＤＭＡ要求フ
ラグ１の内容Ｒが“Ｈ”のときには、半導体スイッチ２
３がオフ、半導体スイッチ２４がオンとなるため、ＮＡ
ＮＤゲート２５は“閉”の状態となり、入力端子２１に
入力された元のＤＭＡ許可ビットＥ０は出力端子２２に
伝えられない。

【００４４】そのような状態において、ＤＭＡ要求フラ
グ１をプログラムで一旦クリア状態にすると、新たなＤ
ＭＡ許可ビットＥ１をセットすることができる。すなわ
ち、ＤＭＡ許可ビット制御回路１０では、ＤＭＡ要求フ
ラグ１の内容Ｒが“Ｌ”になると、半導体スイッチ２３
がオン、半導体スイッチ２４がオフとなるため、ＮＡＮ
Ｄゲート２５は“開”の状態となり、入力端子２１に入
力された元のＤＭＡ許可ビットＥ０が出力端子２２に伝
えられる。このようにして、新たなＤＭＡ許可ビットＥ
１をセットした状態で改めてＤＭＡ要求を入力すると、
ＤＭＡ要求フラグ１が再びセットされ、図１に示したＤ
ＭＡ要求受付回路１０２からチャネル優先順位判定回路
１０３にＤＭＡ要求が伝達される。これより、予定外の
ＤＭＡ要求が入力されていたとしても、ＤＭＡ許可ビッ
トをセットした時に突然ＤＭＡ転送が開始されるのを防
止できる。

【００４５】このように、この実施の形態３によれば、
ＤＭＡ許可ビット制御回路１０を付加して、ＤＭＡ要求
フラグ１がクリア状態の場合にのみ、新たなＤＭＡ許可
ビットＥ１をセットすることができるようにしているの
で、予定外のＤＭＡ要求でＤＭＡ要求フラグ１がセット
されていても、それをクリア状態にしない限り新たなＤ
ＭＡ許可ビットＥ１はセットされず、元のＤＭＡ許可ビ
ットＥ０のセット時に予定外のＤＭＡ転送が突然開始さ
れるといった、擬似的な暴走動作を未然に防止すること
ができるという効果が得られる。

【００４６】実施の形態４．なお、上記実施の形態３で
は、ＤＭＡ許可ビットがクリア状態でＤＭＡ要求フラグ
１がセットされている場合には、ＤＭＡ要求フラグ１を
一旦クリアしない限りＤＭＡ許可ビットがセットできな
いようにした場合について示したが、新たにＤＭＡ許可
ビットをセットすると割り込みが発生するようにしても
よい。図８はそのようなこの発明の実施の形態４による
ＤＭＡ転送制御方法において、上記割り込みを発生させ
るためのＤＭＡＮＧ割り込み信号を生成するＤＭＡＮＧ
割り込み信号生成回路の構成を示す回路図である。

【００４７】図において、２８はＤＭＡ許可ビットを反
転させるインバータであり、２９はこのインバータ２８
の出力とＤＭＡ要求フラグ１との論理積をとるＡＮＤゲ
ートである。３０，３１，３２，３３は内部クロックφ
によってオン・オフされる半導体スイッチであり、半導
体スイッチ３０，３１と半導体スイッチ３２，３３とは
互いに相補に動作する。なお、図中の￣φは内部クロッ
クφの反転信号を示している。３４，３５，３６，３７
はインバータであり、インバータ３４，３５は半導体ス
イッチ３２を介してループ状に接続され、ＡＮＤゲート
２９の出力を保持する保持回路を形成し、インバータ３
６，３７は半導体スイッチ３１を介してループ状に接続
され、インバータ３４の出力を保持する保持回路を形成
している。３８はそのインバータ３６の出力とＤＭＡ許
可ビットとの論理積をとってＤＭＡＮＧ割り込み信号を
生成するＡＮＤゲートである。

【００４８】次に動作について説明する。まず、ＤＭＡ
ＮＧ割り込み信号の発生タイミングについて、図９を参
照しながら説明する。ＤＭＡ許可ビットがクリア状態で
“Ｌ”であれば、ＡＮＤゲート３８は“閉”の状態とな
っているため、インバータ３６の出力の如何にかかわら
ずＤＭＡＮＧ割り込み信号は“Ｌ”のままである。ま
た、ＤＭＡ要求フラグ１がクリア状態で“Ｌ”であれ
ば、ＡＮＤゲート２９の出力は“Ｌ”、インバータ３４
の出力は“Ｈ”、インバータ３６の出力は“Ｌ”となる
ため、ＤＭＡ許可ビットの状態の如何にかかわらず、Ａ
ＮＤゲート３８より出力されるＤＭＡＮＧ割り込み信号
は“Ｌ”のままである。

【００４９】ＤＭＡ許可ビットが“Ｌ”の時にＤＭＡ要
求フラグ１がセットされて“Ｈ”となり、その後さらに
ＤＭＡ許可ビットがセットされると、ＡＮＤゲート２９
の出力は“Ｈ”となる。内部クロックφが“Ｈ”の期間
に半導体スイッチ３０がオンして、このＡＮＤゲート２
９の出力はインバータ３４に入力される。内部クロック
φが“Ｌ”になると半導体スイッチ３２がオンとなっ
て、その期間、インバータ３４，３５と半導体スイッチ
３２で形成されるループ回路にこのＡＮＤゲート２９の
出力が保持される。

【００５０】したがって、内部クロックφが次に“Ｈ”
となるまでの期間、インバータ３４の出力は“Ｌ”に保
持され、それが内部クロックφが“Ｌ”の期間オンとな
っている半導体スイッチ３３を介してインバータ３６に
入力される。内部クロックφが“Ｈ”になると半導体ス
イッチ３１がオンとなって、その期間、インバータ３
６，３７と半導体スイッチ３１で形成されるループ回路
にこのインバータ３４の出力が保持される。したがっ
て、内部クロックφが次に“Ｌ”となるまでの期間、イ
ンバータ３６の出力は“Ｈ”に保持され、それがＡＮＤ
ゲート３８に入力される。その時、ＡＮＤゲート３８に
入力されているＤＭＡ許可ビットは“Ｈ”にセットされ
ているため、このＡＮＤゲート３８より出力されるＤＭ
ＡＮＧ割り込み信号は“Ｈ”となる。このようにして、
このＤＭＡＮＧ割り込み信号生成回路より出力されるＤ
ＭＡＮＧ割り込み信号は、内部クロックφの１／２サイ
クル分だけ“Ｈ”になる。

【００５１】また、このＤＭＡＮＧ割り込み信号を使用
した場合のＤＭＡコントローラの動作タイミングの一例
を図１０に示す。ＤＭＡ要求フラグ１が誤ってセットさ
れた場合にＤＭＡ許可ビットをセットすると、ＤＭＡＮ
Ｇ割り込み信号生成回路より上記手順によってＤＭＡＮ
Ｇ割り込み信号が内部クロックφの１／２サイクル分だ
け“Ｈ”となる。このＤＭＡＮＧ割り込み信号により、
ＤＭＡコントローラが起動するよりも先に、通常の割り
込み動作と同様に割り込みベクトルで指定した割り込み
ルーチンに分岐する。その割り込みルーチン内にあらか
じめＤＭＡ要求フラグ１をクリアする命令を用意してお
けば、図１０に示すように、この割り込み処理の間にＤ
ＭＡ要求フラグ１がプログラムによってクリアされる。
ＤＭＡＮＧ割り込みから復帰した後、再度ＤＭＡ要求を
入力すれば、安全にＤＭＡ転送を開始することができ
る。

【００５２】このように、この実施の形態４によれば、
ＤＭＡ許可ビットがクリア状態でＤＭＡ要求フラグ１が
セットされているときに、新たにＤＭＡ許可ビットをセ
ットした場合、ＤＭＡＮＧ割り込み信号生成回路よりＤ
ＭＡＮＧ割り込み信号を発生させ、その割り込みルーチ
ン内でＤＭＡ要求フラグ１をクリアした後、メインルー
チンに復帰して再度ＤＭＡ要求の入力をやり直している
ので、安全にＤＭＡ転送を開始することが可能となり、
ＤＭＡ許可ビットをセットした時に予定外のＤＭＡ転送
が開始されるといった、擬似的な暴走動作を防止するこ
とができるという効果が得られる。

【００５３】実施の形態５．上記実施の形態４では、Ｄ
ＭＡ要求フラグ１がセットされている状態でＤＭＡ許可
ビットをセットすると割り込みが発生するものを示し
た、ＤＭＡ許可ビットがクリア状態の時にＤＭＡ要求フ
ラグ１がセットされると割り込みが発生するようにして
もよい。図１１はそのようなこの発明の実施の形態５に
よるＤＭＡ転送制御方法において、上記割り込みを発生
させるためのＤＭＡＮＧ割り込み信号を生成するＤＭＡ
ＮＧ割り込み信号生成回路の構成を示す回路図である。

【００５４】図において、３９はＤＭＡ許可ビットを反
転させるインバータであり、４０はこのインバータ３９
の出力、ＤＭＡ要求フラグ１、およびＤＭＡＮＧ割り込
み信号をクリアするためのクリア信号の論理積をとっ
て、ＤＭＡＮＧ割り込み信号を出力するＡＮＤゲートで
ある。４１，４２，４３，４４は内部クロックφによっ
てオン・オフされる半導体スイッチであり、半導体スイ
ッチ４１，４２と半導体スイッチ４３，４４とは互いに
相補に動作する。４５，４６，４７，４８はインバータ
であり、インバータ４５，４６は半導体スイッチ４３を
介してループ状に接続され、ＡＮＤゲート４０の出力を
保持する保持回路を形成し、インバータ４７，４８は半
導体スイッチ４２を介してループ状に接続され、インバ
ータ４５の出力を保持する保持回路を形成している。４
９はそのインバータ４７の出力を反転させてクリア信号
を生成するインバータである。

【００５５】次に動作について説明する。まず、ＤＭＡ
ＮＧ割り込み信号の発生タイミングについて、図１２を
参照しながら説明する。ＤＭＡ要求フラグ１が“Ｌ”あ
るいはＤＭＡ許可ビットが“Ｈ”であれば、ＡＮＤゲー
ト４０より出力されるＤＭＡＮＧ割り込み信号は“Ｌ”
のままである。また、ＤＭＡ許可ビットが“Ｌ”の時に
ＤＭＡ要求フラグ１がセットされて“Ｈ”になると、Ｄ
ＭＡＮＧ割り込み信号は“Ｈ”となる。なお、その時、
以下インバータ４９の出力するクリア信号は“Ｈ”であ
るものとする。内部クロックφが“Ｈ”になると半導体
スイッチ４１がオンして、その期間、このＡＮＤゲート
４０の出力はインバータ４５に入力される。内部クロッ
クφが“Ｌ”になると半導体スイッチ４３がオンとなっ
て、その期間、インバータ４５，４６と半導体スイッチ
４３で形成されるループ回路にこのＡＮＤゲート４０の
出力が保持される。

【００５６】したがって、内部クロックφが次に“Ｈ”
となるまでの期間、インバータ４５の出力は“Ｌ”に保
持され、それが半導体スイッチ４４を介してインバータ
４７に入力される。内部クロックφが“Ｈ”になると半
導体スイッチ４２がオンとなって、その期間、インバー
タ４７，４８と半導体スイッチ４２で形成されるループ
回路にこのインバータ４５の出力が保持される。したが
って、内部クロックφが次に“Ｌ”となるまでの期間、
インバータ４７の出力は“Ｈ”に保持される。このイン
バータ４７の出力はインバータ４９で反転され、クリア
信号としてＡＮＤゲート４０に入力される。ＡＮＤゲー
ト４０はこのクリア信号が“Ｌ”になると、出力してい
るＤＭＡＮＧ割り込み信号を“Ｌ”にする。したがっ
て、このＤＭＡＮＧ割り込み信号生成回路より出力され
るＤＭＡＮＧ割り込み信号は、内部クロックφの１／２
サイクル分だけ“Ｈ”になる。

【００５７】また、このＤＭＡＮＧ割り込み信号を使用
した場合のＤＭＡコントローラの動作タイミングの一例
を図１３に示す。ＤＭＡ許可ビットがクリア状態である
場合にＤＭＡ要求フラグ１が誤ってセットされると、上
記手順によりＤＭＡＮＧ割り込み信号生成回路よりＤＭ
ＡＮＧ割り込み信号が発生し、このＤＭＡＮＧ割り込み
信号によって割り込みルーチンに分岐する。この割り込
みルーチン内にあらかじめＤＭＡ要求フラグ１をクリア
する命令を用意しておけば、図１３に示すように、この
ＤＭＡＮＧ割り込み処理の間に実行されるプログラムに
よって、ＤＭＡ要求フラグ１がクリアされる。ＤＭＡＮ
Ｇ割り込みから復帰した後、ＤＭＡ許可ビットをセット
して再度ＤＭＡ要求を入力すれば、安全にＤＭＡ転送を
開始することができる。

【００５８】このように、この実施の形態５によれば、
ＤＭＡ許可ビットがクリア状態のときにＤＭＡ要求フラ
グ１がセットされた場合、ＤＭＡＮＧ割り込み信号生成
回路よりＤＭＡＮＧ割り込み信号を発生させて割り込み
ルーチンに移行し、その割り込みルーチン内でＤＭＡ要
求フラグ１をクリアした後、メインルーチンに復帰して
再度ＤＭＡ要求の入力をやり直しているので、ＤＭＡ転
送を安全に開始することが可能となって、ＤＭＡ許可ビ
ットをセットした時に予定外のＤＭＡ転送が開始される
といった、擬似的な暴走動作を防止することができると
いう効果が得られる。

【００５９】実施の形態６．転送元番地を格納しておく
ための転送元アドレスレジスタ、転送先番地を格納して
おくための転送先アドレスレジスタ、転送バイト数を格
納しておくための転送カウンタレジスタ、転送モード等
を指定するためのモードレジスタなどのＤＭＡ関連レジ
スタの書き換えは、通常ＤＭＡコントローラが完全に停
止した状態で行わなければならない。そのため、この発
明の実施の形態６によるＤＭＡ転送制御方法において
は、ＤＭＡ要求フラグ１もしくはＤＭＡ許可ビットがセ
ットされている状態では、ＤＭＡ関連レジスタの書き換
えを禁止するようにしたものである。図１４はそのよう
なこの発明の実施の形態６によるＤＭＡ転送制御方法で
用いられる、ＤＭＡ関連レジスタ書き込み回路の構成を
示す回路図である。

【００６０】図において、５０はあらかじめ転送パラメ
ータが格納されている上記転送元アドレスレジスタ、転
送先アドレスレジスタ、転送カウンタレジスタ、モード
レジスタなどのＤＭＡ関連レジスタである。５１はＤＭ
Ａ要求フラグ１とＤＭＡ許可ビットとの論理和をとって
信号反転させるＮＯＲゲートである。５２はこのＮＯＲ
ゲート５１の出力とＤＭＡ関連レジスタ５０への書き込
みを指示するライト信号ＤＭＡＷとの論理積をとるＡＮ
Ｄゲートである。５３はデータバス上のデータのＤＭＡ
関連レジスタ５０への書き込みをこのＡＮＤゲート５２
の出力によって開閉する、開閉機能付きのバッファアン
プである。

【００６１】次に動作について説明する。サイクルスチ
ールモードの途中で一旦バス使用権をＣＰＵに帰した状
態で、誤ってＤＭＡ関連レジスタ５０の内容を書き換え
てしまった場合、例えば転送モードを書き換えてしまっ
た場合には、再度ＤＭＡ要求を入力すると暴走の原因と
なる。また、ＤＭＡ要求フラグ１がセットされているこ
とに気づかずにＤＭＡ関連レジスタ５０の内容を書き換
えて、通常どおりＤＭＡ許可ビットをセットしても突然
ＤＭＡコントローラが起動されて暴走したようにみえ
る。そのため、ＤＭＡ関連レジスタ５０の内容の書き換
えは、ＤＭＡ要求フラグ１およびＤＭＡ許可ビットがク
リア状態の時に行うと安全である。

【００６２】図１４に示すＤＭＡ関連レジスタ書き込み
回路では、ＤＭＡ要求フラグ１あるいはＤＭＡ許可ビッ
トのいずれか一方でもセットされている場合には、ＮＯ
Ｒゲート５１の出力は“Ｌ”となる。ＡＮＤゲート５２
はこのＮＯＲゲート５１の出力が“Ｌ”になると“閉”
の状態となるため、ＤＭＡ関連レジスタヘのライト信号
ＤＭＡＷが“Ｈ”になっても、それより出力されるバッ
ファアンプ５３を開閉するための信号は“Ｌ”である。
したがって、データバス上のデータはバッファアンプ５
３を介してＤＭＡ関連レジスタ５０に入力されることは
なく、ＤＭＡ関連レジスタ５０はその内容の書き換えが
禁止される。

【００６３】一方、ＤＭＡ要求フラグ１およびＤＭＡ許
可ビットの双方がともにクリア状態である場合には、Ｎ
ＯＲゲート５１の出力は“Ｈ”となってＡＮＤゲート５
２は“開”の状態となる。したがって、ＤＭＡ関連レジ
スタヘのライト信号ＤＭＡＷが“Ｈ”になると、当該Ａ
ＮＤゲート５２より出力されるバッファアンプ５３を開
閉するための信号は“Ｈ”に変化する。これによって、
バッファアンプ５３は“開”の状態となり、このバッフ
ァアンプ５３を介してデータバス上のデータがＤＭＡ関
連レジスタ５０に入力され、ＤＭＡ関連レジスタ５０の
内容の書き換えが行われる。

【００６４】このように、この実施の形態６によれば、
ＤＭＡ要求フラグ１あるいはＤＭＡ許可ビットがセット
されている状態では、ＤＭＡ関連レジスタ５０の書き換
えを禁止しているので、ＤＭＡ関連レジスタ５０の内容
が誤って書き換えられることはなくなり、ＤＭＡ許可ビ
ットのセット時に暴走を起こすことがなく、またＤＭＡ
要求フラグ１がセットされていることに気づかずにＤＭ
Ａ関連レジスタ５０の内容が書き換えられることもなく
なって、ＤＭＡ許可ビットのセット時に予定外のＤＭＡ
転送が開始されるといった、擬似的な暴走動作を防止で
きるなどの効果が得られる。

【００６５】実施の形態７．上記実施の形態６では、Ｄ
ＭＡ要求フラグ１あるいはＤＭＡ許可ビットがセットさ
れている時は、ＤＭＡ関連レジスタ５０ヘのライト信号
ＤＭＡＷが“Ｈ”になってもＤＭＡ関連レジスタ５０の
内容が書き換えられないようにしたものについて説明し
たが、ＤＭＡ要求フラグ１あるいはＤＭＡ許可ビットが
セットされている時に、ＤＭＡ関連レジスタ５０ヘの書
き込みの指示を行うと、エラーフラグがセットされるよ
うにしてもよい。図１５はそのようなこの発明の実施の
形態７によるＤＭＡ転送制御方法で用いられる、エラー
フラグセット回路の構成を示す回路図である。

【００６６】図において、５４はＤＭＡ要求フラグ１と
ＤＭＡ許可ビットの論理和をとるＯＲゲートであり、５
５はこのＯＲゲート５４の出力とＤＭＡ関連レジスタ５
０へのライト信号ＤＭＡＷとの論理積をとるＡＮＤゲー
トである。５６はＤＭＡ要求フラグ１あるいはＤＭＡ許
可ビットがセットされている時に、ＤＭＡ関連レジスタ
５０ヘの書き込みを指示した場合に、そのＡＮＤゲート
５５の出力によってセットされるエラーフラグである。

【００６７】次に動作について説明する。図１５に示す
エラーフラグセット回路では、ＤＭＡ要求フラグ１ある
いはＤＭＡ許可ビットのいずれか一方でもセットされて
いる場合には、ＯＲゲート５４の出力は“Ｈ”となる。
ＯＲゲート５４の出力が“Ｈ”になるとＡＮＤゲート５
５は“開”の状態となるため、ＤＭＡ関連レジスタ５０
ヘの書き込みが指示されてライト信号ＤＭＡＷが“Ｈ”
になると、その出力信号も“Ｈ”となる。エラーフラグ
５６はこのＡＮＤゲート５５の出力によってセットされ
る。したがって、このエラーフラグ５６は、その内容が
“０”であれば、正常に動作していることを表示し、
“１”であれば、ＤＭＡ要求フラグ１あるいはＤＭＡ許
可ビットがセットされている時に、ＤＭＡ関連レジスタ
５０ヘの書き込みが指示されたことを表示している。

【００６８】このように、この実施の形態７によれば、
ＤＭＡ要求フラグ１あるいはＤＭＡ許可ビットがセット
されている時に、ＤＭＡ関連レジスタ５０ヘの書き込み
を指示するとエラーフラグ５６がセットされるので、こ
のエラーフラグ５６を用いれば、ＤＭＡ関連レジスタ５
０が誤って書き換えられることを防止することができる
効果が得られる。

【００６９】実施の形態８．図１６はこの発明の実施の
形態８によるＤＭＡ転送制御方法で用いられるＤＭＡ要
求受付回路の構成を示すブロック図であり、相当部分に
は図２と同一符号を付してその説明を省略する。図にお
いて、１１はＤＭＡ許可ビットをセットした時点でＤＭ
Ａ要求フラグ１を一旦クリアするためのＤＭＡ要求フラ
グクリア信号を生成するＤＭＡ要求フラグクリア回路で
ある。

【００７０】図１７は上記ＤＭＡ要求フラグクリア回路
１１の構成を示す回路図である。図において、５７，５
８，５９，６０は内部クロックφによってオン・オフさ
れる半導体スイッチであり、半導体スイッチ５７，５８
と半導体スイッチ５９，６０とは互いに相補に動作す
る。なお、図中の￣φは内部クロックφの反転信号を示
している。６１，６２，６３，６４はインバータであ
り、インバータ６１，６２は半導体スイッチ５９を介し
てループ状に接続され、半導体スイッチ５７を通過した
ＤＭＡ許可ビットを保持する保持回路を形成し、インバ
ータ６３，６４は半導体スイッチ５８を介してループ状
に接続され、半導体スイッチ６０を通過したインバータ
６１の出力を保持する保持回路を形成している。６５は
インバータ６１の出力とインバータ６３の出力とのＮＯ
Ｒ論理をとり、ＤＭＡ要求フラグクリア信号を生成する
ＮＯＲゲートである。

【００７１】次に動作について説明する。図１６に示し
たバス要求受付回路では、ＤＭＡ許可ビットをＤＭＡ要
求フラグクリア回路１１にも入力している。このＤＭＡ
要求フラグクリア回路１１はＤＭＡ許可ビットをセット
した時点でＤＭＡ要求フラグクリア信号を生成し、この
ＤＭＡ要求フラグクリア信号でＤＭＡ要求フラグ１を一
旦クリアしている。ＤＭＡ要求はこのＤＭＡ要求フラグ
１を一旦クリアした後、あらためて受け付けるようにし
ている。

【００７２】ＤＭＡ許可ビットが“Ｈ”にセットされる
と、ＤＭＡ要求フラグクリア回路１１では内部クロック
φが“Ｈ”の期間、半導体スイッチ５７がオンしてそれ
がインバータ６１に入力される。内部クロックφが
“Ｌ”になると半導体スイッチ５９がオンとなって、そ
の期間、インバータ６１，６２と半導体スイッチ５９で
形成されるループ回路にそのＤＭＡ許可ビットが保持さ
れる。したがって、内部クロックφが次に“Ｈ”となる
までの期間、インバータ６１の出力は“Ｌ”に保持さ
れ、それが半導体スイッチ６０を介してインバータ６３
に入力される。内部クロックφが“Ｈ”になると半導体
スイッチ５８がオンとなって、その期間、インバータ６
３，６４と半導体スイッチ５８で形成されるループ回路
にこのインバータ６１の出力が保持される。したがっ
て、内部クロックφが次に“Ｌ”となるまでの期間、イ
ンバータ６３の出力は“Ｈ”に保持される。

【００７３】これらインバータ６１の出力とインバータ
６３の出力は、ＮＯＲゲート６５に入力されてＮＯＲ論
理がとられる。したがって、ＮＯＲゲート６５の出力
は、インバータ６１と６３の出力がともに“Ｌ”の期間
でのみ“Ｈ”となる。このようにして、このＤＭＡ要求
フラグクリア回路１１からはＤＭＡ許可ビットがセット
された直後に、内部クロックφの１／２サイクル分だけ
“Ｈ”となるＤＭＡ要求フラグクリア信号が出力され
て、ＤＭＡ要求フラグ１に入力される。

【００７４】ここで、このＤＭＡ要求フラグクリア信号
を使用した場合のＤＭＡコントローラの動作タイミング
の一例を図１８に示す。図示のように、ＤＭＡ許可ビッ
トがクリア状態の時に予定外のＤＭＡ要求が入力されて
ＤＭＡ要求フラグ１がセットされていても、ＤＭＡ許可
ビットをセットすると、その直後にＤＭＡ要求フラグク
リア回路１１より、内部クロックφの１／２サイクル分
だけ“Ｈ”となるＤＭＡ要求フラグクリア信号が発生す
る。このＤＭＡ要求フラグクリア信号はＤＭＡ要求フラ
グ１に送られてそれを一旦クリアする。したがって、Ｄ
ＭＡ許可ビットのセット時にＤＭＡ転送が突然開始され
るようなことはなくなる。その後、再度ＤＭＡ要求が入
力されれば、ＤＭＡ要求フラグ１があらためてセットさ
れ、ＤＭＡ転送が開始される。

【００７５】このように、この実施の形態８によれば、
ＤＭＡ許可ビットをセットした時点でＤＭＡ要求フラグ
クリア信号を“Ｈ”にして、ＤＭＡ要求フラグ１を一旦
クリアしているので、ＤＭＡ許可ビットがクリア状態の
時に予定外のＤＭＡ要求が入力されてＤＭＡ要求フラグ
１がセットされても、ＤＭＡ許可ビットのセット時にそ
れが一旦クリアされるため、ＤＭＡ許可ビットをセット
した時に予定外のＤＭＡ転送が開始されるといった、擬
似的な暴走動作を防止することができるという効果が得
られる。

【００７６】実施の形態９．図１９はこの発明の実施の
形態９によるＤＭＡ転送制御方法で用いられるＤＭＡ要
求受付回路の構成を示すブロック図であり、相当部分に
は図１６と同一符号を付してその説明を省略する。図に
おいて、１２はＤＭＡ許可ビットをセットした時点でＤ
ＭＡ要求フラグを一旦クリアするか、ＤＭＡ許可ビット
の内容に関係なくＤＭＡ要求を受け付けるかの選択を行
うためのＤＭＡ要求フラグクリア選択ビットである。１
３はこのＤＭＡ要求フラグクリア選択ビット１２の内容
にしたがって、ＤＭＡ要求フラグクリア回路１１の生成
したＤＭＡ要求フラグクリア信号を開閉するＡＮＤゲー
トである。

【００７７】次に動作について説明する。上記実施の形
態８ではＤＭＡ許可ビットをセットした時点で一旦ＤＭ
Ａ要求フラグ１をクリアした後、ＤＭＡ要求を受け付け
るようにしたが、ユーザーによってはごくまれに、ＤＭ
Ａ許可ビットの内容に関係なくＤＭＡ要求を受け付けて
おいて、ＤＭＡ許可ビットをセットするとすぐにＤＭＡ
転送を開始するような使い方をする場合もある。

【００７８】そのような場合には、ＤＭＡ要求フラグク
リア選択ビット１２の内容を“０”に設定する。このＤ
ＭＡ要求フラグクリア選択ビット１２の内容が“０”で
あれば、ＡＮＤゲート１３は“閉”の状態となるため、
ＤＭＡ要求フラグクリア回路１１で生成されたＤＭＡ要
求フラグクリア信号はＤＭＡ要求フラグ１には入力され
ない。したがって、ＤＭＡ許可ビットをセットしてもＤ
ＭＡ要求フラグ１はクリアされず、ＤＭＡ許可ビットに
関係なくＤＭＡ要求を受け付けて、ＤＭＡ許可ビットを
セットするとすぐにＤＭＡ転送を開始するような使い方
をすることが可能となる。

【００７９】一方、ＤＭＡ要求フラグクリア選択ビット
１２の内容を“１”に設定すると、ＡＮＤゲート１３は
“開”の状態となり、ＤＭＡ要求フラグクリア回路１１
で生成されたＤＭＡ要求フラグクリア信号はＤＭＡ要求
フラグ１に入力される。したがって、ＤＭＡ許可ビット
をセットした時点でＤＭＡ要求フラグ１は一旦クリアさ
れ、実施の形態８の場合と同様の使い方をすることが可
能となる。

【００８０】このように、この実施の形態９によれば、
ＤＭＡ要求フラグクリア選択ビット１２の内容によっ
て、ＤＭＡ許可ビットをセットした時点でＤＭＡ要求フ
ラグ１を一旦クリアするか否かを選択しているので、Ｄ
ＭＡ許可ビットに関係なくＤＭＡ要求を受け付けておい
て、ＤＭＡ許可ビットをセットすると同時にＤＭＡ転送
を開始するというような、ＤＭＡコントローラのごくま
れな使用方法にも容易に対応することが可能となり、実
使用上の利便性が向上するという効果が得られる。

【００８１】実施の形態１０．上記実施の形態９におい
ては、ＤＭＡ要求フラグクリア選択ビットの内容にした
がって、ＤＭＡ許可ビットの内容に関係なくＤＭＡ要求
を受け付けるか、ＤＭＡ許可ビットをセットした時点で
ＤＭＡ要求フラグを一旦クリアするかを選択する場合に
ついて説明したが、＃１許可ビットと＃２許可ビットの
２種類のＤＭＡ許可ビットを用意して、それらのうちの
いずれをセットするかによってその選択を行うようにし
てもよい。

【００８２】図２０はそのようなこの発明の実施の形態
１０によるＤＭＡ転送制御方法で用いられるＤＭＡ要求
受付回路の構成を示すブロック図であり、相当部分には
図１６と同一符号を付してその説明を省略する。図にお
いて、１４はＤＭＡ許可ビットとして用意された＃１許
可ビットと＃２許可ビットの論理和をとってＡＮＤゲー
ト２に出力するＯＲゲートである。なお、＃１許可ビッ
トはＤＭＡ転送を許可するか否かを選択するためのＤＭ
Ａ許可ビット、＃２許可ビットはＤＭＡ転送を許可する
か否かを選択するとともに、当該ＤＭＡ許可ビットをセ
ットした時点でＤＭＡ要求フラグを一旦クリアするため
のＤＭＡ許可ビットであり、ＤＭＡ要求フラグクリア回
路１１はこの＃２許可ビットに基づいてＤＭＡ要求フラ
グクリア信号を生成している。

【００８３】また、図２１はこの実施の形態１０におけ
るＤＭＡコントローラの、上記ＤＭＡ許可ビットをセッ
トするＤＭＡ制御レジスタの構成を示す説明図である。
図において、７１は＃１許可ビットがセットされる《６
８_H 》番地の＃１ＤＭＡＣ制御レジスタであり、その第
４ビットにはチャネル０の＃１許可ビットが、第５ビッ
トにはチャネル１の＃１許可ビットが、第６ビットには
チャネル２の＃１許可ビットが、第７ビットにはチャネ
ル３の＃１許可ビットがそれぞれセットされる。７２は
＃２許可ビットがセットされる《６Ａ_H 》番地の＃２Ｄ
ＭＡＣ制御レジスタであり、その第４ビットにはチャネ
ル０の＃２許可ビットが、第５ビットにはチャネル１の
＃２許可ビットが、第６ビットにはチャネル２の＃２許
可ビットが、第７ビットにはチャネル３の＃２許可ビッ
トがそれぞれセットされる。

【００８４】次に動作について説明する。ユーザーはＤ
ＭＡ許可ビットに関係なくＤＭＡ要求を受け付けておい
て、ＤＭＡ許可ビットをセットするとすぐにＤＭＡ転送
を開始するような使い方を指定する場合、＃１ＤＭＡＣ
制御レジスタ７１の該当するチャネル、例えばチャネル
０が割り当てられた第４ビットの＃１許可ビットをセッ
トする。当該＃１許可ビットはチャネル０のＤＭＡコン
トローラのバス要求受付回路に送られて、そのＯＲゲー
ト１４を介してＡＮＤゲート２に入力され、それを
“開”の状態としてＤＭＡ要求を出力させる。ここで、
この＃１許可ビットはＤＭＡ要求フラグクリア回路１１
には入力されていないので、ＤＭＡ要求フラグクリア回
路１１からＤＭＡ要求フラグ１へのＤＭＡ要求フラグク
リア信号は発生しない。したがって、＃１許可ビットを
セットしてもＤＭＡ要求フラグ１はクリアされず、ＤＭ
Ａ許可ビットに関係なくＤＭＡ要求を受け付けて、ＤＭ
Ａ許可ビットをセットするとすぐにＤＭＡ転送を開始す
るような使い方が可能となる。

【００８５】一方、ＤＭＡ許可ビットをセットした時点
でＤＭＡ要求フラグを一旦クリアする、実施の形態８と
同様の使い方を指定する場合、ユーザーは＃２ＤＭＡＣ
制御レジスタ７２の当該チャネル０が割り当てられた第
４ビットの＃２許可ビットをセットする。当該＃２許可
ビットはチャネル０のＤＭＡコントローラのバス要求受
付回路に送られ、ＤＭＡ要求フラグクリア回路１１に入
力される。ＤＭＡ要求フラグクリア回路１１はこの＃２
許可ビットのセット時点でＤＭＡ要求フラグクリア信号
を発生し、それをＤＭＡ要求フラグ１へ送る。したがっ
て、この時点でＤＭＡ要求フラグ１は一旦クリアされる
ため、当該＃２許可ビットがＯＲゲート１４を介してＡ
ＮＤゲート２に入力され、当該ＡＮＤゲート２が“開”
の状態となってもその時点ではＤＭＡ要求が出力される
ことはない。

【００８６】なお、これらの動作は、第１チャネル〜第
３チャネルの＃１許可ビットおよび＃２許可ビットがセ
ットされた場合も、当該チャネルのＤＭＡコントローラ
内のバス要求受付回路において同様に実行される。

【００８７】このように、この実施の形態１０によれ
ば、＃１許可ビットをセットするか＃２許可ビットをセ
ットするかによって、ＤＭＡ許可ビットをセットした時
点でＤＭＡ要求フラグ１を一旦クリアするか否かを選択
しているので、ＤＭＡ許可ビットに関係なくＤＭＡ要求
を受け付けておいて、ＤＭＡ許可ビットをセットすると
同時にＤＭＡ転送を開始するというような、ＤＭＡコン
トローラのごくまれな使用方法にも容易に対応すること
が可能となり、実使用上の利便性が向上するという効果
が得られる。

【００８８】

【発明の効果】以上のように、この発明によれば、ＤＭ
Ａ許可ビットをセットした状態で、ＤＭＡ要求フラグが
セットされるとＤＭＡ転送を開始する際に、ＤＭＡ要求
フラグがセットされている場合にしかＤＭＡ要求フラグ
のセットが行えないように構成したので、ＤＭＡ許可ビ
ットがクリア状態の時にＤＭＡ要求が誤って入力されて
も、ＤＭＡ要求フラグがセットされるようなことはなく
なるため、ＤＭＡ許可ビットをセットした時に予定外の
ＤＭＡ転送が開始されるといった、擬似的な暴走動作を
防止することができるＤＭＡ転送制御方法が得られる効
果がある。

【００８９】この発明によれば、ＤＭＡ要求フラグのセ
ットを、ＤＭＡ要求ラッチ選択ビットの内容にしたがっ
て、ＤＭＡ許可ビットがセットされている時にのみ行う
か、ＤＭＡ許可ビットの内容に関係なく行うかを選択す
るように構成したので、ＤＭＡ要求をＤＭＡ許可ビット
に関係なく受け付けておき、ＤＭＡ許可ビットのセット
と同時にＤＭＡ転送を開始するといった、ＤＭＡコント
ローラのごくまれな使用方法への対応も容易となり、実
使用時の利便性を向上させることができるという効果が
ある。

【００９０】この発明によれば、ＤＭＡ許可ビットがク
リア状態にあり、ＤＭＡ要求フラグがセットされている
場合には、ＤＭＡ要求フラグが一旦クリアされるまで新
たなＤＭＡ許可ビットのセットを禁止するように構成し
たので、予定外のＤＭＡ要求が入力されていたとして
も、ＤＭＡ許可ビットをセットした時に予定外のＤＭＡ
転送が突然開始されるといった、擬似的な暴走動作を未
然に防止することができるという効果がある。

【００９１】この発明によれば、ＤＭＡ許可ビットがク
リア状態でＤＭＡ要求フラグがセットされる場合に、Ｄ
ＭＡ許可ビットを新たにセットすると割り込みを発生す
るように構成したので、その割り込み時にＤＭＡ要求フ
ラグを一旦クリアし、当該割り込みから復帰した後、再
度ＤＭＡ要求を入力することが可能となり、ＤＭＡ許可
ビットのセット時に予定外のＤＭＡ転送が開始されると
いった、擬似的な暴走動作を防止することができるとい
う効果がある。

【００９２】この発明によれば、ＤＭＡ許可ビットのク
リア状態時にＤＭＡ要求フラグがセットされた場合に、
割り込みを発生するように構成したので、その割り込み
時にＤＭＡ要求フラグを一旦クリアし、当該割り込みか
ら復帰した後、再度ＤＭＡ要求を入力することが可能と
なり、ＤＭＡ許可ビットのセット時に予定外のＤＭＡ転
送が開始されるといった、擬似的な暴走動作を防止する
ことができるという効果がある。

【００９３】この発明によれば、ＤＭＡ要求フラグある
いはＤＭＡ許可ビットがセットされている状態では、Ｄ
ＭＡ関連レジスタの内容の書き換えを禁止するように構
成したので、ＤＭＡ関連レジスタの内容が誤って書き換
えられるといったことがなくなるため、再度ＤＭＡ要求
を入力しても暴走を起こすことはなく、またＤＭＡ要求
フラグがセットされていることに気づかずにＤＭＡ関連
レジスタの内容が書き換えられるようなこともないた
め、ＤＭＡ許可ビットのセット時に予定外のＤＭＡ転送
が開始されるといった、擬似的な暴走動作を防止できる
などの効果がある。

【００９４】この発明によれば、ＤＭＡ要求フラグある
いはＤＭＡ許可ビットがセットされている状態で、ＤＭ
Ａ関連レジスタの内容の書き換えを指示した場合、エラ
ーフラグをセットするように構成したので、ＤＭＡ要求
フラグあるいはＤＭＡ許可ビットがセットされている時
にＤＭＡ関連レジスタヘの書き込みを指示した場合、こ
のエラーフラグがセットされてその旨を表示するので、
ＤＭＡ関連レジスタが誤って書き換えられることを防止
できるという効果がある。

【００９５】この発明によれば、ＤＭＡ許可ビットをセ
ットした時点でＤＭＡ要求フラグを一旦クリアし、その
後ＤＭＡ要求の受け付けを行うように構成したので、Ｄ
ＭＡ許可ビットがクリア状態の時に予定外のＤＭＡ要求
が入力されてＤＭＡ要求フラグがセットされても、ＤＭ
Ａ許可ビットのセット時にそれが一旦クリアされるた
め、ＤＭＡ許可ビットのセット時に予定外のＤＭＡ転送
が開始されるといった、擬似的な暴走動作を防止するこ
とができるという効果がある。

【００９６】この発明によれば、ＤＭＡ許可ビットをセ
ットした時点でＤＭＡ要求フラグを一旦クリアするか否
かを、ＤＭＡ要求フラグクリア選択ビットの内容にした
がって選択するように構成したので、ＤＭＡ要求をＤＭ
Ａ許可ビットに関係なく受け付けておき、ＤＭＡ許可ビ
ットをセットすると同時にＤＭＡ転送を開始するといっ
た、ＤＭＡコントローラのごくまれな使用方法への対応
も容易となり、実使用時の利便性を向上させることがで
きるという効果がある。

【００９７】この発明によれば、ＤＭＡ許可ビットをセ
ットした時点でＤＭＡ要求フラグを一旦クリアするか否
かを、＃１許可ビットと＃２許可ビットのいずれをセッ
トするかによって選択するように構成したので、ＤＭＡ
要求をＤＭＡ許可ビットに関係なく受け付けておき、Ｄ
ＭＡ許可ビットをセットすると同時にＤＭＡ転送を開始
するといった、ＤＭＡコントローラのごくまれな使用方
法への対応も容易となり、実使用時の利便性を向上させ
ることができるという効果がある。

【図面の簡単な説明】

【図１】この発明のＤＭＡ転送制御方法で用いられる
ＤＭＡコントローラのバス要求信号発生回路の構成を示
すブロック図である。

【図２】この発明の実施の形態１によるＤＭＡ転送制
御方法で用いられるＤＭＡ要求受付回路の構成を示すブ
ロック図である。

【図３】上記実施の形態１におけるＤＭＡ転送動作の
タイミングを示すタイミングチャートである。

【図４】この発明の実施の形態２によるＤＭＡ転送制
御方法で用いられるＤＭＡ要求受付回路の構成を示すブ
ロック図である。

【図５】この発明の実施の形態３によるＤＭＡ転送制
御方法で用いられるＤＭＡ要求受付回路の構成を示すブ
ロック図である。

【図６】上記実施の形態３におけるＤＭＡ許可ビット
制御回路の構成を示す回路図である。

【図７】上記実施の形態３におけるＤＭＡ転送動作の
タイミングを示すタイミングチャートである。

【図８】この発明の実施の形態４によるＤＭＡ転送制
御方法で用いられるＤＭＡＮＧ割り込み信号発生回路の
構成を示す回路図である。

【図９】上記実施の形態４におけるＤＭＡＮＧ割り込
み信号の発生タイミングを示すタイミングチャートであ
る。

【図１０】上記実施の形態４におけるＤＭＡＮＧ割り
込み動作のタイミングを示すタイミングチャートであ
る。

【図１１】この発明の実施の形態５によるＤＭＡ転送
制御方法で用いられるＤＭＡＮＧ割り込み信号発生回路
の構成を示す回路図である。

【図１２】上記実施の形態５におけるＤＭＡＮＧ割り
込み信号の発生タイミングを示すタイミングチャートで
ある。

【図１３】上記実施の形態５におけるＤＭＡＮＧ割り
込み動作のタイミングを示すタイミングチャートであ
る。

【図１４】この発明の実施の形態６によるＤＭＡ転送
制御方法で用いられるＤＭＡ関連レジスタ書き込み回路
の構成を示す回路図である。

【図１５】この発明の実施の形態７によるＤＭＡ転送
制御方法で用いられるエラーフラグセット回路の構成を
示す回路図である。

【図１６】この発明の実施の形態８によるＤＭＡ転送
制御方法で用いられるバス要求受付回路の構成を示すブ
ロック図である。

【図１７】上記実施の形態８におけるＤＭＡ要求フラ
グクリア回路の構成を示す回路図である。

【図１８】上記実施の形態８におけるＤＭＡ要求フラ
グクリア信号の発生タイミングを示すタイミングチャー
トである。

【図１９】この発明の実施の形態９によるＤＭＡ転送
制御方法で用いられるバス要求受付回路の構成を示すブ
ロック図である。

【図２０】この発明の実施の形態１０によるＤＭＡ転
送制御方法で用いられるバス要求受付回路の構成を示す
ブロック図である。

【図２１】上記実施の形態１０におけるＤＭＡ制御レ
ジスタの構成を示す説明図である。

【図２２】従来のＤＭＡ転送制御方法で用いられるＤ
ＭＡ要求受付回路の構成を示すブロック図である。

【図２３】従来の通常のＤＭＡ転送動作のタイミング
を示すタイミングチャートである。

【図２４】従来の予定外のＤＭＡ要求が入力された場
合のＤＭＡ転送動作のタイミングを示すタイミングチャ
ートである。

【符号の説明】１ＤＭＡ要求フラグ、５ＤＭＡ要求ラッチ選択ビッ
ト、１２ＤＭＡ要求フラグクリア選択ビット、５０
ＤＭＡ関連レジスタ、５６エラーフラグ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者安達聖東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B061 BA03 BB01 DD00 QQ01 QQ03 RR02 RR03

Claims

【特許請求の範囲】

【請求項１】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグとを持ち、前記ＤＭＡ許可ビットをセットした状態で前記ＤＭＡ要
求フラグがセットされた場合にＤＭＡ転送を開始するＤ
ＭＡ転送制御方法において、前記ＤＭＡ許可ビットがセットされていない場合には、
前記ＤＭＡ要求フラグのセットを禁止することを特徴と
するＤＭＡ転送制御方法。
【請求項２】ＤＭＡ要求ラッチ選択ビットを備え、ＤＭＡ許可ビットがセットされていない場合にＤＭＡ要
求フラグのセットを禁止するか、前記ＤＭＡ許可ビットの内容には関係なく、ＤＭＡ要求
が入力されれば前記ＤＭＡ要求フラグのセットを可能と
するかを、前記ＤＭＡ要求ラッチ選択ビットの内容にしたがって選
択することを特徴とする請求項１記載のＤＭＡ転送制御
方法。
【請求項３】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグとを持ち、前記ＤＭＡ許可ビットをセットした状態で前記ＤＭＡ要
求フラグがセットされた場合にＤＭＡ転送を開始するＤ
ＭＡ転送制御方法において、前記ＤＭＡ許可ビットがクリア状態で、前記ＤＭＡ要求
フラグがセットされている場合、前記ＤＭＡ要求フラグ
が一旦クリアされるまで、前記ＤＭＡ許可ビットの新た
なセットを禁止することを特徴とするＤＭＡ転送制御方
法。
【請求項４】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグとを持ち、前記ＤＭＡ許可ビットをセットした状態で前記ＤＭＡ要
求フラグがセットされた場合にＤＭＡ転送を開始するＤ
ＭＡ転送制御方法において、前記ＤＭＡ許可ビットがクリア状態で、前記ＤＭＡ要求
フラグがセットされている場合に、前記ＤＭＡ許可ビッ
トを新たにセットすると割り込みを発生させることを特
徴とするＤＭＡ転送制御方法。
【請求項５】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグとを持ち、前記ＤＭＡ許可ビットをセットした状態で前記ＤＭＡ要
求フラグがセットされた場合にＤＭＡ転送を開始するＤ
ＭＡ転送制御方法において、前記ＤＭＡ許可ビットがクリア状態の時に、前記ＤＭＡ
要求フラグがセットされると割り込みを発生させること
を特徴とするＤＭＡ転送制御方法。
【請求項６】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグとを持ち、前記ＤＭＡ転送のための転送パラメータを、あらかじめ
ＤＭＡ関連レジスタに格納しておき、前記ＤＭＡ許可ビットをセットした状態で前記ＤＭＡ要
求フラグがセットされた場合に、前記ＤＭＡ関連レジス
タの内容に基づいてＤＭＡ転送を開始するＤＭＡ転送制
御方法において、前記ＤＭＡ要求フラグあるいは前記ＤＭＡ許可ビットが
セットされている状態では、前記ＤＭＡ関連レジスタの
内容の書き換えを禁止することを特徴とするＤＭＡ転送
制御方法。
【請求項７】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグとを持ち、前記ＤＭＡ転送のための転送パラメータを、あらかじめ
ＤＭＡ関連レジスタに格納しておき、前記ＤＭＡ許可ビットをセットした状態で前記ＤＭＡ要
求フラグがセットされた場合に、前記ＤＭＡ関連レジス
タの内容に基づいてＤＭＡ転送を開始するＤＭＡ転送制
御方法において、前記ＤＭＡ要求フラグあるいは前記ＤＭＡ許可ビットが
セットされている状態で、前記ＤＭＡ関連レジスタの内
容の書き換えを指示した場合、その旨を表示するエラー
フラグのセットを行うことを特徴とするＤＭＡ転送制御
方法。
【請求項８】ＤＭＡ転送を許可するためのＤＭＡ許可
ビットと、ＤＭＡ要求を受け付けるとセットされるＤＭ
Ａ要求フラグとを持ち、前記ＤＭＡ許可ビットをセットした状態で前記ＤＭＡ要
求フラグがセットされた場合にＤＭＡ転送を開始するＤ
ＭＡ転送制御方法において、前記ＤＭＡ許可ビットをセットした時点で、前記ＤＭＡ
要求フラグを一旦クリアした後、前記ＤＭＡ要求を受け
付けるようにしたことを特徴とするＤＭＡ転送制御方
法。
【請求項９】ＤＭＡ要求フラグクリア選択ビットを備
え、ＤＭＡ許可ビットをセットした時点でＤＭＡ要求フラグ
を一旦クリアするか、前記ＤＭＡ許可ビットの内容とは
無関係にＤＭＡ要求を受け付けるかを、前記ＤＭＡ要求フラグクリア選択ビットの内容にしたが
って選択することを特徴とする請求項８記載のＤＭＡ転
送制御方法。
【請求項１０】ＤＭＡ許可ビットとして、ＤＭＡ転送
の許可／禁止を選択するための＃１許可ビットと、ＤＭ
Ａ転送の許可／禁止を選択するとともに、当該ＤＭＡ許
可ビットをセットした時点でＤＭＡ要求フラグを一旦ク
リアする＃２許可ビットとを備え、前記ＤＭＡ許可ビットをセットした時点でＤＭＡ要求フ
ラグを一旦クリアするか、前記ＤＭＡ許可ビットの内容
とは無関係にＤＭＡ要求を受け付けるかを、前記＃１許可ビットと＃２許可ビットのいずれをセット
するかによって選択することを特徴とする請求項８記載
のＤＭＡ転送制御方法。