IT9067903A1 - Dispositivo di indirizzamento di memoria - Google Patents

Description

Descrizione dell 'invenzioni lindustriale dal titolo:

" Dispositivo di indirizzamento di memoria"

TESTO DELLA DESCRIZIONE

La presente invenzione riguarda un dispositivo di indirizzamento di memoria per un apparato di elaborazione dati comprendente una manoria (RAM), una unità centrale (CPU) atta a generare segnali di indirizzo per una prima locazione della memoria ed una unità di controllo memoria (MCU) atta a convertire i segnali di indirizzo in un codice di indirizzo memoria per indirizzare la locazione, ed in cui l'unità centrale è attivabile per un trasferimento a raffica (burst) di dati di una serie di locazioni disposte secondo un predeterminato ordine rispetto alla prima locazione.

Negli apparati noti di questo tipo, un ciclo di lettura o scrittura di un dato in una locazione di memoria richiede all'unità di controllo memoria un periodo di indirizzamento (TI) per 1'indirizzamento della locazione ed un periodo di trasferimento (T2) per caricare il dato da scrivere o, rispettivamente, per disporre del dato memorizzato.

L'indirizzamento burst di una serie di locazioni di memoria prevede che i cicli di lettura o scrittura comprendano un unico periodo di indirizzamento per la prima locazione, al quale secfue irrmediatamente dopo una serie di periodi di trasferimento per il solo trasferimento dei dati delle altre locazioni. Le unità di controllo memoria oggi disponibili a basso prezzo non sono però capaci di realizzare indirizzamenti multipli autonomamente dall'unità centrale e di abilitare la 'CPU a traferire i dati nel modo burst.

Il problema tecnico della presente invenzione è quello di realizzare un apparato di elaborazione dati di costo relativamente basso che possa indirizzare in sequenza, una serie di indirizzi di memoria, con un unico periodo di indirizzamento (Tl) dell'unità centrale e utilizzando una unità di controllo memoria inerentemente sprovvista della prestazione di indirizzamento multiplo.

Questo problema è risolto dal dispositivo di indirizzamento dell'invenzione, il quale è caratterizzato da circuiti di controllo atti a generare segnali di abilitazione e di attesa per predisporre l'unità centrale ad un ciclo di trasferimento burst e per tenere l'unità di controllo memoria in uno stato di attesa durante il trasferimento burst e da un circuito generatore di indirizzi atto a generare in sequenza una serie di codici di altri indirizzi di memoria per indirizzare la serie di locazioni della memoria durante il ciclo di trasferimento burst.

L'invenzione è particolarmente adatta alla realizzazione di Personal Conputer inpieganti CPU i486 della INTEL, ma "chip set" per CPU 80386/DX, quali ad esempio unità 82C330, 82C331,82C332 della VLSI Technology Ine.

Le caratteristiche dell'invenzione saranno chiare dalla descrizione seguente fatta a titolo esemplificativo ma non limitativo, con l'ausilio degli annessi disegni in cui:

Fig. 1 è uno schema a blocchi dell'apparato per l'elaborazione dati, con il dispositivo di indirizzamento dell 'invenzione;

Fig. 2 è uno schema dettagliato del dispositivo di indirizzamento dell'invenzione;

Fig. 3 è un diagramma di tempo di alcuni segnali dell'apparato di Fig. 1, in una prima condizione di lavoro;

Fig. 4 è un diagramma di tenpo di alcuni segnali dell'apparato di Fig. 1, in una seconda condizione di lavoro; e Fig. 5 è uno schema di uno dei blocchi di Fig. 1.

Con riferimento alla figura 1, l'apparato dell'invenzione è indicato con 20 e conprende una unità centrale (CPU) 21, una serie di memorie (RAM) 22, di tipo dinamico, Static Column, ed una unità «di controllo memorie (MCU) 23. La CPU 21 e le RAM 22 sono collecfate a linee dati DBUS 24 per il trasferimento di dati fra le unità. La MCU 23 è interposta fra la CPU 21 e la serie di RAM 22 ed è inoltre collegata con la CPU tramite linee di indirizzo ABUS 26 per ricevere segnali di indirizzo per le memorie 22. L'unità controllo memorie 23, in risposta ai segnali di ABUS, fornisce alle RAM 22 un codice di indirizzo memoria, tramite linee di indirizzo memoria MABUS 27, per indirizzare una rispettiva locazione. La CPU 21 e la MCU 23 sono inoltre collegate fra di loro da linee di controllo CBUS 25. Le linee dati DBUS 24 e le linee di indirizzo ABUS 26 hanno parallelismo 32.

Le RAM 22 hanno, per le rispettive locazioni, una struttura a matrice che conprende righe e colonne e sono organizzate su più banchi 30n, ad esempio da due a quattro, (n variabile fra 0 e 3) ed in cui ciascun banco conprende quattro moduli con parallelismo a 8 bit, indicati con 35m (m variabile tra 0 e 3). La CPU 21, le RAM 22 e la MCU 23 sono costituite esemplificativamente da un microprocessore i486 della INTEL Co., da memorie: del tipo HM 514258JP-6 della Hitachi Ltd. e da una unità di controllo 82C330 della VLSI Technology.

Un banco 30n ed uno o più moduli 35 m delle memorie 22 sono selezionabili dalla CPU 21 tramite un codice di abilitazione su un terminale BE (Fig.2) ed un segnale attivo su un suo terminale ADS collegati a corrispondenti terminali della MCU 23 tramite linee di CBUS 25 designate con le stesse lettere. La CPU 21 abilita inoltre la lettura dei segnali di indirizzo di ABUS, inviando un segnale attivo su un suo terminale HOLDA a sua volta collegato alla MCU 23 tramite una corrispondente linea di CBUS 25. La MCU 23 è prevista per staticizzare il codice di abilitazione ed esegue la selezione di uno o più moduli 35ra e di un banco 30n, inviando un segnale attivo su una o più linee, indicate con LBEm e CASBn (n ed m variabili fra 0 e 3), di CBUS 25.

L'apparato 20 (Fig. 1) conprende ancora un circuito di tenporizzazione (timer) 28 per la generazione di segnali di orologio CLK, un circuito di reset 29 per generare un segnale RESET all'accensione, unità periferiche locali ed esterne ed un circuito controllo periferiche (ISA) 34. Le unità periferiche locali conprendono memorie ROM 37, contenenti i prograimd BIOS (Basic Input Output System), ed una unità controllo tastiera 31 che controlla una tastiera 32 ed un puntatore (mouse) 33. Le unità periferiche esterne sono collegabili all'apparato 20 tramite connettori 36 e comprendono una unità a dischi flessibili FDU, una unita' video VGA, unità a dischi rigidi HDU AT e HDU SCSI e stampanti seriali SPRN e parallele PPRN.

Il circuito di controllo 34 è ad esempio del tipo 82C331 ed è atto ad indirizzare le ROM e le unità periferiche esterne tramite ura linea indirizzi SABUS e a ricevere e trasmettere dati relativamente alle unità periferiche locali e a quelle esterne tramite linee dati XDBUS e SDBUS. Il circuito 34 ha anche funzione di richiesta di interruzione per la CPU e di controllo per gli accessi diretti (DMA) alla memoria 22, tramite linee 40. Un circuito buffer 38, ad esempio del tipo 82C332, è interposto fra le linee dati SDBUS e XDBUS, è controllato da linee di C.BUS 25 e riceve anche i dati dalle ROM 37, tramite linee dati MDBUS. Il circuito 34 è suscettibile di caricare registri di progranmazione della MCU 23, tramite le linee XDBUS, sulla base dei programmi specifici delle ROM 37. I circuiti 31, 34, 37 e 38 ed il loro funzionamento non vengono descritti perchè al di fuori dell'ambito della presente invenzione.

Il microprocessore di tipo i486 della INTEL usato per la CPU 21 controlla il trasferimento di dati su DBUS 24 con un parallelismo massimo di 32 bit. Ha inoltre la possibilità di trattare dati a 64 bit e a 128 bit, per calcoli a virgola mobile, tramite un coprocessore matematico non indicato sui disegni e per caricare in modo velocizzato una sua memoria cache interna. Il caricamento di dati a più di 32 bit è effettuato con un processo di trasferimento multiplo che richiede fino a quattro accessi alle memorie 22. La CPU 21 prevede due diversi modi di tasferimento, uno di tipo normale e uno di tipo a raffica (burst), ed in cui il trasferimento burst con parallelismo a 32 bit è limitato alla sola funzione di lettura dalle memorie 22.

In un trasferimento normale, la CPU 21 trasferisce ciascun dato in due periodi di CLK (Fig. 3), rispettivamente TI e T2, di cui il periodo TI è destinato all'indirizzamento parziale della locazione ed il periodo T2 è destinato al completamento dell'indirizzamento e alla disponibilità del dato sulla linea dati DBUS. Nel trasferimento burst, la CPU richiede due periodi di CLK (Fig. 4) Tl e T2 per la disponibilità del solo primo dato, mentre richiede singoli periodi T2 per il trasferimento degli altri dati della serie di dati. Pert anto, ad esenpio, per il trasferimento dei dati di quattro locazioni A, B, C e D nel modo normale, la CPU 22 richiederà otto periodi di CLK (Fig. 3), costituiti da (T1+T2)+(T1+T2)+(T1+T2)+(T1+T2). Il trasferimento dei quattro dati nel modo burst richederà invece solo cinque periodi di CLK (Fig. 4), costituiti da (T1+T2)+T2+T2+T2.

Nel modo di trasferimento nom ale, la CPU 21 (Fig. 2) fornisce su ABUS 26 i segnali di indirizzo a 32 bit per ciascuna della locazione A, B, C, D. L'utilizzo di questi segnali da part e della MCU 23 è consentito dallo stato attivo del segnale di abilitazione su ADS (Fig. 3) all'inizio di ciascuno dei periodi Tl.

La CPU riconosce che l'apparato 20 ha completato il trasferimento del primo dato ed è pronto a ricevere un nuovo indirizzo, quando riceve, alla fine del periodo T2, un segnale attivo su un suo terminale RDY. Se invece il segnale su RDY è inattivo alla fine di T2 ciò indica che l'apparato 20 richiede uno stato di attesa, ADS viene disattivato e si ripete il ciclo per un altro periodo T2, (non indicato nei disegni) in modo da completare il trasferimento del dato.

La CPU 21 segnala inoltre che il trasferimento è normale generando, durante ciascun periodo T2, un segnale attivo su un terminale BLAST, collegato ad una delle linee CBUS rappresentata con la stessa designazione e che indica che il dato trasferito è l'ultimo di una serie.

Nel modo di trasferimento burst, la CPU 21 (Fig. 2) fornisce su ABUS 26 i segnali di indirizzo a 32 bit della sola prima locazione A per il trasferimento dei dati nel periodo T1+T2. Pertanto dovranno essere previsti opportuni circuiti esterni per indirizzare in tre successivi periodi T2 le tre altre loccizioni B, C e D adiacenti alla locazione A. Il segnale su ADS (Fig. 4) viene mantenuto inattivo a partire dalla fine del primo periodo T2. Il segnale attivo su ADS, in accordo con le specifiche del microprocessore i486, non sarà però valido per una staticizzazione corretta dei segnali della linea BE e quindi per la definizione dei segnali su LBEm.

Per la gestione di un trasferimento burst, la CPU 21 richiede che il segnale sul terminale RDY sia inattivo alla fine del periodo T2, indicativo che il sistema non è pronto a ricevere un altro indirizzo, e che sia anche attivo un segnale di conferma su un terminale BRDY, indicativo che il sìstana è capace di indirizzare in sequenza più locazioni di memoria. La CPU 21, a sua volta, sarà pronta a trasferire i dati alla fine del secondo, del terzo e del quarto periodo T2, in risposta a segnali del sistema attivi sul terminale BRDY e inattivi sul terminale RDY. Il segnale sul terminale BLAST sarà inattivo alla fine dei primi cicli della serie per indicare che il dato da trasferire non è l'ultimo, mentre il trasferimento dell'ultimo dato della serie sarà segnalato dalla CPU con la generazione di un segnale attivo su BLAST

Le MCU 23 di tipo 82C330 e simili MCU per chip set 386 comprendono terminali di uscita READY-OUt e di ingresso READY-IN. Il terminale READY-OUT è atto a fornire un segnale attivo incLicativo che la MCU 23 è pronta alla generazione degli indirizzi di memoria e che, negli apparati noti, è previsto per essere collegato con il terminale RDY della CPU 21. Il terminale READY-IN è atto a ricevere un altro segnale attivo per l'abilitazione alla generazione di indirizzi, ad esempio per un tasferimento ritardato ad opera di un coprocessore. Negli apparati noti mancanti del coprocessore, il terminale READY-IN è reso inoperativo mediante collegamento diretto con READY-OUT. Questi tipi di MCU 23 non sono tuttavia in grado nè di indirizzare autonomamente locazioni di memoria nè di generare i segnali attivi sul terminale BRDY.

Il codice di indirizzo di memoria viene fornito dalla MCU 23 (Fig. 1) su MABUS 27 come conversione dei segnali di ABUS e comprende, in sequenza, due codici RIG e COL. I due codici RIG e COL sono utilizzabili per l'accesso alla riga e alla colonna di una locazione delle RAM 22, in sincronismo con due segnali di abilitazione attivi su linee RASn e CASnm (n ed m variabili fra 0 e 3) della memoria 22 controllate dalla MCU 23. Le linee RASn sono collegate ciascuna con un banco 30n e sono comuni a tutti i moduli 35m del banco stesso mentre le linee CASnm sono collegate individualmente ai moduli 35n.

Ciascun modulo 35m (Figura 5) comprende una matrice di memoria 41 in cui le locazioni sono organizzate secondo righe e colonne, un registro latch 42 ed un circuito buffer 43 collegato con la linea DBUS 24. La matrice 41 utilizza i segnali sulle linee di MABUS 27 ad essa collegate sia per la definizione della riga che per la definizione della colonna della locazione desiderata. L'indirizzo di riga è comune a tutti i moduli di un banco e viene staticizzato dal registro latch 42 di ciascun modulo in risposta ad una comnutazione alto/basso del segnale sulla corrispondente linea RASn, mentre l'indirizzo della colonna viene fornito alla matrice dallo stato delle linee MABUS 27, senza alcuna staticizzazione. Il segnale attivo sulle linee di CASnm relative ad uno o più moduli 35m del banco 30n opera sul circuito buffer 43 e consente il collegamento della locazione indirizzata di uno o più moduli 35m con la linea dati DBUS 24.

Se non viene provocata una nuova conmutazione del segnale attivo sulle linee RASn, ogni variazione sulle linee MABUS 27 provoca in ciascuna matrice 41 l'accesso alla locazione di una differente colonna. Dopo un brevissimo ritardo, il dato sarà presente sulla linea DBUS 24 per il trasferimento di lettura. Ciò consente, come è noto, di risparmiare tempo nel caso che si voglia indirizzare una locazione avente la stessa riga di una locazione precedente (Fast page mode).

La MCU 23, in risposta al segnale attivo su ADS, è atta a generare, su terminali collegati con le linee RASn, un segnale attivo alla fine di un primo periodo di tempo Tl, per indirizzare la riga della locazione desiderata. Durante il periodo T2, i segnali attivi su una o più linee LBEm e CASBN abiliteranno uno o più moduli 35m del banco 30n. Infine La MCU 23 è atta a generare un segnale attivo su un terminale ed una linea RAMW per selezionare la scrittura dei dati nella locazione di memoria indirizzata. Il segnale su RAMN risulterà invece inattivo nel caso di lettura della locazione.

Negli apparati noti, i segnali sulle linee LBEm e CASBn sono usati da un opportuno circuito di interfaccia per la generazione dei segnali attivi su una o più linee CASnm per la lettura del dato sulla colonna del modulo o dei moduli 35m definiti callo stato temporaneo delle linee MABUS. Nel caso che il suo tenninale READY-IN sia stato reso operativo e riceva un segnale attivo alla fine di T2, la MCU 23 disattiverà i segnali sulle linee RASn e CASBn alla fine del primo ciclo T2.

Il dispositivo dell'invenzione è indicato con 46 in figura 2 e comprende un circuito sequenzlatore 47 atto a generare un segnale attivo sul terminale BRDY ed una sequenza di segnali di controllo, un circuito generatore di indirizzi 48 per generare segnali di indirizzi aggiuntivi ed un circuito multiplexer 49 per trasferire su MABUS 27 i segnali di indirizzo aggiuntivi. Il terminale READY-IN di MCU 23 è scollegato da READY-OUT, il tenninale READY-OLTT é scollegato da RDY e il dispositivo 46 conprende circuiti di controllo per il trasferimento di segnali fra la CPU 21, la MCU 23 e le RAM 22, costituiti da un circuito di abilitazione memoria 52 per generare i segnali sulle linee CASnm per le RAM 22 e da un circuito di abilitazione al trasferimento 53 per generare i segnali attivi sulla linea READY-IN per la MCU 23 e sulla linea RDY per la CPU 21.

Il circuito sequenziatore 47 riceve dalla MCU 23 i segnali delle line« RAMW e CASBn e, dalla CPU 21, i segnali dalle linee BLAST e HOLDA e, tramite una linea A(2) di ABUS 26, un segnale di indirizzo con il bit meno significativo. Il circuito 47 ha sostanzialmente la funzione di interpretare il tipo di trasferimento normale o burst richiesto dalla CPU 21 ed è atto a generare un segnale attivo su una linea 55 collegata al terminale BRDY e designata con le stesse lettere, e dei segnali di controllo attivi su linee BURST 56, LOAD 57 ed AIN 58. La linea BRDY 55 è collegata, oltre che con la CPU 21 con il generatore di indirizzi 48 e con il circuito di abilitazione 53, la linea BURST 56 è collegata con i quattro circuiti 48, 49, 52 e 53 e le linee LOAD 57 e AIN 58 sono collegate con il generatore di indirizzi 48 e con il circuito di abilitazione 52.

Il generatore di indirizzi 48 riceve anche i bit meno significativi di MABUS 27 tramite linee MA7 ed MA8 provenienti dalla MCU 23 e indicata con 62 ed è collegato con il multiplexer 49 tramite linee di altri indirizzi 61 per fornire i segnali di indirizzo aggiuntivi BMA7 e BMA8, relativi alle colonne delle locazioni di memoria, nel modo di trasferimento burst, e per una sequenza massima di quattro· locazioni.

Il multiplexer 49 riceve anche i codici di indirizzo con i bit meno significativi dalle linee MA7 ed MA8 e fornisce i corrispondenti bit dell'indirizzo di colonna delle RAM 22 tramite due linee di MABUS 27, dirette alle RAM 22 e indicate con 63. La provenienza dei bit sulla linea 63 dalle linee 61 o dalle linee 62 dipende dallo stato rispettivamente attivo o inattivo della linea EURST sul multiplexer 49. I codici di indirizzo delle colonne delle RAM 22 sono quindi definiti direttamente dallo stato delle linee MABUS 27 in uscita da MCU 23 per i bit più significativi e dallo stato delle linee 63 per i due bit meno significativi.

Il circuito di abilitazione memoria 52 è atto a generare i segnali per le linee CASnm, indicate anche con 64, ed è atto a ricevere i segnali delle linee LBEm e CASBn, indicate anche·con 66 e 67. In particolare, il circuito 52 mantiene attivi quattro segnali CASnl, CASn2j CASn3 e CASn4 per i quattro moduli 35-1, 35-2, 35-3 e 35-4 del banco 30n originaramente indirizzato dalla MCU 23 e fino al trasferimento burst di tutti i dati, garantendo che il loro trasferimento avvenga con un parallelismo di 32 bit, in accordo con la seguente logica:

CASnm= !(iBURST&CASBn CASBn&LBEm) (n=0:3 ; m=0:3) dove i simboli indicano: I:= NOT; &:= AND e := OR.

Il circuito di abilitazione al trasferimento 53 è collegato con la CPU 21 e con la MCU 23 tramite linee 68 e 69 per ricevere rispettivamente i segnali delle linee BLAST e READY-OUT, Il circuito 53 è anche collegato con la CPU 21 e con la MCU 23, tramite una linea 71, per inviare un segnale attivo sulla linea READY-IN e quindi sul terminale RDY. A fronte dei segnali attivi sulle linee BURST e BRDY ed in risposta ad un segnale attivo sulla linea READY-OUT, il circuito 53 abilita la MCU 23 al trasferimento, trasmettendo un segnale attivo sulla linea READY-IN. Il circuito 53 disabilita invece la MCU 23, in risposta al segnale attivo sulla linea BURST, non trasmettendo il segnale attivo sulla linea READY-IN in risposta al segnale attivo sulla linea READY-OUT, sulla base della seguente logica:

READY-IN=1(!BLAST&!BRDY BURST&!READY-OUT) Nel caso di ricevimento del segnale attivo sulla linea READY-IN, la MCU 23 indirizza un ciclo di memoria nei modi previsti per un trasferimento normale. Il segnale BURST sarà inattivo ed il multiplexer 49 prow ederà a trasferire sulle linee 62 i bit meno significativi provenienti dalla MCU 23.

La disattivazione della MCU 23 assicura che sulla linea MABUS 27 siano mantenuti gli stessi codici di indirizzo della colonna della prima locazione indirizzata durante il trasferimento burst. Il sequenziatore 47 pertanto farà iniziare alla MCU 23 un ciclo di accesso alle RAM 22, inibirà il funzionamento della MCU 23 durante i cicli successivi e si sostituirà ad essa nell'indirizzare le locazioni associate al trasferimento dei dati fra RAM e CPU. In questo caso, il multiplexer 49 sarà abilitato dal segnale attivo BURST e trasferirà sulle linee 62 i segnali delle linee di altri indirizzi 61.

La sequenza di generazione dei codici di colonna, la durata degli stessi sulle linee MABUS 27 e la sincronizzazione fra CPU e. RAM per il trasferimento dei dati sono gestiti dal sequenziatore 47, tramite i suoi segnali di uscita sulle linee BURST, LOAD, AIN e BRDY, secondo le seguenti logiche, in cui si è omessa l'influenza del segnale RESET, inattivo durante il funzioname.nto a regime.

I circuiti 47, 48, 49, 52, e 53 sono realizzati con componente logici specializzati, di tipo noto, ow ero e preferibilmente con circuiti logici progammabili (PAL) aneli essi di tipo noto e pertanto non descritti.

Risulta chiaro che il dispositivo dell'invenzione comprende circuiti di controllo 52 e 53 atti a generare segnali di abilitazione (su BRDY) e di attesa (su READY-IN) per predisporre l'unità centrale 21 ad un trasferimento burst e per tenere l'unità di controllo memoria 23 in uno stato di attesa durante un ciclo trasferimento burst ed un circuito generatore di indirizzi 48 atto a generare in sequenza una serie di codici di altri indirizzi di memoria BMA7 e BMA8, per indirizzare la serie di locazioni della memoria durante il ciclo di trasferimento burst.

Claims (8)

1. RIVENDICAZIONI 1. Dispositivo di indirizzamento di memoria per un apparato di elaborazione dati comprendente una memoria (RAM), una unità centrale 'CPU) atta a generare segnali di indirizzo per una prima locazioni di memoria, ed una unità di controllo memoria (MCU) atta a convertire i segnali di indirizzo in un codice di indirizzo memoria per indirizzare detta prima locazione ed in cui l'unità centrale è attivabile per un trasferimento multiplo a raffica (burst) di dati relativi ad una serie di locazioni della memoria disposte secondo un predeterminato ordine rispetto a detta prima locazione, caratterizzato da circuiti di controllo atti a generare segnali di abilitazione e di attesa per predisporre l'unità centrale ad un ciclo di trasferimento burst e per tenere l'unità di controllo memoria in uno stato di attesa durante detto trasferimento burst; e da un circuito generatore di indirizzi atto a generare in sequenza una serie di codici di altri indirizzi di memoria per indirizzare detta serie di locazioni della memoria durante il ciclo di trasferimento burst.
2. 2. Dispositivo di indirizzamento di memoria secondo la rivendicazione 1, in cui l'unità centrale comprende un terminale di uscite. (BLAST) attivabile con un segnale indicativo di un ultimo dc.to di una sequenza, un primo terminale di ingresso (RDY) atto a ricevere un segnale di abilitazione alla generazione di altri segnali di indirizzo ed un secondo terminale di ingresso (BRDY) atto a ricevere un segnale di abilitazione per un trasferimento burst, caratterizzato da ciò che detti, circuiti di controllo conprendono un circuito di abilitazione al trasferimento che risponde ad un segnale del suddetto terminale di uscita (BLAST) rappresentativo che l'ultima locazione non è l'ultima di una sequenza, per generare un segnale (inattivo) di disabilitazione alla generazione dei segnali di indirizzo sul primo terminale d'ingresso (RDY) ed un segnale (attivo) di abilitazione al trasferimento burst sul secondo terminale d'ingresso (BRDY).
3. 3. Dispositivo di indirizzamento di memoria secondo la rivendicazione 1 o 2, caratterizzato da ciò che detti circuiti di controllo conprendono un circuito sequenziatore atto a fornire una sequenza di segnali di controllo al suddetto circuito generatore di indirizzi per attivare la generazione della serie di codici di altri indirizzi.
4. 4. Dispositivo secondo le rivendicazioni 2 e 3, caratterizzato da ciò che il circuito sequenziatore è collegato in ingresso con detto terminale di uscita (BLAST) e fornisce il segnale ili abilitazione al trasferimento burst al secondo terminale d'ingresso (BRDY) dell'unità centrale.
5. 5. Dispositivo secondo la rivendicazione 4, caratterizzato da ciò che detto circuito di abilitazione al trasferimento riceve detto segnale di abilitazione al trasferimento burst dal suddetto circuito sequenziatore e fornisce il segnale di abilitazione su detto primo terminale d'ingresso (RDY).
6. 6. Dispositivo secondo una delle rivendicazioni da 2 a 5, caratterizzato da ciò che detto dispositivo è applicato in un apparato in cui la memoria è del tipo Static Column ed è distribuita in più banchi e più moduli ed in cui 1' unità di controllo memorie controlla segnali di linee controllo banco e moduli (LBEm, CASBn) atte all'abilitazione alla lettura di un banco e di uno o più moduli e da ciò che detti circuiti di controllo comprendono un circuito di abilitazione all'indirizzamento della memoria atto a rispondere ai segnali delle linee controllo banco e moduli per generare segnali di controllo moduli (CASnm) in parallelo per tutti i moduli di un banco abilitato in un ciclo di trasferimento burst.
7. 7. Dispositivo secondo una delle rivendicazioni precedenti, caratterizzato da ciò che detti circuiti di controllo comprendono un circuito multiplexer atto a fornire a dette memorie ;L codici di altri indirizzi generati dal circuito generatore di indirizzi in sostituzione del codice di indirizzo di memoria dell'unità di controllo manoria.
8. 8. Dispositivo di indirizzamento di memoria sostanzialmente come descritto e con riferimento agli annessi disegni.