KR20210028308A - 증폭기 및 그것을 포함하는 이미지 센서 장치 - Google Patents
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Abstract
본 발명의 실시 예에 따른 증폭기는 입력 노드 및 플로팅 노드 사이에 연결된 제1 커패시터, 플로팅 노드 및 출력 노드 사이에 연결된 제2 커패시터, 전원 전압 및 출력 노드 사이에 연결되고 플로팅 노드의 레벨에 응답하여 동작하도록 구성된 증폭 소자, 출력 노드 및 접지 전압 사이에 연결된 전류 바이어스, 플로팅 노드 및 중간 노드 사이에 연결되고, 리셋 바이어스에 응답하여 동작하도록 구성된 제1 리셋 스위치, 중간 노드 및 출력 노드 사이에 연결되고, 리셋 바이어스에 응답하여 동작하도록 구성된 제2 리셋 스위치, 및 리셋 신호에 응답하여 중간 노드의 리셋 전압 및 제1 레벨 중 하나를 리셋 바이어스로 출력하도록 구성된 리셋 바이어스 생성기를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로 더욱 상세하게는 증폭기 및 그것을 포함하는 이미지 센서 장치에 관한 것이다.
이미지 센서 장치는 외부로부터 입사된 광을 기반으로 전기적 신호 또는 디지털 신호를 생성하는 장치이다. 최근에는, 외부로부터 입사된 광의 크기의 변화량에 따라 이벤트 신호를 출력하는 이벤트 기반 센서, 예를 들어, 동적 비전 센서(DVS; dynamic vision sensor)가 개발되고 있다.
일반적으로, 이벤트 기반 센서는 컨버터, 증폭기 등과 같은 다양한 구성 요소들을 사용하여 이벤트 신호를 출력한다. 이 때, 컨버터 또는 증폭기에서 다양한 요인으로 인한 누설 전류 또는 장치 잡음이 발생할 수 있으며, 이에 따라 의도하지 않은 거짓 이벤트가 발생하는 문제점이 있다.
본 발명의 목적은 누설 전류 및 장치 잡음을 제거하여 신뢰성을 향상시킬 수 있는 증폭기 및 그것을 포함하는 이미지 센서 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 증폭기는 입력 노드 및 플로팅 노드 사이에 연결된 제1 커패시터, 상기 플로팅 노드 및 출력 노드 사이에 연결된 제2 커패시터, 전원 전압 및 상기 출력 노드 사이에 연결되고 상기 플로팅 노드의 레벨에 응답하여 동작하도록 구성된 증폭 소자, 상기 출력 노드 및 접지 전압 사이에 연결된 전류 바이어스, 상기 플로팅 노드 및 중간 노드 사이에 연결되고, 리셋 바이어스에 응답하여 동작하도록 구성된 제1 리셋 스위치, 상기 중간 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 리셋 스위치, 및 리셋 신호에 응답하여 상기 중간 노드의 리셋 전압 및 제1 레벨 중 하나를 상기 리셋 바이어스로 출력하도록 구성된 리셋 바이어스 생성기를 포함한다.
본 발명의 실시 예에 따른 증폭기는 입력 노드 및 플로팅 노드 사이에 연결된 제1 커패시터를 포함하고, 상기 입력 노드를 통해 수신된 입력 전압의 변화를 기반으로 출력 전압을 출력 노드를 통해 출력하도록 구성된 증폭 회로, 상기 플로팅 노드 및 상기 출력 노드 사이에 연결되고, 리셋 바이어스에 응답하여 상기 플로팅 노드 및 상기 출력 노드를 리셋 전압으로 리셋시키도록 구성된 리셋 스위치, 및 외부로부터의 리셋 신호에 응답하여, 상기 리셋 전압 및 제1 전압 중 어느 하나를 기반으로 상기 리셋 바이어스를 출력하도록 구성된 리셋 바이어스 생성기를 포함한다.
본 발명의 실시 예에 따른 이미지 센서 장치는 복수의 픽셀들을 포함하한다. 상기 이미지 센서 장치의 상기 복수의 픽셀들 각각은 외부로부터 입사된 광에 대응하는 광 전류를 생성하도록 구성된 광 검출기, 상기 생성된 광 전류를 대응하는 입력 전압으로 변환하도록 구성된 컨버터, 입력 노드를 통해 상기 입력 전압을 수신하고, 상기 입력 전압의 변화랑을 증폭하여 출력 전압을 출력 노드를 통해 출력하도록 구성된 증폭기, 상기 출력 전압을 미리 정해진 적어도 2개의 임계 값들과 비교하여 비교 결과를 출력하도록 구성된 비교기, 및 상기 비교 결과를 기반으로 대응하는 이벤트 신호를 출력하도록 구성된 출력 로직 회로를 포함한다. 상기 증폭기는 상기 입력 노드 및 플로팅 노드 사이에 연결된 제1 커패시터, 상기 플로팅 노드 및 상기 출력 노드 사이에 연결된 제2 커패시터, 전원 전압 및 상기 출력 노드 사이에 연결되고 상기 플로팅 노드의 레벨에 응답하여 동작하도록 구성된 증폭 소자, 상기 출력 노드 및 접지 전압 사이에 연결된 전류 바이어스, 상기 플로팅 노드 및 중간 노드 사이에 연결되고, 리셋 바이어스에 응답하여 동작하도록 구성된 제1 리셋 스위치, 상기 중간 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 리셋 스위치, 및 리셋 신호에 응답하여 상기 중간 노드의 리셋 전압 및 제1 레벨 중 하나를 기반으로 상기 리셋 바이어스를 출력하도록 구성된 리셋 바이어스 생성기를 포함한다.
본 발명의 실시 예에 따른 증폭기의 리셋 회로는 누설 전류 및 장치 잡음을 제거하거나 또는 방지할 수 있다. 이에 따라 증폭기의 신뢰성이 향상될 수 있다. 또는, 향상된 증폭기가 포함된 이벤트 기반 픽셀들의 신뢰성이 향상될 수 있다. 따라서, 향상된 신뢰성을 갖는 증폭기 및 그것을 포함하는 이미지 센서 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 이미지 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 이미지 센서 장치를 예시적으로 보여주는 블록도이다.
도 3a 및 도 3b는 증폭기의 동작을 설명하기 위한 도면들이다.
도 4a 및 도 4b는 도 2의 증폭기를 좀 더 상세하게 보여주는 도면이다.
도 5a는 도 4a 및 도 4b의 증폭기를 좀 더 상세하게 보여주는 회로도이다.
도 5b 및 도 5c는 도 5a의 증폭기의 동작을 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 도 5a의 리셋 스위치를 예시적으로 보여주는 단면도들이다.
도 7은 도 4a 및 도 4b의 리셋 회로를 예시적으로 보여주는 회로도이다.
도 8은 도 4a 및 도 4b의 리셋 회로를 예시적으로 보여주는 회로도이다.
도 9는 도 4a의 리셋 회로를 예시적으로 보여주는 블록도이다.
도 10은 도 4a의 리셋 회로의 동작에 따른 밴드 패스 필터링 효과를 설명하기 위한 그래프이다.
도 11은 도 2의 증폭기를 예시적으로 보여주는 블록도이다.
도 12는 도 2의 픽셀을 좀 더 상세하게 보여주는 회로도이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 이미지 센서 장치를 예시적으로 보여주는 도면들이다.
도 14a 내지 도 14c는 도 13a의 픽셀을 예시적으로 보여주는 회로도이다.
도 15는 본 발명의 실시 예에 따른 이미지 센서 장치를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 이미지 장치를 예시적으로 보여주는 블록도이다.
도 17a 및 도 17b는 도 16의 이미지 센서 장치를 예시적으로 보여주는 도면들이다.
도 18은 도 16의 이미지 센서 장치를 예시적으로 보여주는 도면이다.
도 19는 본 발명에 따른 이미지 신호 처리기가 적용된 전자 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 이미지 센서 장치를 예시적으로 보여주는 블록도이다.
도 3a 및 도 3b는 증폭기의 동작을 설명하기 위한 도면들이다.
도 4a 및 도 4b는 도 2의 증폭기를 좀 더 상세하게 보여주는 도면이다.
도 5a는 도 4a 및 도 4b의 증폭기를 좀 더 상세하게 보여주는 회로도이다.
도 5b 및 도 5c는 도 5a의 증폭기의 동작을 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 도 5a의 리셋 스위치를 예시적으로 보여주는 단면도들이다.
도 7은 도 4a 및 도 4b의 리셋 회로를 예시적으로 보여주는 회로도이다.
도 8은 도 4a 및 도 4b의 리셋 회로를 예시적으로 보여주는 회로도이다.
도 9는 도 4a의 리셋 회로를 예시적으로 보여주는 블록도이다.
도 10은 도 4a의 리셋 회로의 동작에 따른 밴드 패스 필터링 효과를 설명하기 위한 그래프이다.
도 11은 도 2의 증폭기를 예시적으로 보여주는 블록도이다.
도 12는 도 2의 픽셀을 좀 더 상세하게 보여주는 회로도이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 이미지 센서 장치를 예시적으로 보여주는 도면들이다.
도 14a 내지 도 14c는 도 13a의 픽셀을 예시적으로 보여주는 회로도이다.
도 15는 본 발명의 실시 예에 따른 이미지 센서 장치를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 이미지 장치를 예시적으로 보여주는 블록도이다.
도 17a 및 도 17b는 도 16의 이미지 센서 장치를 예시적으로 보여주는 도면들이다.
도 18은 도 16의 이미지 센서 장치를 예시적으로 보여주는 도면이다.
도 19는 본 발명에 따른 이미지 신호 처리기가 적용된 전자 장치를 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다. 이하에서, 설명의 편의를 위하여, 유사한 구성 요소들은 동일하거나 또는 유사한 참조 번호를 사용하여 표현된다.
도 1은 본 발명의 실시 예에 따른 이미지 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 이미지 장치(100)는 컨트롤러(1010) 및 이미지 센서 장치(1000)를 포함할 수 있다. 컨트롤러(1010)는 이미지 센서 장치(1000)를 제어하도록 구성될 수 있다. 예시적으로, 컨트롤러(1010)는 이미지 신호 처리기(ISP; image signal processor) 또는 이미지 센서 장치(1000)를 제어하도록 구성된 드라이버 또는 프로세서일 수 있다.
이미지 센서 장치(1000)는 외부로부터 입사된 빛을 전기 신호 또는 디지털 신호로 변환하도록 구성될 수 있다. 예를 들어, 이미지 센서 장치(100)는 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 외부로부터 입사된 빛의 광량에 대응하는 전기 신호 또는 디지털 신호를 생성하고, 생성된 전기 신호 또는 디지털 신호를 컨트롤러(1010)로 제공할 수 있다.
예시적으로, 이미지 센서 장치(1000)는 동적 비전 센서(DVS; dynamic vision sensor)와 같은 이벤트-기반 센서(event-based sensor)일 수 있다. 이벤트-기반 센서에 포함된 복수의 픽셀들 각각은 외부로부터 입사된 빛의 광량의 변화를 감지하고, 감지된 변화에 대응하는 이벤트 신호를 비동기적으로 출력하도록 구성될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 이미지 센서 장치(1000)는 CIS(CMOS Image Sensor) 장치, CCD(Charge Coupled Device) 장치와 같이 외부로부터의 이미지를 획득하도록 구성된 다양한 장치들을 포함할 수 있다.
예시적으로, 이미지 센서 장치(1000)의 외부의 다양한 요인들에 의한 잡음으로 인하여 이미지 센서 장치(1000)의 신뢰성이 저하될 수 있다. 이하에서, 첨부된 도면들을 참조하여 향상된 신뢰성을 갖는 본 발명의 실시 예에 따른 이미지 센서 장치(1000)가 구체적으로 설명된다.
도 2는 도 1의 이미지 센서 장치에 포함된 픽셀을 예시적으로 보여주는 블록도이다. 설명의 편의를 위하여, 도 2를 참조하여, 이미지 센서 장치(1000)에 포함된 복수의 픽셀들 중 하나의 픽셀(PIX)이 예시적으로 설명되나, 다른 픽셀들 각각은 도 2를 참조하여 설명된 픽셀(PIX)과 유사한 구조를 가질 수 있다.
도 1 및 도 2를 참조하면, 이미지 센서 장치(1000)의 픽셀(PIX)은 이벤트 기반 픽셀 또는 동적 비전 센서 픽셀일 수 있다. 픽셀(PIX)은 광 검출기(1100), 컨버터(1200), 증폭기(1300), 및 판별기(1400)를 포함할 수 있다. 광 검출기(1100)는 외부로부터 입사된 빛에 응답하여, 대응하는 광 전류 또는 광 전하를 생성하도록 구성될 수 있다. 예시적으로, 광 검출기(1100)는 포토 다이오드(PD; photodiode)일 수 있다.
컨버터(1200)는 광 검출기(1100)로부터 생성된 광 전류 또는 광 전하를 전압의 형태로 변환하도록 구성될 수 있다. 예시적으로, 컨버터(1200)는 로그 I-V 컨버터(Log I-to-V converter)일 수 있다. 예시적으로, 컨버터(1200)는 로그 앰프(log amplifier)일 수 있다.
증폭기(1300)는 컨버터(1200)로부터의 전압을 입력 전압으로서 수신하고, 수신된 입력 전압의 차이 또는 변화량을 증폭하여 증폭된 신호를 출력 전압으로서 출력할 수 있다. 예시적으로, 증폭기(1300)는 차분 증폭기(Difference Amplifier) 또는 커패시터 증폭기(capacitor amplifier)일 수 있다.
판별기(1400)는 증폭기(1300)로부터의 출력 전압을 기반으로 출력 전압에 대응하는 이벤트 신호를 생성할 수 있다. 예를 들어, 판별기(1400)는 비교기(1410) 및 출력 로직 회로(1420)를 포함할 수 있다.
비교기(1410)는 증폭기(1300)로부터의 출력 전압이 미리 정해진 임계 값들에 도달하였는지를 판별할 수 있다. 출력 전압이 미리 정해진 임계 값들 중 어느 하나에 도달한 것은 대응하는 픽셀(PIX)에 대한 이벤트(예를 들어, 온-이벤트 또는 오프-이벤트)가 발생했음을 의미할 수 있다. 비교기(1410)는 판별 결과를 기반으로 이벤트 발생 여부를 가리키는 비교 신호들(예를 들어, ON 신호 또는 OFF 신호)를 출력할 수 있다. 출력 로직 회로(1420)는 비교기(1410)로부터의 신호들을 기반으로 발생된 이벤트의 종류(예를 들어, 온 이벤트 또는 오프 이벤트 등)를 결정하고, 결정된 이벤트에 대응하는 이벤트 신호를 출력할 수 있다.
비록 도 2의 실시 예에서, 하나의 픽셀이 설명되었으나 본 발명의 범위가 이에 한정되는 것은 아니다. 예시적으로, 이미지 센서 장치(1000)는 AER (Address Event Representation) 프로토콜을 사용하여, 복수의 픽셀들 중 이벤트(예를 들어, 온 이벤트 또는 오프 이벤트)가 발생한 픽셀의 어드레스 또는 좌표를 출력하도록 구성된 주변 회로 또는 추가적인 로직 회로들(예를 들어, 어드레스 인코더, 아비터, 핸드쉐이킹 로직 회로 등)을 더 포함할 수 있다. 예시적으로, AER 프로토콜은 이벤트 신호를 전송하는데 사용되는 비동기 핸드 쉐이킹 프로토콜((asynchronous handshaking protocol)일 수 있다.
예시적으로, 온-이벤트 또는 오프-이벤트가 발생한 경우, 출력 로직 회로(1420)는 리셋 신호(RST)를 출력하도록 구성될 수 있다. 리셋 신호(RST)에 응답하여, 증폭기(1300)가 리셋될 수 있다. 예시적으로, 증폭기(1300)가 리셋되는 것은 증폭기(1300)의 입력 노드(좀 더 상세하게는 플로팅 노드)의 레벨 및 출력 노드의 레벨이 동일한 레벨(예를 들어, 리셋 전압)으로 등화되는 것을 의미할 수 있다. 상술된 리셋 동작은 증폭기(1300)에 포함된 리셋 스위치 또는 리셋 회로에 의해 수행될 수 있다.
종래의 증폭기의 리셋 스위치에서는 다양한 요인으로 인한 누설 전류가 발생한다. 리셋 스위치에서의 누설 전류는 증폭기의 입력 노드(또는 플로팅 노드)의 전압을 변화시키고, 이로 인하여, 증폭기(1300)의 출력 전압이 변하게 된다. 또한, 다양한 요인으로 인한 직류(DC) 잡음 또는 장치 잡음이 이미지 센서 장치(1000)에서 발생할 수 있으며, 이러한 잡음이 증폭기(1300)로 유입될 수 있다.
증폭기(1300)로 유입된 잡음은 입력 노드(또는 플로팅 노드)의 전압 변화를 발생시키고, 이로 인하여, 출력 전압이 변하게 되고, 이로 인하여 판별기(1400)에서 거짓 이벤트(false event)가 발생할 수 있다. 거짓 이벤트(false event)는 의도하지 않은 이벤트 또는 실제 발생되지 않은 이벤트를 가리키며 이미지 센서 장치(1000)의 신뢰성을 저하시키는 요인이 된다. 다시 말해서, 증폭기(1300)에서의 누설 전류 또는 장치 잡음으로 인하여, 이미지 센서 장치(1000)의 신뢰성이 저하될 수 있다.
본 발명의 실시 예에 따른 증폭기(1300)는 누설 전류를 차단 또는 방지하고 장치 잡음(또는 DC 잡음)을 차단 또는 필터링하도록 구성된 리셋 스위치 회로를 포함할 수 있으며, 본 발명의 실시 예에 따른 증폭기(1300)의 구성은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 3a 및 도 3b는 증폭기의 동작을 설명하기 위한 도면들이다. 도 3a 및 도 3b를 참조하여, 리셋 스위치(rs)에서 발생한 누설 전류(leakage current)로 인한 거짓 이벤트 발생이 설명된다. 도 3a 및 도 3b를 참조하면, 증폭기(amp)는 제1 및 제2 커패시터들(c1, c2), 증폭 소자(mp), 전류 바이어스(ib), 및 리셋 스위치(rs)를 포함할 수 있다.
제1 커패시터(c1)는 입력 전압(in)을 수신하는 입력 단자 및 플로팅 노드(nfl) 사이에 연결될 수 있다. 예시적으로, 입력 전압(in)은 도 2를 참조하여 설명된 컨버터(1200)로부터 수신될 수 있다. 제2 커패시터(c2)는 플로팅 노드(nfl) 및 출력 노드(nout) 사이에 연결될 수 있다. 예시적으로, 출력 노드(nout)는 도 2를 참조하여 설명된 판별기(1400)와 연결될 수 있고, 출력 노드(nout)를 통해 출력 전압이 판별기(1400)로 제공될 수 있다.
증폭 소자(mp)는 전원 전압(VDD) 및 출력 노드(nout) 사이에 연결되고, 플로팅 노드(nfl)의 전압에 응답하여 동작하도록 구성된 PMOS 트랜지스터일 수 있다. 전류 바이어스(ib)는 출력 노드(nout) 및 접지 노드 사이에 연결될 수 있다. 리셋 스위치(rs)는 플로팅 노드(nfl) 및 출력 노드(nout) 사이에 연결되고, 리셋 신호(rst)에 응답하여 동작하는 PMOS 트랜지스터일 수 있다. 리셋 스위치(rs)는 로우 레벨의 리셋 신호(rst)에 응답하여 플로팅 노드(nfl) 및 출력 노드(nout)의 레벨을 리셋 전압으로 리셋시킬 수 있다.
예시적으로, PMOS 트랜지스터인 리셋 스위치(rs)의 바디 노드로 전원 전압(VDD)이 인가될 수 있다. 이벤트가 발생하지 않는 경우, 리셋 신호(rst)는 하이 레벨(예를 들어, 전원 전압(VDD)의 레벨)일 수 있다. 이 경우, 리셋 스위치(rs)의 게이트 및 드레인(예를 들어, 플로팅 노드(nfl)) 사이의 전압 차이로 인하여, 리셋 스위치(rs)의 바디 노드로부터 리셋 스위치(rs)의 드레인(예를 들어, 플로팅 노드(nfl))으로 흐르는 누설 전류(lk)가 발생할 수 있다. 이러한 누설 전류(lk)는 GIDL(Gate-Induced Drain Leakage) 전류라 불린다. 이하에서, 특정 신호 또는 특정 전압의 하이 레벨 또는 로우 레벨은 대응하는 소자를 턴-온 또는 턴-오프시키기 위한 전압(예를 들어, 전원 전압 또는 접지 전압)을 가리킬 수 있다.
리셋 스위치(rs)에서 발생한 누설 전류(lk)는 플로팅 노드(nfl)로 유입될 수 있고, 이로 인하여 플로팅 노드(nfl)의 전압이 상승할 수 있다. 플로팅 노드(nfl)의 전압이 변화함에 따라, 출력 노드(nout)의 출력 전압(OUT)이 낮아질 수 있다.
좀 더 상세한 예로서, 도 3b에 도시된 바와 같이, 입력 전압(in)이 일정한 레벨인 것으로 가정한다. 이상적인 경우, 입력 전압(in)이 일정한 경우, 출력 노드(nout)의 전압은 변하지 않을 것이다. 그러나, 앞서 설명된 바와 같이, 리셋 스위치(rs)에서 발생한 누설 전류(lk)로 인하여 플로팅 노드(nfl)의 전압이 변화(즉, 상승)할 수 있고, 이로 인하여, 출력 노드(nout)의 출력 전압이 낮아질 수 있다.
도 3b의 그래프들에서, 제1 시점(t1)에서, 출력 노드(nout)의 전압이 미리 정해진 임계 값에 도달할 수 있다. 이 경우, 도 2를 참조하여 설명된 바와 같이, 판별기(1400)에 의해 이벤트 신호가 발생할 수 있다. 이벤트 신호가 발생됨에 따라, 제1 시점(t1)에서 판별기(1400)의 출력 로직 회로(1420)는 리셋 신호(rst)를 활성화(즉, 하이 레벨에서 로우 레벨로 낮춤.)시킬 수 있다. 활성화된 리셋 신호(rst)에 응답하여 리셋 스위치(rs)는 플로팅 노드(nfl) 및 출력 노드(nout)의 전압들을 리셋 전압(RV)로 리셋시킬 수 있다.
앞서 설명된 바와 같이, 입력 전압(in)이 일정한 상태에서, 이벤트 신호가 발생하였으므로, 이는 의도하지 않은 거짓 이벤트(false event)일 것이다. 즉, 입력 전압(in)이 일정한 상태이더라도, 증폭기(amp)의 리셋 스위치(rs)에서 발생한 누설 전류(lk)(즉, GIDL 전류)로 인하여, 제1 내지 제3 시점들(t1, t2, t3) 각각에서, 반복적으로 의도하지 않은 거짓 이벤트(false event)가 발생할 수 있다. 이러한 반복적인 거짓 이벤트는 이미지 센서 장치의 신뢰성을 저하시키는 요인이 된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 도 2의 증폭기를 예시적으로 보여주는 도면이다. 도 4a 및 도 4b를 참조하면, 증폭기(1300)는 증폭 회로(1310) 및 리셋 회로(1320)를 포함할 수 있다.
증폭 회로(1310)는 입력 전압(IN)의 변화를 증폭시키고, 증폭된 변화를 출력 전압(OUT)으로 출력하도록 구성된 차분 증폭기(difference amplifier)일 수 있다. 예시적으로, 증폭 회로(1300)는 컨버터(1200)로부터 입력 전압(IN)을 수신하고, 판별기(1400)로 출력 전압(OUT)을 제공할 수 있다.
예를 들어, 증폭 회로(1310)는 도 4b에 도시된 바와 같이, 제1 커패시터(C1), 제2 커패시터(C2), 증폭 소자(MPa), 및 전류 바이어스(IB)를 포함할 수 있다. 제1 커패시터(C1)는 입력 전압(IN)을 수신하는 입력 단자 및 플로팅 노드(NFL) 사이에 연결될 수 있다. 제2 커패시터(C2)는 플로팅 노드(NFL) 및 출력 노드(NOUT) 사이에 연결될 수 있다. 증폭 소자(MPa)는 전원 전압(VDD) 및 출력 노드(NOUT) 사이에 연결되고, 플로팅 노드(NFL)의 전압에 응답하여 동작할 수 있다. 예시적으로, 증폭 소자(MPa)는 PMOS 트랜지스터일 수 있다. 전류 바이어스(IB)는 출력 노드(NOUT) 및 접지 전압 사이에 연결될 수 있다.
다시 도 4a를 참조하면, 리셋 회로(1320)는 판별기(1400)(또는, 출력 로직 회로(1420))로부터의 리셋 신호(RST)에 응답하여, 출력 회로(1310)의 플로팅 노드(NFL) 및 출력 노드(NOUT)의 전압을 리셋 전압(RV)으로 리셋하도록 구성될 수 있다.
예를 들어, 리셋 회로(1320)는 리셋 스위치(1321) 및 리셋 바이어스 생성기(1322)를 포함할 수 있다. 도 4b에 도시된 바와 같이, 리셋 회로(1320)의 리셋 스위치(1321)는 플로팅 노드(NFL) 및 출력 노드(NOUT) 사이에 연결될 수 있다. 리셋 스위치(13121)는 리셋 바이어스 생성기(1322)의 리셋 바이어스(RB)에 응답하여 플로팅 노드(NFL) 및 출력 노드(NOUT)의 전압을 리셋 전압(RV)으로 리셋시킬 수 있다.
리셋 바이어스 생성기(1322)는 리셋 신호(RST) 및 리셋 전압(RV)을 기반으로 리셋 바이어스(RB)를 생성할 수 있다. 예를 들어, 리셋 신호(RST)가 비활성화된 경우(예를 들어, 리셋 신호(RST)가 하이 레벨 또는 전원 전압(VDD))인 경우), 리셋 바이어스 생성기(1322)에 의해 생성된 리셋 바이어스(RB)는 리셋 스위치(1321)로부터의 리셋 전압(RV)과 동일하거나 또는 소정의 레벨만큼 다를 수 있다.
리셋 신호(RST)가 활성화된 경우(즉, 리셋 신호(RST)가 로우 레벨 또는 접지 전압(VSS)인 경우), 리셋 바이어스 생성기(1322)에 의해 생성된 리셋 바이어스(RB)는 로우 레벨 또는 접지 전압(VSS)일 수 있다. 또는, 리셋 신호(RST)가 활성화된 경우, 리셋 바이어스(RB)는 리셋 스위치(1321)에 포함된 소자들을 턴-온시키는 턴-온 전압일 수 있다.
상술된 바와 같이, 리셋 스위치(1321)는 리셋 바이어스 생성기(1322)에 의해 생성된 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 이 때, 리셋 신호(RST)가 비활성화된 경우, 리셋 바이어스(RB)는 리셋 신호(RST)와 실질적으로 동일하거나 또는 일부 차이가 있을 수 있다. 이 경우, 도 3a 및 도 3b를 참조하여 설명된 리셋 스위치에 의한 누설 전류(즉, GIDL 전류)가 방지될 수 있다. 예를 들어, 앞서 설명된 바와 같이, 리셋 스위치에 의한 누설 전류는 리셋 스위치의 바디 노드로 전원 전압(VDD)이 인가된 상태에서, 리셋 스위치의 게이트 및 드레인 사이의 전압 차이가 큰 경우에 발생할 수 있다.
그러나, 본 발명의 실시 예에 따르면, 리셋 스위치(1321)에 포함된 트랜지스터들 각각은 리셋 바이어스(RB)에 응답하여 동작한다. 이 때, 리셋 바이어스(RB)는 리셋 신호(RST)의 레벨보다 낮고, 리셋 전압(RV)과 거의 동일하거나 또는 일부 차이가 있을 수 있다. 플로팅 노드(NFL)는 리셋 전압(RV)으로 리셋된 상태이므로, 실질적으로, 리셋 바이어스(RB)는 플로팅 노드(NFL)의 전압과 동일하거나 또는 그 차이는 무시할 정도로 작을 수 있다. 예시적으로, 차이가 무시할 정도로 작다는 것은 리셋 바이어스(RB) 및 플로팅 노드(NFL)의 전압의 차이에 의해 리셋 스위치(1321)에서 누설 전류(예를 들어, GIDL 전류)가 발생되지 않는 것을 의미할 수 있다.
즉, 본 발명의 실시 예에 따른 리셋 스위치(1321)의 게이트 및 드레인 사이의 레벨 차이가 "0"이거나 또는 무시할 정도로 작기 때문에, 도 3a 및 도 3b를 참조하여 설명된 누설 전류(lk)(즉, GIDL 전류)가 방지될 수 있다. 본 발명의 실시 예에 따른 증폭기(1300)의 리셋 회로(1320)는 누설 전류를 방지할 수 있기 때문에, 누설 전류에 의한 거짓 이벤트가 방지될 수 있다.
도 5a는 도 4a 및 도 4b의 증폭기를 좀 더 상세하게 보여주는 회로도이다. 도 5b 및 도 5c는 도 5a의 증폭기의 동작을 설명하기 위한 타이밍도이다. 도 2, 도 4a 내지 도 5c를 참조하면, 증폭기(1300)는 증폭 회로(1310) 및 리셋 회로(1320)를 포함할 수 있다. 증폭 회로(1310)는 제1 커패시터(C1), 제2 커패시터(C2), 증폭 소자(MPa), 및 전류 바이어스(IB)를 포함할 수 있다. 증폭 회로(1310)의 구성은 도 4b를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
리셋 회로(1320)는 리셋 스위치(1321) 및 리셋 바이어스 생성기(1322)를 포함할 수 있다. 리셋 스위치(1321)는 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)는 플로팅 노드(NFL) 및 중간 노드(NIM) 사이에 연결되고, 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 제2 PMOS 트랜지스터(MP2)는 중간 노드(NIM) 및 출력 노드(NOUT) 사이에 연결될 수 있고, 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2) 각각의 바디 노드로 전원 전압(VDD)이 제공될 수 있다.
리셋 바이어스 생성기(1322)는 리셋 신호(RST) 및 리셋 전압(RV)을 기반으로 리셋 바이어스(RB)를 생성할 수 있다. 예를 들어, 리셋 바이어스 생성기(1322)는 제1 NMOS 트랜지스터(MN1) 및 제3 PMOS 트랜지스터(MP3)를 포함할 수 있다. 제1 NMOS 트랜지스터(MN1)는 중간 노드(NIM) 및 바이어스 출력 노드(NBO) 사이에 연결될 수 있고, 리셋 신호(RST)에 응답하여 동작할 수 있다. 제3 PMOS 트랜지스터(MP3)는 바이어스 출력 노드(NBO) 및 접지 전압 사이에 연결될 수 있고, 리셋 신호(RST)에 응답하여 동작할 수 있다. 리셋 바이어스(RB)는 바이어스 출력 노드(NBO)를 통해 출력될 수 있다.
도 5b 및 도 5c를 참조하여 본 발명의 실시 예에 따른 도 5a의 증폭기(1300)의 동작 및 이에 따른 효과가 설명된다. 설명의 편의를 위하여, 컨버터(1200)로부터 제공되는 입력 전압(IN)은 일정 레벨을 유지하는 것으로 가정한다.
도 5b에 도시된 바와 같이, 리셋 신호(RST)가 비활성 상태(즉, 하이 상태 또는 전원 전압(VDD)인 상태)를 유지하는 경우, 리셋 스위치(1321)(특히, 제1 PMOS 트랜지스터(MP1))를 통해 흐르는 누설 전류(Leakage Current)(또는 GIDL 전류)는 거의 없을 것이다. 즉, 입력 전압(IN)이 일정하게 유지되는 경우, 리셋 스위치(1321)를 통해 플로팅 노드(NFL)로 유입되는 누설 전류가 없기 때문에, 플로팅 노드(NFL)의 전압 또한 일정하게 유지될 것이다. 이 경우, 출력 노드(NOUT)의 출력 전압(OUT)은 변화하지 않을 것이며, 이에 따라, 의도하지 않은 거짓 이벤트(false event)가 발생하지 않을 것이다.
리셋 스위치(1321)에서의 누설 전류가 방지되는 것은 리셋 바이어스 생성기(1322)에 의해 생성된 리셋 바이어스(RB)가 플로팅 노드(NFL)의 전압과 거의 동일하기 때문이다. 즉, 입력 전압(IN)이 일정 레벨을 유지하기 때문에, 또는 입력 전압(IN)의 변화가 없기 때문에, 이상적인 경우, 출력 전압(OUT)이 변동하지 않을 것이며, 이에 따라 거짓 이벤트(false event)가 발생하지 않을 것이다.
예시적으로, 도 5c에 도시된 바와 같이, 리셋 신호(RST)가 제1 시점(t1)에서 활성화(즉, 로우 레벨 또는 접지 전압(VSS)이 됨.)될 수 있다. 이는 거짓 이벤트가 아닌 실제 발생한 이벤트에 기인한 리셋 신호(RST)일 수 있다. 이 때, 활성화된 리셋 신호(RST)에 응답하여, 리셋 바이어스 생성기(1322)의 제1 NMOS 트랜지스터(MN1)는 턴-오프되고, 제3 PMOS 트랜지스터(MP3)가 턴-온될 수 있다. 이 경우, 바이어스 출력 노드(NBO)는 접지 전압(VSS)으로 낮아지고, 이에 따라 리셋 바이어스(RB)는 접지 전압(VSS)이 될 수 있다. 즉, 리셋 바이어스(RB)가 활성화될 수 있다.
활성화된 리셋 바이어스(RB)(즉, 로우 레벨 또는 접지 전압(VSS)의 리셋 바이어스(RB))에 응답하여, 리셋 스위치(1321)의 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)는 턴-온될 수 있다. 이에 따라, 플로팅 노드(NFL), 출력 전압 노드(NOUT), 및 중간 노드(NIM)는 리셋 전압(RV)로 리셋될 수 있다.
이 때 리셋 전압(RV)은 전류 바이어스(IB)의 물리적 특징 또는 증폭 소자(MPa)의 물리적 특성에 의해 결정될 수 있다. 리셋 전압(RV)은 비활성화된 리셋 신호(RST)의 레벨(예를 들어, 전원 전압(VDD))보다 낮을 수 있다.
이후에, 리셋 신호(RST)가 비활성화(즉, 하이 레벨 또는 전원 전압(VDD)이 됨.)될 수 있다. 이 때, 활성화된 리셋 신호(RST)에 응답하여, 리셋 바이어스 생성기(1322)의 제1 NMOS 트랜지스터(NM1)가 턴-온되고, 제3 PMOS 트랜지스터(MP3)가 턴-오프될 수 있다. 이 경우, 리셋 바이어스 생성기(1322)의 동작에 의해, 중간 노드(NIM)의 전압(즉, 리셋 전압(RV))이 바이어스 출력 노드(NBO)로 전달될 수 있다. 이 후에 리셋 신호(RST)가 비활성화 상태(즉, 하이 레벨 또는 전원 전압(VDD))를 유지하는 동안, 바이어스 출력 노드(NBO)는 리셋 전압(RV)을 유지할 것이다. 다시 말해서, 이 후에 리셋 신호(RST)가 비활성화 상태(즉, 하이 레벨 또는 전원 전압(VDD))를 유지하는 동안, 리셋 바이어스(RB)는 리셋 전압(RV)과 동일하거나 또는 그 차이는 무시할 수 있을 정도로 작을 것이다.
앞서 설명된 바와 같이, 리셋 스위치(1321)의 리셋 동작에 의해 플로팅 노드(NFL), 출력 노드(NOUT), 및 중간 노드(NIM)는 모두 리셋 전압(RV)로 리셋된 상태일 것이다. 이 후에, 리셋 스위치(1321)의 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)이 모두 턴-오프된 상태에서, 리셋 바이어스(RB)는 리셋 전압(RV)을 유지할 것이다. 이 경우, 리셋 바이어스(RB) 및 플로팅 노드(NFL)의 레벨이 리셋 전압(RV)로 실질적으로 동일하기 때문에, 제1 PMOS 트랜지스터(MP1)에서의 누설 전류(즉, GIDL 전류)가 방지될 수 있다. 따라서, 누설 전류로 인한 거짓 이벤트가 방지되므로, 증폭기(1300) 또는 증폭기(1300)를 포함하는 이미지 센서 장치(1000)의 신뢰성이 향상된다.
도 6a 및 도 6b는 도 5a의 리셋 스위치를 예시적으로 보여주는 단면도들이다. 도 5a, 도 6a, 및 도 6b를 참조하면, 리셋 스위치(1321-1)는 제1 및 제2 PMOS 트랜지스터들을 포함할 수 있다. 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 p-서브스트레이트(p-Substrate) 상에 형성될 수 있다.
예를 들어, 도 6a에 도시된 바와 같이, 제1 PMOS 트랜지스터(MP1)는 p-서브스트레이트(p-Substrate) 상에 형성된 게이트 노드(11), 드레인 노드(12), 및 소스 노드(13)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)의 게이트 노드(11)는 p-타입 기판(p-Substrate)에 형성된 n-웰(n-Well)의 상부에 위치한 금속 산화막(metal oxide)일 수 있고, 드레인 노드(12) 및 소스 노드(13) 각각은 n-웰(n-Well)에 형성된 p+ 영역(또는 p 도핑 영역)일 수 있다.
도 6a에 도시된 바와 같이, 제2 PMOS 트랜지스터(MP2)는 p-타입 기판(p-Substrate) 상에 형성된 게이트 노드(21), 드레인 노드(22), 및 소스 노드(23)를 포함할 수 있다. 제2 PMOS 트랜지스터(MP2)의 게이트 노드(21)는 p-타입 기판(p-Substrate)에 형성된 n-웰(n-well)의 상부에 위치한 금속 산화막(metal oxide)일 수 있고, 드레인 노드(22) 및 소스 노드(23) 각각은 n-웰(n-Well)에 형성된 p+ 영역(또는 p 도핑 영역)일 수 있다. 예시적으로, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2) 각각의 바디 노드(BD)는 n-웰(n-Well)일 수 있고, n-웰(n-well)로 전원 전압(VDD)이 제공될 수 있다.
도 5a를 참조하여 설명된 바와 같이, 제1 PMOS 트랜지스터(MP1)의 드레인 노드(12)는 플로팅 노드(NFL)와 전기적으로 연결될 수 있다. 제2 PMOS 트랜지스터(MP2)의 소스 노드(23)는 출력 노드(NOUT)와 전기적으로 연결될 수 있다. 제1 및 제2 PMOS 트랜지스터들(MP1)의 게이트 노드들(11, 21)은 바이어스 출력 노드(NBO)와 전기적으로 연결되어, 리셋 바이어스 생성기(1322)로부터 리셋 바이어스(RB)를 제공받을 수 있다. 제1 PMOS 트랜지스터(MP1)의 소스 노드(13) 및 제2 PMOS 트랜지스터(MP2)의 드레인 노드(22)는 중간 노드(NIM)로 연결될 수 있다.
한편, 본 발명의 실시 예에 따른 리셋 스위치(1321)의 구성은 이에 한정되는 것은 아니다. 예를 들어, 도 6b에 도시된 바와 같이, 리셋 스위치(1321-2)에 포함된 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 소스 노드 및 드레인 노드는 하나의 p+영역(31)으로 공유될 수 있다. 도 6a 및 도 6b를 참조하여 설명된 리셋 스위치(1321-2)의 구성은 단순한 예시들이며, 본 발명이 이에 한정되는 것은 아니다.
도 7은 도 4a 및 도 4b의 리셋 회로를 예시적으로 보여주는 회로도이다. 도면의 간결성을 위하여, 도 7에서는 리셋 회로(1320-1)의 구성만 도시된다. 이하에서, 도면의 간결성을 위하여, 유사한 구성 요소들은 유사한 참조 번호를 사용하여 표기된다.
도 4a, 도 4b, 및 도 7을 참조하면, 리셋 회로(1320-1)는 리셋 스위치(1321) 및 리셋 바이어스 생성기(1332a)를 포함할 수 있다. 리셋 스위치(1321)는 플로팅 노드(NFL) 및 출력 노드(NOUT) 사이에 연결된 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)를 포함할 수 있다. 리셋 스위치(1321)의 구성은 도 5a를 참조하여 설명된 바와 유사하므로 이에 대한 상세한 설명은 생략된다.
도 7의 리셋 바이어스 생성기(1322a)는 도 5a의 리셋 바이어스 생성기(1332)와 달리, 제4 PMOS 트랜지스터(MP4), 제2 NMOS 트랜지스터(MN2), 및 인버터(IVN)를 포함할 수 있다. 인버터(INV)는 리셋 신호(RST)를 수신하고, 수신된 리셋 신호(RST)를 반전시켜, 반전된 리셋 신호(/RST)를 출력할 수 있다. 예시적으로, 출력 로직 회로(1420)로부터 제공되는 리셋 신호(RST)의 형태에 따라, 인버터(INV)는 생략될 수 있다. 예를 들어, 도 5c를 참조하여 설명된 리셋 신호(RST)는 활성화 상태에서 로우 레벨이고, 비활성화 상태에서 하이 레벨일 수 있다. 도 7의 실시 예에서, 출력 로직 회로(1420)로부터 도 5c를 참조하여 설명된 리셋 신호(RST)와 반대되는 극성을 갖는 신호(즉, 반전된 리셋 신호(/RST))가 직접 제공되는 경우, 인버터(INV)는 생략될 수 있다.
제4 PMOS 트랜지스터(MP4)는 리셋 스위치(1321)의 중간 노드(NIM) 및 바이어스 출력 노드(NBO) 사이에 연결되고, 반전된 리셋 신호(/RST)에 응답하여 동작할 수 있다. 제2 NMOS 트랜지스터(MN2)는 바이어스 출력 노드(NBO) 및 접지 전압 사이에 연결되고, 반전된 리셋 신호(/RST)에 응답하여 동작할 수 있다.
앞서 설명된 바와 유사하게, 리셋 신호(RST)가 비활성화된 경우, 리셋 바이어스 생성기(1322a)는 리셋 전압(RV)과 실질적으로 동일한 리셋 바이어스(RB)를 생성할 수 있다. 예를 들어, 도 5c를 참조하여 설명된 바와 같이, 리셋 신호(RST)가 활성화된 경우 리셋 신호(RST)는 로우 레벨(예를 들어, 접지 전압(VSS))이고, 리셋 신호(RST)가 비활성화된 경우, 리셋 신호(RST)는 하이 레벨(예를 들어, 전원 전압(VDD))인 것으로 가정한다.
인버터(INV)는 로우 레벨의 리셋 신호(RST)를 하이 레벨의 반전된 리셋 신호(/RST)로 출력할 수 있다. 하이 레벨의 반전된 리셋 신호(/RST)에 응답하여, 제4 PMOS 트랜지스터(MP4)가 턴-오프되고, 제2 NMOS 트랜지스터(MN2)가 턴-온될 수 있다. 이에 따라 바이어스 출력 노드(NBO)의 레벨이 접지 전압(VSS)이 될 수 있다. 즉, 리셋 신호(RST)가 활성화된 경우, 리셋 바이어스 생성기(1322a)는 로우 레벨 또는 접지 전압(VSS))의 리셋 바이어스(RB)를 출력할 수 있다.
로우 레벨의 리셋 바이어스(RB)에 응답하여, 리셋 스위치(1321)의 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)이 모두 턴-온되고, 이에 따라 플로팅 노드(NFL), 출력 노드(NOUT), 및 중간 노드(NIM)가 리셋 전압(RV)로 리셋될 수 있다.
이후에, 리셋 신호(RST)가 비활성화된 경우, 인버터(INV)는 로우 레벨의 반전된 리셋 신호(/RST)를 출력할 수 있다. 로우 레벨의 반전된 리셋 신호(/RST)에 응답하여 제2 NMOS 트랜지스터(MN2)가 턴-오프되고, 제4 PMOS 트랜지스터(MP4)가 턴-온될 수 있다. 제4 PMOS 트랜지스터(MP4)가 턴-온됨에 따라, 중간 노드(NIM)의 리셋 전압(RV)이 바이어스 출력 노드(NBO)로 제공될 수 있다. 즉, 리셋 바이어스 생성기(1322a)는 리셋 신호(RST)가 비활성화된 경우, 리셋 전압(RV)과 실질적으로 동일한 리셋 바이어스(RB)를 출력할 수 있다.
예시적으로, 제4 PMOS 트랜지스터(MP4) 및 제2 NMOS 트랜지스터(MN2)는 중간 노드(NIM)의 리셋 전압(RV)을 기반으로 동작하는 인버터를 구성할 수 있다. 즉, 리셋 바이어스 생성기(1322a)는 리셋 신호(RST)를 반전시켜, 반전된 리셋 신호(/RST)를 생성한 이후에, 리셋 전압(RV)을 기반으로 반전된 리셋 신호(/RST)를 다시 반전시켜 리셋 바이어스(RB)를 출력하도록 구성될 수 있다.
상술된 리셋 바이어스(RB)에 따른 효과(즉, 누설 전류 방지 또는 그것으로 인한 거짓 이벤트 발생 방지 등)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
도 8은 도 4a 및 도 4b의 리셋 회로를 예시적으로 보여주는 회로도이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 4a 및 도 8을 참조하면, 리셋 회로(1320-2)는 리셋 스위치(1321b) 및 리셋 바이어스 생성기(1322b)를 포함할 수 있다.
리셋 스위치(1321b)는 제3 및 제4 NMOS 트랜지스터들(MN3, MN4)을 포함할 수 있다. 제3 NMOS 트랜지스터(MN3)는 플로팅 노드(NFL) 및 중간 노드(NIM) 사이에 연결되고, 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 제4 NMOS 트랜지스터(MN4)는 출력 노드(NOUT) 및 중간 노드(NIM) 사이에 연결되고, 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 예시적으로, 제3 및 제4 NMOS 트랜지스터들(MN3, MN4)의 바디 노드로 접지 전압(VSS)이 인가될 수 있다. 비록 도면에 도시되지는 않았으나, 리셋 스위치(1321b)에 포함된 제3 및 제4 NMOS 트랜지스터들(MN3, MN4)은 p-타입 기판에 형성된 딥 n-웰 내의 포켓 p-웰 에서 형성될 수 있다.
리셋 바이어스 생성기(1322b)는 제5 NMOS 트랜지스터(MN5) 및 제5 PMOS 트랜지스터(MP5)를 포함할 수 있다. 제5 NMOS 트랜지스터(MN5)는 리셋 노드(NIM) 및 바이어스 출력 노드(NBO) 사이에 연결되고, 리셋 신호(RST)에 응답하여, 동작할 수 있다. 제5 NMOS 트랜지스터(MN5)는 바이어스 출력 노드(NBO) 및 전원 전압(VDD) 사이에 연결되고, 리셋 신호(RST)에 응답하여 동작할 수 있다.
앞서 설명된 바와 달리, 리셋 회로(1320-2)의 리셋 스위치(1321b)는 제3 및 제4 NMOS 트랜지스터들(MN3, MN4)을 포함하기 때문에, 리셋 바이어스(RB)의 하이 레벨에 응답하여 리셋 동작을 수행할 수 있다. 즉, 리셋 바이어스 회로(1322b)는 활성화된 리셋 신호(RST)(예를 들어, 로우 레벨 또는 접지 전압(VSS))에 응답하여, 하이 레벨 또는 전원 전압(VDD)의 리셋 바이어스(RB)를 출력할 수 있다. 또는 리셋 바이어스 회로(1322b)는 비활성화된 리셋 신호(RST)(예를 들어, 하이 레벨 또는 전원 전압(VDD))에 응답하여, 리셋 전압(RV)과 실질적으로 동일한 리셋 바이어스(RB)를 출력할 수 있다.
도 8의 리셋 스위치(1320-2)의 구성은 앞서 설명된 리셋 스위치들(1320, 1320-1)과 각 트랜지스터의 극성이 반대인 것을 제외하면, 실질적으로 유사한 동작을 수행하므로, 이에 대한 상세한 설명은 생략된다.
도 8의 실시 예에서 도시된 리셋 바이어스 회로(1322b)의 구성은 단순히 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 출력 로직 회로(1420)로부터 출력되는 리셋 신호(RST)의 레벨의 타입에 따라 리셋 바이어스 회로(1322b)는 리셋 신호(RST)를 반전시키기 위한 인버터를 더 포함하거나 또는 트랜지스터들의 극성이 변경(예를 들어, PMOS 및 NMOS 사이의 변경)될 수 있다.
도 9는 도 4a의 리셋 회로를 예시적으로 보여주는 블록도이다. 도 4a 및 도 9를 참조하면, 리셋 회로(1320-3)는 제1 스위치(1321-1), 제2 스위치(1321-2), 및 리셋 바이어스 생성기(1322)를 포함할 수 있다.
리셋 바이어스 생성기(1322)는, 앞서 설명된 바와 유사하게, 리셋 신호(RST)에 응답하여, 리셋 바이어스(RB)를 출력할 수 있다. 이 때, 리셋 신호(RST)가 비활성화된 상태에서, 리셋 바이어스(RB)는 리셋 신호(RST)보다 낮은 레벨을 가질 수 있거나 또는 리셋 바이어스(RB)는 중간 노드(NIM)의 리셋 전압(RV)과 실질적으로 동일할 수 있다.
제1 스위치(1321-1)는 플로팅 노드(NFL) 및 중간 노드(NIM) 사이에 연결되고, 리셋 바이어스 생성기(1322)로부터의 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 제2 스위치(1321-2)는 중간 노드(NIM) 및 출력 노드(NOUT) 사이에 연결되고, 리셋 바이어스 생성기(1322)로부터의 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 예시적으로, 제1 및 제2 스위치들(1321-1, 1321-2)은 도 4a의 리셋 스위치(1321)를 구성할 수 있다.
앞서 설명된 실시 예들에서, 리셋 스위치들(1321, 1321b)은 각각 플로팅 노드(NFL) 및 중간 노드(NIM) 사이에 연결된 하나의 트랜지스터, 그리고 출력 노드(NOUT) 및 중간 노드(NIM) 사이에 연결된 다른 하나의 트랜지스터를 포함할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 9의 플로팅 노드(NFL) 및 중간 노드(NIM) 사이에 연결된 제1 스위치(1321-1)는 직렬, 병렬 또는 그것들의 조합의 형태로 연결된 복수의 트랜지스터들을 포함할 수 있다. 또는 도 9의 출력 노드(NOUT) 및 중간 노드(NIM) 사이에 연결된 제2 스위치(1321-2)는 직렬, 병렬 또는 그것들의 조합의 형태로 연결된 복수의 트랜지스터들을 포함할 수 있다. 상술된 복수의 트랜지스터들 각각은 리셋 바이어스 생성기(1322)로부터의 리셋 바이어스(RB)에 응답하여 동작할 수 있다. 즉, 본 발명의 실시 예에 따른 리셋 스위치(1321)는 복수의 트랜지스터들을 사용하여 구현될 수 있다.
도 10은 도 4a의 리셋 회로의 동작에 따른 밴드 패스 필터링 효과를 설명하기 위한 그래프이다. 예시적으로, 도 10의 그래프의 가로축은 주파수를 가리키고, 세로축은 증폭기(1300)를 통과하는 전압 레벨(또는 신호 레벨)을 가리킨다. 도 4a 및 도 10을 참조하면, 본 발명의 실시 예에 따른 리셋 회로(1320)에 의해 증폭기(1300)로 유입되는 장치 잡음(또는 DC 잡음)이 제거 또는 차단될 수 있다. 예를 들어, 도 10의 제0 그래프(G0)는 도 3a의 증폭기(amp)에서의 밴드 패스 필터링 특성을 보여주는 그래프이다. 도 10의 제1 그래프(G1)는 도 4a의 증폭기(1300)에서의 밴드 패스 필터링 특성을 보여주는 그래프이다.
제0 및 제1 그래프들(G0, G1)에 도시된 바와 같이, 본 발명의 실시 예에 따른 증폭기(1300)는 일반적인 증폭기(amp)와 비교하여 저역대(예를 들어, DC 잡음)을 더 차단할 수 있다. 예를 들어, 제0 그래프(G0)의 저역 차단 주파수는 제0 주파수(PF0)일 수 있고, 제1 그래프(G1)의 저역 차단 주파수는 제0 주파수(PF0)보다 높은 제1 주파수(PF1)일 수 있다. 이는 리셋 스위치(1321)가 턴-오프 상태(즉, 리셋 신호(RST)가 비활성화된 상태)에서, 리셋 스위치(1321)로 제공되는 리셋 바이어스(RB)가 리셋 신호(RST)보다 낮기 때문이다. 다시 말해서, 전원 전압(VDD)보다 낮은 리셋 바이어스(RB)가 리셋 스위치(1321)의 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)로 제공되기 때문에, 리셋 스위치(1321)의 등가 저항 성분이 도 3a의 증폭기의 리셋 스위치(rs)의 등가 저항 성분보다 낮을 수 있다. 즉, 리셋 스위치(1321)의 등가 저항 성분이 감소함에 따라 증폭기(1300)의 저역 차단 주파수가 제0 주파수(PF0)에서 제1 주파수(PF1)로 증가할 수 있다.
저역 차단 주파수(PF1)가 증가함에 따라, 더 넓은 저역대의 신호가 차단될 수 있고, 이에 따라, 증폭기(1300)로 유입되는 DC 잡음이 효과적으로 차단될 수 있다. 예시적으로, 증포기(1300)의 유효 신호 범위는 제1 주파수 범위(F1)일 수 있다. 즉, 본 발명의 실시 예에 따른 증폭기(1300)의 저역 차단 주파수가 제1 주파수(PF1)로 증가하더라도, 증폭기(1300) 또는 증폭기(1300)를 포함하는 이미지 센서 장치(1000)는 정상적으로 동작할 수 있다.
도 11은 도 2의 증폭기를 예시적으로 보여주는 블록도이다. 도 2 및 도 11을 참조하면, 증폭기(1300-1)는 증폭 회로(1310), 픽셀 리셋 회로(1320a), 및 글로벌 리셋 회로(1320b)를 포함할 수 있다. 증폭 회로(1310)는 입력 전압(IN)을 수신하는 입력 노드 및 출력 전압(OUT)을 출력하는 출력 노드 사이에 연결될 수 있다. 증폭 회로(1310)는 도 4b 또는 도 5b를 참조하여 설명된 증폭 회로(1310)와 유사한 구조를 가질 수 있으며, 이에 대한 상세한 설명은 생략된다.
픽셀 리셋 회로(1320a) 및 글로벌 리셋 회로(1320b)는 증폭 회로(1310)의 플로팅 노드(NFL)(도 4b 참조) 및 출력 노드(NOUT)(도 4b 참조) 사이에 병렬로 연결될 수 있다. 예시적으로, 픽셀 리셋 회로(1320a) 및 글로벌 리셋 회로(1320b) 각각은 도 4a 내지 도 10을 참조하여 설명된 리셋 회로들(1320, 1320-1, 1320-2) 중 하나 또는 그것들의 조합을 포함할 수 있고, 그것들과 유사하게 동작할 수 있다.
픽셀 리셋 회로(1320a)는 출력 로직 회로(1420)로부터의 리셋 신호(RST)에 응답하여 동작할 수 있다. 글로벌 리셋 회로(1320b)는 글로벌 리셋 신호(RST_g)에 응답하여 동작할 수 있다. 예시적으로, 글로벌 리셋 신호(RST_g)는 픽셀(PIX)(도 2 참조) 외부의 다른 구성 요소들(예를 들어, 이미지 센서 장치(1000)에 포함된 어드레스 인코더, 아비터, 핸드쉐이크 로직 등) 또는 컨트롤러(1010)(도 1 참조)로부터 제공될 수 있다. 글로벌 리셋 신호(RST_g)는 이미지 센서 장치(1000)에 포함된 복수의 픽셀들(PIX) 전체 또는 일정 부분을 동시에 또는 한번에 리셋시키기 위한 신호일 수 있다. 즉, 이미지 센서 장치(1000)에 포함된 복수의 픽셀들(PIX) 각각의 증폭기는 픽셀 리셋 회로(1320a) 및 글로벌 리셋 회로(1320b)를 포함할 수 있고, 픽셀 동작(즉, 이벤트 발생 또는 이벤트 신호 생성)에 따라 픽셀 리셋 회로(1320a)를 통해 픽셀 리셋 동작을 수행하거나 또는 외부 구성의 제어(즉, 글로벌 리셋 신호(RST_g))에 따라 글로벌 리셋 회로(1320b)를 통해 글로벌 리셋 동작을 수행할 수 있다. 리셋 동작이 수행되는 단위가 다르다는 점을 제외하면, 픽셀 리셋 회로(1320a) 및 글로벌 리셋 회로(1320b)의 구성은 앞서 설명된 리셋 회로(1320, 1320-1, 1320-2)의 리셋 동작과 유사하므로 이에 대한 상세한 설명은 생략된다.
도 12는 도 2의 픽셀을 좀 더 상세하게 보여주는 회로도이다. 설명의 편의를 위하여, 하나의 픽셀(PIX)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 이미지 센서 장치(1000)에 포함된 다른 픽셀들 각각은 도 12의 픽셀(PIX)과 유사한 구조를 가질 수 있다. 예시적으로, 도 12에 도시된 픽셀(PIX)은 이벤트 기반 센서의 픽셀 또는 DVS의 픽셀일 수 있다.
도 2 및 도 12를 참조하면, 픽셀(PIX)은 광 검출기(1100), 컨버터(1200), 증폭기(1300), 비교기(1410) 및 출력 로직 회로(1420)를 포함할 수 있다. 광 검출기(1100), 컨버터(1200), 증폭기(1300), 비교기(1410) 및 출력 로직 회로(1420) 각각의 동작 또는 기능은 도 2를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
광 검출기(1100)는 외부로부터 입사된 광에 대응하는 광전하를 생성하도록 구성된 포토다이오드일 수 있다. 광 검출기(1100)는 제1 노드(N1) 및 접지 전압 사이에 연결될 수 있다.
컨버터(1200)는 제1 및 제2 NMOS 트랜지스터들(MN11, MN12), 제1 및 제2 PMOS 트랜지스터들(MP1, MP2), 및 제1 및 제2 전류 바이어스들(IB1, IB2)을 포함할 수 있다. 제1 NMOS 트랜지스터(MN11)는 전원 전압(VDD) 및 제1 PMOS 트랜지스터(MP11) 사이에 연결되고, 제2 노드(N2)의 전압에 응답하여 동작할 수 있다. 제1 PMOS 트랜지스터(MP11)는 제1 NMOS 트랜지스터(MN11) 및 제1 노드(N1) 사이에 연결되고, 외부로부터의 DC 바이어스에 응답하여 동작할 수 있다. 예시적으로, 제1 PMOS 트랜지스터(MP1)는 전류 바이어스로서 동작할 수 있다. 제2 NMOS 트랜지스터(MN12)는 제2 노드(N2) 및 접지 전압 사이에 연결되고, 제1 노드(N1)의 전압에 응답하여 동작할 수 있다. 제2 PMOS 트랜지스터(MP2)는 증폭기(1300)로의 입력 전압(IN)을 제공하는 입력 노드 및 접지 전압 사이에 연결되고, 제2 노드(N2)의 전압에 응답하여 동작할 수 있다. 제1 전류 바이어스(IB1)는 전원 전압(VDD) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2 전류 바이어스(IB2)는 전원 전압(VDD) 및 증폭기(1300)로의 입력 전압(IN)을 제공하는 입력 노드 사이에 연결될 수 있다.
증폭기(1300)는 입력 전압(IN)을 수신하는 입력 노드 및 출력 전압을 출력하는 출력 노드(NOUT) 사이에 연결될 수 있다. 증폭기(1300)는 제1 커패시터(C1), 제2 커패시터(C2), 증폭 소자(MPa), 제3 전류 바이어스(IB3), 및 리셋 회로(1320)를 포함할 수 있다. 증폭기(1300)의 구성들 및 연결 관계는 도 1 내지 도 10을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 예시적으로, 리셋 회로(1320)는 도 1 내지 도 11을 참조하여 설명된 리셋 회로들(1320, 1320-1, 1320-2) 중 하나 또는 그것들의 조합을 포함하거나 또는 본 발명의 기술적 사상으로부터의 벗어남 없이 그것들로부터 변형된 구성을 포함할 수 있다.
비교기(1410)는 제3 PMOS 트랜지스터(MP3), 제4 PMOS 트랜지스터(MP4), 제4 전류 바이어스(IB4), 및 제5 전류 바이어스(IB5)를 포함할 수 있다. 제3 PMOS 트랜지스터(MP3)는 전원 전압(VDD) 및 온 신호 노드(NON) 사이에 연결되고, 출력 노드(NOUT)의 전압(즉, 증폭기(1300)로부터의 출력 전압(OUT))에 응답하여 동작할 수 있다. 제4 PMOS 트랜지스터(MP4)는 전원 전압(VDD) 및 오프 신호 노드(NOFF) 사이에 연결되고, 출력 노드(NOUT)의 전압(즉, 증폭기(1300)로부터의 출력 전압(OUT))에 응답하여 동작할 수 있다. 제4 전류 바이어스(IB4)는 온 신호 노드(NON) 및 접지 전압 사이에 연결되고, 제5 전류 바이어스(IB5)는 오프 신호 노드(NOFF) 및 접지 전압 사이에 연결될 수 있다.
온 신호 노드(NON)를 통해 온-이벤트에 대응하는 온 신호(ON)가 출력 로직 회로(1420)로 제공될 수 있고, 오프 신호 노드(NOFF)를 통해 오프 이벤에 대응하는 오프 신호(/OFF)가 출력 로직 회로(1420)로 제공될 수 있다. 출력 로직 회로(1420)는 전원 전압(VDD) 및 접지 전압 사이에 연결되고, 비교기(1410)로부터의 온 신호(ON) 및 오프 신호(/OFF)를 기반으로 이벤트 신호를 출력할 수 있다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 이미지 센서 장치를 예시적으로 보여주는 도면들이다. 도 13a 및 도 13b를 참조하면, 이미지 센서 장치(2000)는 복수의 픽셀들(PIX)을 포함할 수 있다. 예시적으로, 복수의 픽셀들(PIX) 각각은 도 1 내지 도 12를 참조하여 설명된 이벤트 기반 픽셀 또는 동적 비전 센서 픽셀일 수 있다.
복수의 픽셀들(PIX) 각각은 제1 및 제2 서브 픽셀들(SPa, SPb)로 분할될 수 있다. 복수의 픽셀들(PIX) 각각의 제1 서브 픽셀(SPa)은 이미지 센서 장치(2000)에 포함된 상부 웨이퍼(WF_T)에 포함될 수 있고, 복수의 픽셀들(PIX) 각각의 제2 서브 픽셀(SPb)은 이미지 센서 장치(2000)에 포함된 하부 웨이퍼(WF_B)에 포함될 수 있다. 예를 들어, 이미지 센서 장치(2000)는 복수의 반도체 웨이퍼들 또는 복수의 반도체 다이들이 적층된 형태의 멀티-스택 구조를 가질 수 있다. 즉, 도 13b에 도시된 바와 같이, 이미지 센서 장치(2000)는 상부 웨이퍼(WF_T) 및 하부 웨이퍼(WF_B)를 포함할 수 있고, 상부 웨이퍼(WF_T) 및 하부 웨이퍼(WF_B)는 연결 구조체(CT)를 통해 서로 전기적으로 연결될 수 있다. 예시적으로, 연결 구조체(CT)는 Cu-to-Cu 본딩일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
좀 더 상세한 예로서, 상부 웨이퍼(WF_T)는 제1 기판(SUB1), 제1 트랜지스터 레이어(TL1), 및 제1 메탈 레이어(ML1)를 포함할 수 있다. 제1 기판(SUB1)에 포토다이오드(PD)가 형성될 수 있다. 포토다이오드(PD)는 도 1 내지 도 12를 참조하여 설명된 광 검출기(1100)일 수 있다.
제1 기판(SUB1) 상에 트랜지스터 레이어(TL1)가 형성될 수 있다. 트랜지스터 레이어(TL1)는 픽셀(PIX)에 포함된 다양한 트랜지스터들 중 일부가 형성되는 영역을 가리킬 수 있다. 예를 들어, 도 12의 픽셀(PIX) 중 컨버터(1200)에 포함된 다양한 구성 요소들이 제1 기판(SUB1) 상의 제1 트랜지스터 레이어(TL1)에 형성될 수 있다. 예시적으로, 제1 트랜지스터 레이어(TL1)는 다양한 구성 요소들을 형성하기 위한 복수의 레이어들을 포함할 수 있다. 제1 트랜지스터 레이어(TL1)의 상부에 제1 메탈 레이어(ML1)가 형성될 수 있다. 제1 메탈 레이어(ML1)는 포토 다이오드(PD) 및 제1 트랜지스터 레이어(TL1)에 형성된 다양한 구성 요소들을 전기적으로 연결하기 위한 복수의 메탈 라인들을 포함할 수 있다. 예시적으로, 제1 메탈 레이어(ML1)는 복수의 메탈 라인들을 형성하기 위한 복수의 레이어들을 포함할 수 있다. 예시적으로, 상부 웨이퍼(WF_T)에 포함된 제1 기판(SUB1), 제1 트랜지스터 레이어(TL1), 또는 제1 메탈 레이어(ML1)에 형성된 구성 요소들은 제1 서브 픽셀(SPa)을 구성할 수 있다. 앞서 설명된 바와 같이, 제1 서브 픽셀(SPa)은 픽셀(PIX)의 일부 구성 요소들을 가리킬 수 있다.
하부 웨이퍼(WF_B)는 제2 기판(SUB2), 제2 트랜지스터 레이어(TL2), 및 제2 메탈 레이어(ML2)를 포함할 수 있다. 제2 기판(SUB2) 상에 제2 트랜지스터 레이어(TL2)가 형성될 수 있다. 제2 트랜지스터 레이어(TL2)는 제2 서브 픽셀(SPb)에 포함된 구성 요소들을 포함할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 제1 서브 픽셀(SPa)이 픽셀(PIX)의 구성 요소들 중 광 검출기(1100) 및 컨버터(1200)를 포함하는 경우, 제2 서브 픽셀(SPb)은 나머지 구성 요소들(즉, 증폭기(1300) 및 판별기(1400))에 포함된 소자들(예를 들어, 트랜지스터들, 커패시터들, 전류 바이어스들)을 포함할 수 있다. 제2 서브 픽셀(SPb)에 포함된 소자들은 제2 트랜지스터 레이어(TL2)에 형성될 수 있다. 제2 트랜지스터 레이어(TL2)의 상부에 제2 메탈 레이어(ML2)가 형성될 수 있다. 제2 메탈 레이어(ML2)는 제2 트랜지스터 레이어(TL2)에 포함된 소자들을 전기적으로 연결하도록 구성된 복수의 메탈 라인들을 포함할 수 있다. 예시적으로, 제2 메탈 레이어(ML2)는 복수의 메탈 라인들을 생성하기 위한 복수의 레이어들을 포함할 수 있다. 예시적으로, 상부 웨이퍼(WF_T) 및 하부 웨이퍼(WF_B)는 연결 구조체(CT)를 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 상부 웨이퍼(WF_T)의 제1 서브 픽셀(SPa) 및 하부 웨이퍼(WF_B)의 제2 서브 픽셀(SPb)은 연결 구조체(CT)를 통해 전기적으로 연결될 수 있고, 이에 따라 하나의 픽셀(PIX)이 구성될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 이미지 센서 장치(2000)는 복수의 픽셀들(PIX)을 포함할 수 있다. 복수의 픽셀들(PIX) 각각은 제1 및 제2 서브 픽셀들(SPa, SPb)로 분할될 수 있다. 복수의 픽셀들(PIX) 각각의 제1 서브 픽셀(SPa)은 상부 웨이퍼(WF_T)에 형성될 수 있고, 복수의 픽셀들(PIX) 각각의 제2 서브 픽셀(SPb)은 하부 웨이퍼(WF_B)에 포함될 수 있다. 상부 웨이퍼(WF_T) 및 하부 웨이퍼(WF_B)는 연결 구조체(CT)를 통해 서로 전기적으로 연결될 수 있고, 이에 따라, 복수의 픽셀들(PIX) 각각이 구성될 수 있다.
도 14a 내지 도 14c는 도 13a의 픽셀을 예시적으로 보여주는 회로도이다. 도 14a 내지 도 14c를 참조하여 픽셀(PIX)이 제1 및 제2 서브 픽셀들(SPa, SPb)로 분할되는 실시 예들이 설명된다.
도 13a 및 도 14a 내지 도 14c를 참조하면, 픽셀들(PIX-1, PIX-2, PIX-3) 각각은 광 검출기(1100), 컨버터(1200), 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420)를 포함할 수 있다. 예시적으로, 픽셀들(PIX-1, PIX-2, PIX-3) 각각의 증폭기(1300)는 도 1 내지 도 12를 참조하여 설명된 리셋 회로를 포함하거나 또는 도 1 내지 도 12를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다. 광 검출기(1100), 컨버터(1200), 증폭기(1300), 비교기(1400), 및 출력 로직 회로(1420) 각각은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
먼저 도 14a 도시된 바와 같이, 제1 픽셀(PIX-1)은 제1 서브 픽셀(SPa-1) 및 제2 서브 픽셀(SPb-1)로 구분될 수 있다. 제1 서브 픽셀(SPa-1)은 광 검출기(1100) 및 컨버터(1200)를 포함할 수 있다. 즉, 제1 픽셀(PIX-1)의 광 검출기(1100) 및 컨버터(1200)는 상부 웨이퍼(WF_T)에 형성될 수 있다. 제2 서브 픽셀(SPb-1)은 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420)를 포함할 수 있다. 즉, 제1 픽셀(PIX-1)의 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420)는 하부 웨이퍼(WF_B)에 포함될 수 있다. 제1 서브 픽셀(SPa-1)의 컨버터(1200)의 입력 전압(IN)을 출력하는 단자 및 제2 서브 픽셀(SPb-1)의 증폭기(1300)의 입력 전압(IN)을 수신하는 단자는 연결 구조체(CT)를 통해 서로 전기적으로 연결됨으로써, 하나의 제1 픽셀(PIX-1)이 구현될 수 있고, 제1 픽셀(PIX-1)이 정상적으로 동작할 수 있다.
예시적으로, 상부 웨이퍼(WF_T)에 형성된 제1 서브 픽셀(SPa-1)의 광 검출기(1100) 및 컨버터(1200)는 제1 전원 전압(VDD1)을 기반으로 동작할 수 있고, 하부 웨이퍼(WF_B)에 형성된 제2 서브 픽셀(SPb-1)의 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420)는 제2 전원 전압(VDD2)을 기반으로 동작할 수 있다. 예시적으로, 제1 전원 전압(VDD1)은 제2 전원 전압(VDD2)보다 클 수 있다.
다음으로, 도 14b를 참조하면, 제2 픽셀(PIX-2)은 제1 서브 픽셀(SPa-2) 및 제2 서브 픽셀(SPb-2)로 구분될 수 있다. 제1 서브 픽셀(SPa-2)은 광 검출기(1100), 및 컨버터(1200)의 일부를 포함할 수 있다. 즉, 픽셀(PIX-2)의 광 검출기(1100), 및 컨버터(1200)의 일부는 상부 웨이퍼(WF_T)에 형성될 수 있다. 제2 서브 픽셀(SPb-2)은 컨버터(1200)의 다른 일부, 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420)를 포함할 수 있다. 즉, 제2 픽셀(PIX-2)의 컨버터(1200)의 다른 일부, 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420)는 하부 웨이퍼(WF_B)에 포함될 수 있다. 제1 서브 픽셀(SPa-2)의 컨버터(1200)의 일부 및 제2 서브 픽셀(SPb-2)의 증폭기(1300)의 컨버터(1200)의 다른 일부는 연결 구조체(CT)를 통해 서로 전기적으로 연결될 수 있다. 이에 따라, 하나의 제2 픽셀(PIX-2)이 구현될 수 있으며, 제2 픽셀(PIX-2)이 정상적으로 동작할 수 있다.
예시적으로, 상부 웨이퍼(WF_T)에 형성된 제1 서브 픽셀(SPa-2)의 광 검출기(1100) 및 컨버터(1200)의 일부는 제1 전원 전압(VDD1)을 기반으로 동작할 수 있고, 하부 웨이퍼(WF_B)에 형성된 제2 서브 픽셀(SPb-2)의 컨버터(1200)의 다른 일부, 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420)는 제2 전원 전압(VDD2)을 기반으로 동작할 수 있다. 예시적으로, 제1 전원 전압(VDD1)은 제2 전원 전압(VDD2)보다 클 수 있다.
다음으로, 도 14c를 참조하면, 제3 픽셀(PIX-3)은 제1 서브 픽셀(SPa-3) 및 제2 서브 픽셀(SPb-3)로 구분될 수 있다. 제1 서브 픽셀(SPa-3)은 광 검출기(1100), 컨버터(1200), 및 증폭기(1300)를 포함할 수 있다. 즉, 제3 픽셀(PIX-3)의 광 검출기(1100), 컨버터(1200), 및 증폭기(1300)는 상부 웨이퍼(WF_T)에 형성될 수 있다. 제2 서브 픽셀(SPb-3)은 비교기(1410) 및 출력 로직 회로(1420)를 포함할 수 있다. 즉, 제3 픽셀(PIX-3)의 비교기(1410) 및 출력 로직 회로(1420)는 하부 웨이퍼(WF_B)에 포함될 수 있다. 제1 서브 픽셀(SPa-3)의 증폭기(1300)의 출력 노드(NOUT) 및 제2 서브 픽셀(SPb-2)의 비교기(1410)의 입력은 연결 구조체(CT)를 통해 서로 전기적으로 연결될 수 있다. 이에 따라, 하나의 제3 픽셀(PIX-3)이 구현될 수 있으며, 제3 픽셀(PIX-3)이 정상적으로 동작할 수 있다.
예시적으로, 상부 웨이퍼(WF_T)에 형성된 제1 서브 픽셀(SPa-3)의 광 검출기(1100), 컨버터(1200), 및 증폭기(1300)는 제1 전원 전압(VDD1)을 기반으로 동작할 수 있고, 하부 웨이퍼(WF_B)에 형성된 제2 서브 픽셀(SPb-2)의 비교기(1410) 및 출력 로직 회로(1420)는 제2 전원 전압(VDD2)을 기반으로 동작할 수 있다. 예시적으로, 제1 전원 전압(VDD1)은 제2 전원 전압(VDD2)보다 클 수 있다.
도 14a 내지 도 14c를 참조하여 설명된 제1 및 제2 서브 픽셀들의 구성은 본 발명의 실시 예를 설명하기 위한 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 및 제2 서브 픽셀들은 다양한 방식으로 구분될 수 있다. 예를 들어, 도면에 도시되지는 않았으나, 제1 서브 픽셀(SPa)은 광 검출기(1100)를 포함할 수 있고, 제2 서브 픽셀(SPb)은 광 검출기(1100)를 제외한 나머지 구성 요소들(예를 들어, 컨버터(1200), 증폭기(1300), 비교기(1410), 및 출력 로직 회로(1420))를 포함할 수 있다. 또는 제1 서브 픽셀(SPa)은 픽셀(PIX)의 다양한 소자들 중 일부를 포함할 수 있고, 제2 서브 픽셀(SPb)은 픽셀(PIX)의 다양한 소자들 중 나머지 일부를 포함할 수 있다.
도 15는 본 발명의 실시 예에 따른 이미지 센서 장치를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 이미지 센서 장치(2000-1)는 복수의 픽셀들(PIX)을 포함할 수 있다. 복수의 픽셀들(PIX) 각각은 복수의 서브 픽셀들(SPa~SPn)로 구분될 수 있다. 복수의 서브 픽셀들(SPa~SPn)은 복수의 웨이퍼들(WFa~WFn)에서 각각 형성될 수 있다. 복수의 웨이퍼들(WFa~WFn)이 서로 전기적으로 연결됨으로써, 복수의 픽셀들(PIX) 각각이 구현될 수 있다.
비록 도면에 도시되지는 않았으나, 이미지 센서 장치(2000-1)는 추가 웨이퍼를 더 포함할 수 있다. 추가 웨이퍼는 복수의 픽셀들(PIX) 각각을 제어하기 위한 다양한 로직 회로들 또는 주변 회로들(예를 들어, 어드레스 인코더, 아비터, 핸드쉐이크 로직 등)을 포함할 수 있다. 추가 웨이퍼는 복수의 웨이퍼들(WFa~WFn) 중 적어도 하나와 전기적으로 연결될 수 있다. 복수의 웨이퍼들(WFa~WFn) 또는 추가 웨이퍼는 서로 연결 구조체를 통해 전기적으로 연결될 수 있다. 연결 구조체는 Cu-to-Cu 본딩일 수 있다.
도 16은 본 발명의 실시 예에 따른 이미지 장치를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 이미지 장치(300)는 이미지 센서 장치(3000) 및 컨트롤러(3010)를 포함할 수 있다. 컨트롤러(3010)는 이미지 센서 장치(3000)를 제어하도록 구성될 수 있다. 이미지 센서 장치(3000)는 외부로부터 입사된 광에 대응하는 신호를 생성하도록 구성될 수 있다.
예시적으로, 이미지 센서 장치(3000)는 DVS(Dynamic Vision Sensor) 픽셀 및 CIS(CMOS Image Sensor) 픽셀을 포함할 수 있다. DVS 픽셀은 도 1 내지 도 15를 참조하여 설명된 픽셀(PIX)일 수 있다. 즉, DVS 픽셀은 외부로부터 입사된 광의 변화량을 기반으로 이벤트 신호를 출력하도록 구성될 수 있다. CIS 픽셀은 외부로부터 입사된 광에 대응하는 전기 신호 또는 디지털 신호를 출력하도록 구성될 수 있다. 즉, 이미지 센서 장치(3000)는 DVS 픽셀 및 CIS 픽셀을 모두 포함할 수 있고, DVS 픽셀 및 CIS 픽셀 각각에 대응하는 동작을 수행할 수 있다.
예시적으로, DVS 픽셀 및 CIS 픽셀은 일부 구성을 서로 공유할 수 있다. 예를 들어, DVS 픽셀 및 CIS 픽셀은 포토 다이오드를 공유할 수 있다. 공유된 포토 다이오드를 통해 생성된 광 전류가 DVS 픽셀 또는 CIS 픽셀로 제공될 수 있다.
도 17a 및 도 17b는 도 16의 이미지 센서 장치를 예시적으로 보여주는 도면들이다. 도 16, 도 17a, 및 도 17b를 참조하면, 이미지 센서 장치(3000)는 CIS 웨이퍼(WF_CIS) 및 DVS 웨이퍼(WF_DVS)를 포함할 수 있다. CIS 웨이퍼(WF_CIS)는 복수의 CIS 픽셀들(CIS_P)을 포함할 수 있다. DVS 웨이퍼(WF_DVS)는 복수의 DVS 서브 픽셀들(DVS_SP)을 포함할 수 있다. 예시적으로, 적어도 하나의 CIS 픽셀(CIS_P) 및 하나의 DVS 서브 픽셀(DVS_SP)이 전기적으로 연결됨으로써, 하나의 DVS 픽셀(DVS_PX)이 구현될 수 있다.
예를 들어, 도 17b에 도시된 바와 같이, DVS 웨이퍼(WF_DVS)에 포함된 DVS 서브 픽셀(DVS_SP)은 컨버터(3120), 증폭기(3130), 및 판별기(3140)를 포함할 수 있다. 컨버터(3120), 증폭기(3130), 및 판별기(3140)는 도 1 내지 도 12를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. DVS 웨이퍼(WF_DVS)는 연결 구조체(CT)를 통해 CIS 웨이퍼(WF_CIS)와 연결될 수 있다.
CIS 웨이퍼(WF_CIS)에 포함된 CIS 픽셀(CIS_PX)은 포토 다이오드(PD), 제1 및 제2 모드 스위치들(MT1, MT2), 리셋 게이트(RG), 소스 팔로워(SF), 및 선택 게이트(SG)를 포함할 수 있다. 포토 다이오드(PD)는 외부로부터 입사된 광에 비례하는 광 전류를 생성할 수 있다. 제1 모드 스위치(MT1)는 포토 다이오드(PD) 및 연결 구조체(CT) 사이에 연결되고, 제1 모드 신호(M1)에 응답하여 동작할 수 있다. 제2 모드 스위치(MT2)는 포토 다이오드(PD) 및 부유 확산 노드(FD; Floating Diffusion) 사이에 연결되고, 제2 모드 신호(M2)에 응답하여 동작할 수 있다. 리셋 게이트(RG)는 전원 전압 및 부휴 확산 노드(FD) 사이에 연결되고, 리셋 신호(R)에 응답하여 동작할 수 있다. 소스 팔로워(SF) 및 선택 게이트(SG)는 전원 전압 및 데이터 라인 사이에 직렬 연결되고, 소스 팔로워(SF)는 부유 확산 노드(FD)의 전압에 응답하여 동작하고, 선택 게이트(SG)는 선택 신호(S)에 응답하여 동작할 수 있다. CIS 웨이퍼(WF_CIS)에 포함된 다른 CIS 픽셀들 또한 유사한 구조를 가질 수 있다.
예시적으로, CIS 픽셀(CIS_PX)은 동작 모드에 따라 이미지 정보를 출력하기 위한 CIS 픽셀로서 사용되거나 또는, 동작 모드에 따라, DVS 픽셀(DVS_PX)의 일부로서 사용될 수 있다. 예를 들어, 제2 모드 신호(M2)가 활성화되어 제2 모드 스위치(MT2)가 턴-온된 경우, 포토 다이오드(PD)로부터 생성된 광전류는 부유 확산 노드(FD)의 전압을 낮출 것이다. 이 경우, 리셋 신호(R), 및 선택 신호(S)에 응답하여, 부유 확산 노드(FD)의 전압에 비례하는 신호가 데이터 라인을 통해 제공될 수 있다. 즉, 제2 모드 신호(M2)가 활성화 되어 제2 모드 스위치(MT2)가 턴-온 된 경우, CIS 픽셀(CIS_PX)은 입사된 광의 크기에 비례하는 정보를 출력하는 이미징 동작을 수행할 것이다.
반면에, 제1 모드 신호(M1)가 활성화되어 제1 모드 스위치(MT1)가 턴-온된 경우, 포토 다이오드(PD)로부터 생성된 광 전류에 대응하는 신호는 연결 구조체(CT)를 통해 DVS 웨이퍼(WF_DVS)의 DVS 서브 픽셀(DVS_SP)로 제공될 것이다. 이 경우, DVS 서브 픽셀(DVS_SP)은 도 1 내지 도 12를 참조하여 설명된 바와 같이, 광 전류의 변화량을 기반으로 이벤트 신호를 출력할 수 있다. 다시 말해서, 제1 모드 신호(M1)가 활성화되어 제1 모드 스위치(MT1)가 턴-온된 경우, CIS 픽셀(CIS_PX)의 포토 다이오드(PD)는 DVS 픽셀(DVS_PX)의 광 검출기(1100)(도 2 참조)로서 사용될 수 있다. 이 경우, CIS 픽셀(CIS_PX)의 다른 구성 요소들(예를 들어, 리셋 게이트(RG), 소스 팔로워(SF), 및 선택 게이트(SG))로 제공되는 제어 신호들(R, S 등)은 제어되지 않거나 또는 차단될 수 있다.
예시적으로, 복수의 CIS 픽셀들(CIS_PX)의 포토 다이오드들(PD)이 하나의 연결 구조체(CT)(또는 복수의 연결 구조체들)을 통해 하나의 DVS 서브 픽셀(DVS_SP)과 전기적으로 연결될 수 있다. 즉, 복수의 CIS 픽셀들(CIS_PX)의 포토 다이오드들(PD)이 하나의 DVS 픽셀(DVS_PX)의 광 검출기로서 사용될 수 있다.
예시적으로, 도 17b에 도시된 CIS 픽셀(CIS_PX)은 제1 및 제2 모드 스위치들(MT1, MT2)를 제외하면, 3TR 구조의 이미지 픽셀이나, 본 발명의 범위가 이에 한정되는 것은 아니다. CIS 픽셀(CIS_PX)은 2TR 구조, 4TR 구조 등과 같은 다양한 타입의 픽셀 구조로 구현될 수 있다. 예시적으로, CIS 픽셀(CIS_PX)의 구성 요소들 중 일부 소자가 모드 스위치로서 사용될 수 있다. 예를 들어, 비록 도면에 도시되지는 않았으나, 4TR 구조의 CIS 픽셀에서, 전송 게이트는 제어 신호에 따라 전송 게이트의 동작을 수행하거나 또는 포토 다이오드(PD)의 광 전하가 부유 확산 노드(FD)로 제공되는 것을 방지함으로써, 포토 다이오드(PD)가 DVS 픽셀(DVS_PX)의 광 검출기로 사용되도록 할 수 있다. 또는 CIS 픽셀의 셔터 게이터는 앞서 설명된 전송 게이트와 유사한 동작(모드 스위치로서의 동작)을 수행할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 또는 CIS 픽셀(CIS_PX)은 베이어 패턴, 테트라 셀 패턴, 2PD 패턴, 4PD 패턴 등과 같은 다양한 형태의 패턴으로 배열될 수 있다.
도 18은 도 16의 이미지 센서 장치를 예시적으로 보여주는 도면이다. 도 18을 참조하여, DVS 픽셀(DVS_PX)의 일부로서 사용될 수 있는 CIS 픽셀들(CIS_PX)의 배열 또는 패턴이 설명된다. 예시적으로, 도 18은 이미지 센서 장치(3000)의 CIS 웨이퍼(WF_CIS)의 상부면을 나타내는 평면도일 수 있다.
도 16 및 도 18을 참조하면, 이미지 센서 장치(3000)는 복수의 CIS 픽셀들(CIS11~CIS66)을 포함할 수 있다. 복수의 CIS 픽셀들(CIS11~CIS66) 각각은 외부로부터 입사된 광의 크기에 비례하는 전기 신호 또는 디지털 신호를 출력하도록 구성될 수 있다.
예시적으로, 복수의 CIS 픽셀들(CIS11~CIS66) 중 일부 CIS 픽셀들은 DVS 픽셀을 구현하는데 사용될 수 있다. 예를 들어, 서로 인접한 2×2의 CIS 픽셀들(CIS11, CIS12, CIS21, CIS22)은 제1 DVS 픽셀(DVS1)을 구현하는데 사용될 수 있다. 다시 말해서, 서로 인접한 2×2의 CIS 픽셀들(CIS11, CIS12, CIS21, CIS22)의 포토 다이오드들은 제1 DVS 픽셀(DVS1)의 광 검출기로서 사용될 수 있다. 또는 하나의 CIS 픽셀(CIS16)은 제2 DVS 픽셀(DVS2)을 구현하는데 사용될 수 있다. 즉, 하나의 CIS 픽셀(CIS16)의 포토 다이오드는 제2 DVS 픽셀(DVS2)의 광 검출기로서 사용될 수 있다. 또는 인접한 3×3의 CIS 픽셀들(CIS44, CIS45, CIS46, CIS54, CIS55, CIS56, CIS64, CIS65, CIS66)은 제3 DVS 픽셀(DVS3)을 구현하는데 사용될 수 있다. 즉, 인접한 3×3의 CIS 픽셀들(CIS44, CIS45, CIS46, CIS54, CIS55, CIS56, CIS64, CIS65, CIS66)의 포토 다이오드들은 제3 DVS 픽셀(DVS3)의 광 검출기로서 사용될 수 있다.
도 18의 실시 예에서, 이미지 센서 장치(3000)가 다양한 패턴들(1×1, 2×2, 3×3 등)로 형성된 DVS 픽셀들(DVS1, DVS2, DVS3)을 포함하는 것으로 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 이미지 센서 장치(3000)는 미리 정해진 패턴에 따라 DVS 픽셀들을 배치하거나 또는 DVS 픽셀들의 일부로 사용될 CIS 픽셀들을 결정할 수 있다. 비록 도면에 도시되지는 않았으나, 물리적으로 이격된 CIS 픽셀들의 포토 다이오드들이 하나의 DVS 픽셀의 광 검출기로서 사용될 수 있다. 예를 들어, 서로 물리적으로 이격된 CIS 픽셀들(예를 들어, CIS41, CIS63)의 포토 다이오드들은 하나의 DVS 서브 픽셀과 연결되어, 하나의 DVS 픽셀을 구성할 수 있다.
도 19는 본 발명에 따른 이미지 신호 처리기가 적용된 전자 장치를 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 전자 장치(4000)는 터치 패널(4100), 터치 구동 회로(4102), 디스플레이 패널(4200), 디스플레이 구동 회로(4202), 시스템 메모리(4400), 스토리지 장치(4500), 이미지 처리기(4600), 통신 블록(4700), 오디오 처리기(4800), 및 메인 프로세서(4900)를 포함할 수 있다. 예시적으로, 전자 장치(2000)는 이동식 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 디지털 카메라, 스마트폰, 태블릿 컴퓨터, 랩톱 컴퓨터, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다.
터치 구동 회로(4102)는 터치 패널(4100)을 제어하도록 구성될 수 있다. 터치 패널(4100)은 터치 구동 회로(4102)의 제어에 따라 사용자로부터의 터치 입력을 감지하도록 구성될 수 있다. 디스플레이 구동 회로(4202)는 디스플레이 패널(4200)을 제어하도록 구성될 수 있다. 디스플레이 패널(4200)은 디스플레이 구동 회로(4202)의 제어에 따라 영상 정보를 표시하도록 구성될 수 있다.
시스템 메모리(4400)는 전자 장치(4000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 시스템 메모리(4400)는 메인 프로세서(4900)에 의해 처리된 또는 처리될 데이터를 임시로 저장할 수 있다. 예로서, 시스템 메모리(4400)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 및/또는 PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예시적으로, 이미지 신호 처리기(4630)로부터 출력된 출력 데이터는 시스템 메모리(4400)에 저장될 수 있다.
스토리지 장치(4500)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(4500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 스토리지 장치(4500)는 전자 장치(4000)의 내장 메모리 및/또는 착탈식 메모리를 포함할 수 있다.
이미지 처리기(4600)는 렌즈(4610)를 통해 광을 수신할 수 있다. 이미지 처리기(4600)에 포함되는 이미지 장치(4620) 및 이미지 신호 처리기(4630)는 수신된 광에 기초하여, 외부 객체에 관한 이미지 정보를 생성할 수 있다. 예시적으로, 이미지 장치(4620)는 도 1 내지 도 18을 참조하여 설명된 이미지 센서 장치일 수 있다.
통신 블록(4700)은 안테나(4710)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(4700)의 송수신기(4720) 및 MODEM(2730)은 LTE, WiMax, GSM, CDMA, Bluetooth, NFC, Wi-Fi, RFID 등과 같은 다양한 무선 통신 규약 중 적어도 하나에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
오디오 처리기(4800)는 오디오 신호 처리기(4810)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(4800)는 마이크(4820)를 통해 오디오 입력을 수신하거나, 스피커(4830)를 통해 오디오 출력을 제공할 수 있다.
메인 프로세서(4900)는 전자 장치(4000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(4900)는 전자 장치(4000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(4900)는 전자 장치(4000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 예시적으로, 도 12의 구성 요소들 중 일부는 시스템-온-칩(System-on-Chip) 형태로 구현되어, 전자 장치(4000)의 애플리케이션 프로세서(AP; application processor)로서 제공될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해 져야 할 것이다.
Claims (20)
- 입력 노드 및 플로팅 노드 사이에 연결된 제1 커패시터;
상기 플로팅 노드 및 출력 노드 사이에 연결된 제2 커패시터;
전원 전압 및 상기 출력 노드 사이에 연결되고 상기 플로팅 노드의 레벨에 응답하여 동작하도록 구성된 증폭 소자;
상기 출력 노드 및 접지 전압 사이에 연결된 전류 바이어스;
상기 플로팅 노드 및 중간 노드 사이에 연결되고, 리셋 바이어스에 응답하여 동작하도록 구성된 제1 리셋 스위치;
상기 중간 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 리셋 스위치; 및
리셋 신호에 응답하여 상기 중간 노드의 리셋 전압 및 제1 레벨 중 하나를 상기 리셋 바이어스로 출력하도록 구성된 리셋 바이어스 생성기를 포함하는 증폭기. - 제 1 항에 있어서,
상기 제1 리셋 스위치는 상기 플로팅 노드 및 상기 중간 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제1 PMOS 트랜지스터를 포함하고,
상기 제2 리셋 스위치는 상기 플로팅 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 PMOS 트랜지스터를 포함하는 증폭기. - 제 2 항에 있어서,
상기 제1 및 제2 PMOS 트랜지스터들 각각의 바디 노드로 상기 전원 전압이 인가되는 증폭기. - 제 2 항에 있어서,
상기 리셋 신호가 활성화된 경우, 상기 리셋 바이어스는 상기 접지 전압이고, 상기 리셋 신호가 비활성화된 경우, 상기 리셋 바이어스는 상기 리셋 전압인 증폭기. - 제 4 항에 있어서,
상기 리셋 전압은 상기 비활성화된 리셋 신호의 레벨보다 낮은 증폭기. - 제 2 항에 있어서,
상기 리셋 바이어스 생성기는:
상기 중간 노드 및 바이어스 출력 노드 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제1 NMOS 트랜지스터; 및
상기 바이어스 출력 노드 및 상기 접지 전압 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제3 PMOS 트랜지스터를 포함하고,
상기 리셋 바이어스는 상기 바이어스 출력 노드를 통해 출력되는 증폭기. - 제 2 항에 있어서,
상기 리셋 바이어스 생성기는:
상기 리셋 신호를 반전시켜 반전된 리셋 신호를 출력하도록 구성된 제1 인버터; 및
상기 리셋 전압을 기반으로, 상기 반전된 리셋 신호를 다시 반전시켜, 상기 리셋 바이어스를 출력하도록 구성된 제2 인버터를 포함하는 증폭기. - 제 1 항에 있어서,
상기 제1 리셋 스위치는 상기 플로팅 노드 및 상기 중간 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제1 NMOS 트랜지스터이고,
상기 제2 리셋 스위치는 상기 플로팅 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 NMOS 트랜지스터인 증폭기. - 제 8 항에 있어서,
상기 리셋 바이어스 생성기는:
상기 중간 노드 및 바이어스 출력 노드 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제3 NMOS 트랜지스터; 및
상기 바이어스 출력 노드 및 전원 전압 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제1 PMOS 트랜지스터를 포함하고,
상기 리셋 바이어스는 상기 바이어스 출력 노드를 통해 출력되는 증폭기. - 제 9 항에 있어서,
상기 리셋 신호가 활성화된 경우, 상기 리셋 바이어스는 상기 전원 전압이고, 상기 리셋 신호가 비활성화된 경우, 상기 리셋 바이어스는 상기 리셋 전압이고,
상기 전원 전압인 상기 리셋 바이어스에 응답하여, 상기 제1 및 제2 NMOS 트랜지스터들이 턴-온되는 증폭기. - 입력 노드 및 플로팅 노드 사이에 연결된 제1 커패시터를 포함하고, 상기 입력 노드를 통해 수신된 입력 전압의 변화를 기반으로 출력 전압을 출력 노드를 통해 출력하도록 구성된 증폭 회로;
상기 플로팅 노드 및 상기 출력 노드 사이에 연결되고, 리셋 바이어스에 응답하여 상기 플로팅 노드 및 상기 출력 노드를 리셋 전압으로 리셋시키도록 구성된 리셋 스위치; 및
외부로부터의 리셋 신호에 응답하여, 상기 리셋 전압 및 제1 전압 중 어느 하나를 기반으로 상기 리셋 바이어스를 출력하도록 구성된 리셋 바이어스 생성기를 포함하는 증폭기. - 제 11 항에 있어서,
상기 증폭 회로는:
상기 플로팅 노드 및 상기 출력 노드 사이에 연결된 제2 커패시터;
전원 전압 및 상기 출력 노드 사이에 연결된 증폭 소자; 및
상기 출력 노드 및 접지 전압 사이에 연결된 전류 바이어스를 더 포함하는 증폭기. - 제 11 항에 있어서,
상기 리셋 스위치는:
상기 플로팅 노드 및 중간 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제1 PMOS 트랜지스터; 및
상기 중간 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 PMOS 트랜지스터를 포함하는 증폭기. - 제 13 항에 있어서,
상기 리셋 바이어스 생성기는:
상기 중간 노드 및 바이어스 출력 노드 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제1 NMOS 트랜지스터; 및
상기 바이어스 출력 노드 및 접지 전압 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제3 PMOS 트랜지스터를 포함하고,
상기 리셋 바이어스는 상기 바이어스 출력 노드를 통해 출력되는 증폭기. - 제 14 항에 있어서,
상기 리셋 신호가 활성화된 경우, 상기 리셋 신호 및 상기 리셋 바이어스는 상기 접지 전압이고,
상기 리셋 신호가 비활성화된 경우, 상기 리셋 신호는 상기 전원 전압이고, 상기 리셋 바이어스는 상기 전원 전압보다 낮은 상기 리셋 전압인 증폭기. - 복수의 픽셀들을 포함하는 이미지 센서 장치에 있어서,
상기 복수의 픽셀들 각각은:
외부로부터 입사된 광에 대응하는 광 전류를 생성하도록 구성된 광 검출기;
상기 생성된 광 전류를 대응하는 입력 전압으로 변환하도록 구성된 컨버터;
입력 노드를 통해 상기 입력 전압을 수신하고, 상기 입력 전압의 변화랑을 증폭하여 출력 전압을 출력 노드를 통해 출력하도록 구성된 증폭기;
상기 출력 전압을 미리 정해진 적어도 2개의 임계 값들과 비교하여 비교 결과를 출력하도록 구성된 비교기; 및
상기 비교 결과를 기반으로 대응하는 이벤트 신호를 출력하도록 구성된 출력 로직 회로를 포함하고,
상기 증폭기는:
상기 입력 노드 및 플로팅 노드 사이에 연결된 제1 커패시터;
상기 플로팅 노드 및 상기 출력 노드 사이에 연결된 제2 커패시터;
전원 전압 및 상기 출력 노드 사이에 연결되고 상기 플로팅 노드의 레벨에 응답하여 동작하도록 구성된 증폭 소자;
상기 출력 노드 및 접지 전압 사이에 연결된 전류 바이어스;
상기 플로팅 노드 및 중간 노드 사이에 연결되고, 리셋 바이어스에 응답하여 동작하도록 구성된 제1 리셋 스위치;
상기 중간 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 리셋 스위치; 및
리셋 신호에 응답하여 상기 중간 노드의 리셋 전압 및 제1 레벨 중 하나를 기반으로 상기 리셋 바이어스를 출력하도록 구성된 리셋 바이어스 생성기를 포함하는 이미지 센서 장치. - 제 16 항에 있어서,
상기 제1 리셋 스위치는 상기 플로팅 노드 및 상기 중간 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제1 PMOS 트랜지스터를 포함하고,
상기 제2 리셋 스위치는 상기 플로팅 노드 및 상기 출력 노드 사이에 연결되고, 상기 리셋 바이어스에 응답하여 동작하도록 구성된 제2 PMOS 트랜지스터를 포함하는 이미지 센서 장치. - 제 17 항에 있어서,
상기 리셋 바이어스 생성기는:
상기 중간 노드 및 바이어스 출력 노드 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제1 NMOS 트랜지스터; 및
상기 중간 노드 및 상기 접지 전압 사이에 연결되고, 상기 리셋 신호에 응답하여 동작하도록 구성된 제3 PMOS 트랜지스터를 포함하는 이미지 센서 장치. - 제 18 항에 있어서,
상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 상기 제1 레벨의 상기 리셋 바이어스에 응답하여, 상기 플로팅 노드, 상기 출력 노드, 및 상기 중간 노드를 상기 리셋 전압으로 리셋시키는 이미지 센서 장치. - 제 17 항에 있어서,
상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터들 각각의 바디 노드로 상기 전원 전압이 제공되는 이미지 센서 장치.
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