CN113299682A - 三维存储器 - Google Patents

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Abstract

本发明实施例提供了一种三维存储器，包括：层叠设置的存储单元阵列块及外围电路的功能器件；其中，存储单元阵列块至少包括：层叠设置的第一地址线层、第一相变存储单元以及第二地址线层；第一地址线层包括沿第一方向延伸的第一地址线；第二地址线层包括沿第二方向延伸的第二地址线；功能器件包括与第一地址线连接的第一功能器件及与第二地址线连接的第二功能器件；第一功能器件设置在沿第一方向存在偏移的第一区域和第二区域上，第二功能器件设置沿第二方向存在偏移的第三区域和第四区域上；第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点；和/或，第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。

Description

三维存储器
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储器。
背景技术
三维交叉点存储器，如相变存储器(PCM，Phase Change Memory)是一种使用硫族化合物作为存储介质的存储技术，利用材料在不同状态下的电阻差异来保存数据。PCM具有可按位寻址、断电后数据不丢失、存储密度高、读写速度快等优势，被认为是最有前景的下一代存储器。
然而，相关技术中，三维交叉点存储器存在阵列效率低的问题。
发明内容
为解决相关技术问题，本发明实施例提出一种三维存储器。
本发明实施例提供了一种的三维存储器，包括：至少一个存储单元阵列块及外围电路的功能器件；其中，
所述存储单元阵列块至少包括：由下至上依次层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；
所述功能器件包括与所述第一地址线连接的第一功能器件及与所述第二地址线连接的第二功能器件；所述第一功能器件设置在沿所述第一方向存在偏移的第一区域和第二区域上，所述第二功能器件设置沿所述第二方向存在偏移的第三区域和第四区域上；
所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点；和/或，所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
上述方案中，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
上述方案中，多条第一地址线中各第一地址线沿所述第二方向的间距相同；
和/或，
多条第二地址线中各第二地址线沿所述第一方向的间距相同。
上述方案中，所述存储器还包括：与所述第一地址线接触的第一连接部以及与所述第二地址接触的第二连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上；
所述第一连接部与所述第一地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触。
上述方案中，所述存储单元阵列块还包括：堆叠设置在第二地址线层上的多个第二相变存储单元以及第三地址线层；其中，所述第三地址线层与第二地址线层平行；所述第三地址线层包括多条沿第一方向延伸且相互平行的第三地址线；所述第三地址线与所述第一地址线在第一平面上的投影部分重合；所述第二相变存储单元与所述第二地址线和第三地址线均垂直；所述第一平面与堆叠的方向垂直；
所述功能器件还包括与所述第三地址线连接的第三功能器件，所述第三功能器件设置在沿所述第一方向存在偏移的第五区域和第六区域上；
所述第五区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点；所述第六区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
上述方案中，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点；
所述第五区域在第二方向的投影与第六区域在第二方向的投影存在共同的端点。
上述方案中，多条第一地址线中各第一地址线沿所述第二方向的间距相同；多条第三地址线中各第三地址线沿所述第二方向的间距相同；多条第五地址线中各第五地址线沿所述第二方向的间距相同；
和/或，
多条第二地址线中各第二地址线沿所述第一方向的间距相同；多条第四地址线中各第四地址线沿所述第一方向的间距相同。
上述方案中，所述存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址接触的第二连接部以及与所述第三地址线接触的第三连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上；
所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触。
上述方案中，所述存储单元阵列块还包括：堆叠设置在第三地址线层上的多个第三相变存储单元、第四地址线层、多个第四相变存储单元以及第五地址线层；其中，所述第四地址线层、第五地址线层与第三地址线层平行；所述第四地址线层包括多条沿第二方向延伸且相互平行的第四地址线；所述第五地址线层包括多条沿第一方向延伸且相互平行的第五地址线；所述第四地址线与所述第二地址线在第一平面上的投影部分重合；所述第五地址线与所述第一地址线在第一平面上的投影重合；所述第五地址线与所述第一地址线连接；所述第三相变存储单元与所述第三地址线和第四地址线均垂直；所述第四相变存储单元与所述第四地址线和第五地址线均垂直；
所述功能器件还包括与所述第四地址线连接的第四功能器件，所述第四功能器件设置在沿所述第二方向存在偏移的第七区域和第八区域上；
所述第七区域在第一方向的投影与第三区域在第一方向的投影重叠，且所述第七区域在第二方向的投影与第一区域在第二方向的投影重叠；所述第八区域在第一方向的投影与第四区域在第一方向的投影重叠，且所述第八区域在第二方向的投影与第二区域在第二方向的投影重叠。
上述方案中，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点；
所述第五区域在第二方向的投影与第六区域在第二方向的投影存在共同的端点；
所述第七区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点，且所述第八区域在第一方向的投影与第二区域在第一方向的投影存在共同的端点。
上述方案中，多条第一地址线中各第一地址线沿所述第二方向的间距相同；多条第三地址线中各第三地址线沿所述第二方向的间距相同；
和/或；
多条第二地址线中各第二地址线沿所述第一方向的间距相同。
上述方案中，所述存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址接触的第二连接部、与所述第三地址线接触的第三连接部、与所述第四地址接触的第四连接部以及与所述第五地址接触的第五连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上，所述第四功能器件通过相应的第四连接部分别连接到所述存储单元阵列块中的所有第四地址线上，所述第五连接部与所述第一地址线连接；
所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触；所述第四连接部与所述第四地址线的几何中心处接触。
上述方案中，所述存储器还包括互连层，所述解码器通过所述互连层与相应连接部连接。
上述方案中，所述功能器件包括解码器。
上述方案中，一个存储单元包括堆叠设置的PCM元件、选通元件及多个电极。
本发明实施例提供了一种三维存储器，包括：至少一个存储单元阵列块及外围电路的功能器件；其中，所述存储单元阵列块至少包括：由下至上依次层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；所述功能器件包括与所述第一地址线连接的第一功能器件及与所述第二地址线连接的第二功能器件；所述第一功能器件设置在沿所述第一方向存在偏移的第一区域和第二区域上，所述第二功能器件设置沿所述第二方向存在偏移的第三区域和第四区域上；所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点；和/或，所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。本发明实施例中提供的三维存储器中用于每个存储器区块的相应地址线功能器件所设置的区域被分成两部分并且被移位，使得能够在设置相应地址线功能器件区域的上方以更少间隙地引入地址线和存储单元。如此，三维存储器的阵列效率大大提高。
附图说明
图1为本发明实施例提供的通过扫描电子显微镜观察到的一种三维相变存储单元阵列的示意图；
图2a为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的局部三维示意图；
图2b为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图一；
图2c为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图二；
图2d为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图三；
图2e为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的外围电路中用于设置解码器的区域的分布的局部水平示意图；
图3a为本发明实施例提供的一种具有一层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的分布情况示意图；
图3b-图3f为本发明实施例提供的另一种具有一层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的几种不同的分布情况示意图；
图3g为本发明实施例提供的两种具有一层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的分布情况的对照示意图；
图4为本发明实施例提供的通过互连层连接的方式使得第一连接部和第二连接部与相应的功能器件连接的示意图；
图5a为本发明实施例提供的一种具有两层存储单元的三维相变存储器的局部三维示意图；
图5b为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图一；
图5c为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图二；
图5d为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图三；
图5e为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的外围电路中用于设置解码器的区域的分布的局部水平示意图；
图6a为本发明实施例提供的一种具有两层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的分布情况示意图；
图6b-图6f为本发明实施例提供的另一种具有两层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的几种不同的分布情况示意图；
图6g为本发明实施例提供的两种具有两层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的分布情况的对照示意图；
图7a为本发明实施例提供的一种具有四层存储单元的三维相变存储器的局部三维示意图；
图7b为本发明实施例提供的一种具有四层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图一；
图7c为本发明实施例提供的一种具有四层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图二；
图7d为本发明实施例提供的一种具有四层堆叠的存储单元的三维相变存储器的存储单元阵列的局部水平示意图三；
图7e为本发明实施例提供的一种具有四层堆叠的存储单元的三维相变存储器的外围电路中用于设置解码器的区域的分布的局部水平示意图；
图8a为本发明实施例提供的一种具有四层堆叠的存储单元的三维相变存储器的一个存储单元块对应的功能器件的设置区域的分布情况示意图；
图8b-图8f为本发明实施例提供的另一种具有四层堆叠的存储单元的三维相变存储器的一个存储单元块对应的解码器的设置区域的几种不同的分布情况示意图；
图9a为本发明实施例提供的另一种具有四层存储单元的三维相变存储器中多个存储单元阵列块中功能器件的布局示意图；
图9b为本发明实施例提供的另一种具有四层存储单元的三维相变存储器中多个存储单元阵列块中位线与字线的布局示意图。
具体实施方式
为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。
本发明实施例涉及的三维存储器可以包括由横竖交错的位线、字线及存储单元构成的三维存储器，包括但不限于PCM、铁电存储器(FeRAM，Ferroelectric，Random AccessMemory)、磁存储器(MRAM，Magnetoresistive Random Access Memory)、阻变式存储器(RRAM，Resistive Random Access Memory)等。以下，仅以PCM为例进行说明。
图1为通过扫描电子显微镜观察到的一种三维相变存储单元阵列的示意图。从图1可以看出，三维相变存储器芯片由多个具有单个位线、字线及存储单元的小型存储单元阵列块组成。三维相变存储器一般包括顶部位线、字线、底部位线及位于位线和字线交叉处的存储单元。实际应用中，字线、顶部位线和底部位线通常由图案化工艺之后形成的20nm/20nm的等幅线宽(L/S，line/space)构成。
为了更清楚的说明本发明实施例的方案，首先介绍三维相变存储器，具体地：
三维相变存储器包括存储单元阵列和外围电路(可以简称为CMOS)；其中，所述存储单元阵列可以集成在所述外围电路的相同管芯上，这允许更宽的总线和更高的操作速度。实际应用中，存储单元阵列与外围电路可以形成在同一平面上的不同区域中；或者存储单元阵列与外围电路可以形成堆叠的结构，即二者形成在不同的平面上。例如，存储单元阵列可以形成在外围电路的上方，以减小芯片尺寸。
实际应用中，所述外围电路可以包括用于便于PCM实现读取操作、写操作、擦除操作等各种操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括控制逻辑、数据缓冲器、解码器(解码器也可以称为译码器)、驱动器及读写电路等。当控制逻辑收到读写操作命令及地址数据时，在控制逻辑的作用下，解码器可以基于解码的地址将从驱动器产生的相应电压施加到相应的位线、字线上，以实现数据的读写，并通过数据缓冲器与外部进行数据交互。
实际应用中，所述存储单元阵列主要用于存储数据。在一些实施例中，所述存储单元阵列的架构可以包括具有一层存储单元、具有二层堆叠的存储单元、具有四层堆叠的存储单元等。
实际应用中，每一层存储单元可以包括多个存储单元，存储单元层中的每个存储单元可以包括堆叠的PCM元件、选通元件以及多个电极。通过选通元件的导通实现电极对PCM元件的加热或淬火，以实现PCM元件的晶态与非晶态之间的切换；通过PCM元件的晶态与非晶态之间的切换实现数据的存储。在一些实施例中，所述PCM元件的材料包括基于硫属元素化物的合金(硫属元素化物玻璃)，例如GST(Ge-Sb-Te)合金，或者包括任何其他适当的相变材料；所述选择器的材料可以包括任何适当的OTS材料，诸如ZnxTey、GexTey、NbxOy、SixAsyTez等；所述电极的材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、碳(C)、多晶硅、掺杂硅、硅化物或其任何组合。在一些具体实施例中，电极的材料包括碳，例如非晶碳。
图2a-图2e示出了本发明实施例提供的一种具有一层存储单元的三维相变存储器的架构图。图2a为该三维相变存储器的局部三维示意图；图2b为该三维相变存储器的存储单元阵列沿X方向观察到的局部水平示意图；图2c为该三维相变存储器的存储单元阵列沿Y方向观察到的局部水平示意图；图2d为该三维相变存储器的存储单元阵列沿Z方向观察到的局部水平示意图；图2e为该三维相变存储器的外围电路中用于设置解码器的区域沿Z方向观察到的局部水平示意图。
可以理解的是，将三维相变存储单元阵列置于前方，Z方向可以理解为俯视的方向(从顶部位线向底部位线看过去的方向)，Y方向可以理解为左视的方向(位线延伸的方向)，X方向可以理解为正视的方向(字线延伸的方向)，图2a示出的三维相变存储单元阵列的局部等距视图是从左视的方向观察的等距视图。
结合图2a-图2d，该具有一层存储单元的三维相变存储器包括：存储单元阵列和CMOS；其中，存储单元阵列包括：平行的多条底部位线11和平行的多条顶部字线13，位于多条底部位线11和多条顶部字线13之间的多个存储单元12；底部位线11和顶部字线13垂直，存储单元12与底部位线11和顶部字线均垂直；每个存储单元可以包括堆叠的第一电极101、PCM元件102、第二电极103、选通元件104以及第三电极105。实际应用中，PCM元件102与选通元件104之间的上下位置关系不限。该具有一层存储单元的三维相变存储器还包括：与底部字线13接触，且从相邻的两条底部位线11之间延伸出来，用于实现底部字线13与相关器件，如解码器连接的顶部字线连接部131(这里，连接部的英文可以表达为Contact，连接部也可以称为触点)；与底部位线11接触，用于实现底部位线11与相关器件，如解码器连接的底部位线连接部111。
需要说明的是，在图2a-图2d中示出的具有一层存储单元的三维相变存储器中，各位线连接部及各字线连接部均从存储单元阵列部分垂直的(沿Z方向)贯穿至外围电路部分中。并且为了保证各位线连接部及各字线连接部与外围电路中解码器的接触面积足够大，以实现充分接触，相邻位线连接部111与相应底部位线11的接触位置沿Y方向存在一定的错移，相邻字线连接部131与相应顶部字线13的接触位置沿X方向存在一定的错移。
图2e中示出了图2d的架构所对应的解码器的设置区域的分布情况。图2e中每一个虚线框中示出了一个存储单元块对应的解码器的设置区域的分布情况。这里的存储单元阵列块是三维存储器的存储单元阵列中的一个最小单元，存储单元阵列以该最小单元为基础，分别沿X方向和Y方向延伸布置以形成三维存储器的存储单元阵列。解码器包括位线解码器和字线解码器；其中，位线解码器通过相应的位线连接部分别连接到存储单元阵列块中的所有位线上，且能够选择性地激活相应位线；字线解码器通过相应的字线连接部分别连接到存储单元阵列块中的所有字线上，且能够选择性地激活相应字线。
需要说明的是，实际应用中，具有一层存储单元的三维相变存储器的存储单元块的数量不限于图2d中示出的2个；具有一层存储单元的三维相变存储器的解码器的设置区域的数量也不限于图2e中示出的9个。
从图2d中可以看出，由于底部位线连接部111和顶部字线连接部131均垂直进入外围电路中，基于此，在一个存储单元阵列块中，位于中间的两个底部位线11之间为了避开顶部字线13对应的顶部字线连接部131延伸至外围电路中而让出图2d中垂直虚线框所示的垂直条区域，在该垂直条区域中不提供任何位线和存储单元用于数据存储。该垂直条对应字线解码器的专用区域，即图2e中的示出区域3和区域4。同时，在一个存储单元阵列块中，位于中间的两个顶部字线13之间也会让出专用于放置位线解码器的专用区域对应的垂直条(对应图2d中水平虚线框)，该位线解码器的专用区域包括图2e中的示出区域1和区域2。
可以理解的是，为了延伸字线连接部和位线连接部而设置的上述垂直条占据了衬底面积的很大一部分，但不提供任何字线、位线或存储单元用于数据存储，因此，该垂直条的存在降低了阵列效率，即该具有一层存储单元的三维相变存储器存在阵列效率低的问题。
基于此，本发明实施实施例提出一种三维存储器，包括：层叠设置的至少一个存储单元阵列块及外围电路的功能器件；其中，
所述存储单元阵列块至少包括：层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；
所述功能器件包括与所述第一地址线连接的第一功能器件及与所述第二地址线连接的第二功能器件；所述第一功能器件设置在沿所述第一方向存在偏移的第一区域和第二区域上，所述第二功能器件设置沿所述第二方向存在偏移的第三区域和第四区域上；
所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点；和/或，所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
这里，所述三维存储器包括存储单元阵列及外围电路；其中，所述存储单元阵列包括至少一个存储单元阵列块，所述外围电路包括至少一个功能器件。在一些实施例中，所述功能器件可以包括解码器或者驱动器，具体可以包括位线解码器、字线解码器、位线驱动器以及字线驱动器。实际应用中，为了避免驱动力不足，或者线损过过大，一个存储单元阵列块对应一个功能器件，即一个功能器件负责一个存储单元阵列块中所有字线、位线的激活控制。在本实施例中，所述存储单元阵列的架构为至少具有一层存储单元。
这里，所述第一地址线层和第二地址线层均可以包括字线层或者位线层，但二者必须不同。示例性的，所述第一地址线层可以包括字线层，对应地所述第二地址线层可以包括位线层；或者，第一地址线层可以包括位线层，对应地第二地址线层可以包括字线层。实际应用中，位线层可以理解为位于同一平面的多条位线形成的结构；字线层可以理解为位于同一平面的多条字线形成的结构。在本实施例中，第一地址线层与第二地址线层平行。
这里，第一地址线和第二地址线均可以包括多条字线或者位线，但二者必须不同。示例性的，所述第一地址线可以包括多条字线，对应地所述第二地址线可以包括多条位线；或者，第一地址线可以包括多条位线，对应地第二地址线可以包括多条字线。实际应用中，所述字线或位线的材料可以包括钨。
这里，所述第一方向为第一地址线延伸的方向，所述第二方向为第二地址线延伸的方向，第一方向与第二方向垂直即第一地址线与第二地址线垂直。实际应用中，为了便于理解，以第一地址线为第一位线，第一方向为Y方向，第二地址线为第一字线，第二方向为X方向为例进行说明。
这里，位于第一地址线层和第二地址线层之间的多个存储单元中的每一存储单元与相应的第一地址线和第二地址线均垂直。每个存储单元的具体结构前已述及，这里不再赘述。
这里，所述功能器件包括与第一地址线连接的第一功能器件(第一位线解码器)及与第二地址线连接的第二功能器件(第一字线解码器)。在本实施例中，一个存储单元阵列对应的字线解码器所在的区域被分成两部分并且被移位，和/或一个存储单元阵列对应的位线解码器所在的区域被分成两部分并且被移位，以允许在字线解码器所在区域和/或位线解码器所在区域的上方引入位线、字线和存储器单元，如此，大大提高了三维存储器的阵列效率。
下面将详细描述一个存储单元阵列对应的字线解码器所在的区域及位线解码器所在的区域的具体分布方式。
图3a中示出了一种一个存储单元块对应的功能器件的设置区域的分布情况，图3a为前述图2e中的某一个虚线框。图3b-图3f为本实施例即具有一层存储单元的三维存储器中一个存储单元块对应的功能器件的设置区域的几种不同的分布情况。图3b-图3f中黑色虚线代表本实施例中一个解功能器件设置区域所占的衬底面积，灰色虚线框代表图3a中一个功能器件设置区域所占的衬底面积。可以看出：图3b-图3f中一个解码器设置区域所占的衬底面积明显小于3a中一个功能器件设置区域所占的衬底面积。
结合图3b-图3f，可以理解的是，在本实施例中，第一功能器件设置在沿所述第一方向(图3b-图3f中示出的Y方向)存在偏移的第一区域(图3b-图3f中示出的区域1)和第二区域(图3b-图3f中示出的区域2)上，第二功能器件设置沿所述第二方向(图3b-图3f中示出的X方向)存在偏移的第三区域(图3b-图3f中示出的区域3)和第四区域上(图3b-图3f中示出的区域4)。实际应用中，第一区域、第二区域、第三区域及第四区域均为方形区域且位于同一平面中互不重叠的位置。
这里，所述端点可以理解为各区域投影在相应方向上形成的投影线段某个端点。所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点可以理解为：第一区域与第二区域之间沿第二方向是无缝衔接的，这样，相对于图3a，可以缩小一个功能器件设置区域沿第二方向所占尺寸。所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点可以理解为第三区域与第四区域之间沿第一方向是无缝衔接的，这样，相对于图3a，可以缩小一个功能器件设置区域沿第一方向所占尺寸。
可以理解的是，当第一区域与第二区域之间沿第二方向是无缝衔接的并且第三区域与第四区域之间沿第一方向也是无缝衔接的，则相对于图3a，可以同时缩小一个功能器件设置区域沿第一方向所占尺寸以及沿第一方向所占尺寸。
基于此，在一些实施例中，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
实际应用中，该种分布情况可以参考图3b，此时，可以从两个方向缩减功能器件设置区域的尺寸。
在一些实施例中，多条第一地址线中各第一地址线沿所述第二方向的间距相同；
和/或，
多条第二地址线中各第二地址线沿所述第一方向的间距相同。
在本实施例中，位于中间的两个位线之间不需要留出相关空位，和/或，位于中间的两个字线之间也不需要留出相关空位。也就是说，多条第一地址线中各第一地址线沿所述第二方向的间距相同；和/或，多条第二地址线中各第二地址线沿所述第一方向的间距相同。实际应用中，位线与字线的布局可以参考图3g右边图所示。图3g左边图示出的是对应图3a中位线与字线的布局。
实际应用中，所述第一功能器件通过相应的与第一地址线接触的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的与第二地址接触的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上。可以理解的是，第一连接部与第一地址线的几何中心处接触；和/或，第二连接部与第二地址线的几何中心处接触时，整体架构更加均匀对称、互连布线难度以及位线寄生串联电阻更小。
基于此，在一些实施例中，所述存储器还包括：与所述第一地址线接触的第一连接部以及与所述第二地址接触的第二连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上；
所述第一连接部与所述第一地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触。
实际应用中，第一连接部与所述第一地址线的几何中心处接触以及第二连接部与所述第二地址线的几何中心处接触可以参考图3g右边图所示。
在一些实施例中，所述存储器还包括互连层，所述功能器件通过所述互连层与相应连接部连接。
这里，当第一连接部与所述第一地址线的几何中心处接触；和/或，第二连接部与所述第二地址线的几何中心处接触时，第一连接部和第二连接部垂直向下时并不能直接着陆在相应的功能器件设置区域上，以与相应的功能器件连接。此时，可以通过互连层使得第一连接部和第二连接部与相应的功能器件连接。实际应用中，可以参考图4。需要说明的是，图4中的字线或位线与相应功能器件的连接关系仅用来示意连接方式，不用来限制本发明实施例中的具体连接结构。
图5a-图5e示出了本发明实施例提供的一种具有两层存储单元的三维相变存储器的架构图。图5a为该三维相变存储器的局部三维示意图；图5b为该三维相变存储器的存储单元阵列沿X方向观察到的局部水平示意图；图5c为该三维相变存储器的存储单元阵列沿Y方向观察到的局部水平示意图；图5d为该三维相变存储器的存储单元阵列沿Z方向观察到的局部水平示意图；图5e为该三维相变存储器的外围电路中用于设置解码器的区域沿Z方向观察到的局部水平示意图。
可以理解的是，将三维相变存储单元阵列置于前方，Z方向可以理解为俯视的方向(从顶部位线向底部位线看过去的方向)，Y方向可以理解为左视的方向(位线延伸的方向)，X方向可以理解为正视的方向(字线延伸的方向)，图5a示出的三维相变存储单元阵列的局部等距视图是从左视的方向观察的等距视图。
结合图5a-图5d，该具有两层存储单元的三维相变存储器包括：存储单元阵列和CMOS；其中，存储单元阵列包括：平行的多条底部位线21、平行的多条字线23、平行的多条顶部位线25，位于多条底部位线21和多条字线23之间的多个底部存储单元22，位于多条字线23和多条顶部位线25之间的多个顶部存储单元24。顶部位线25和相应的底部位线21(位于顶部位线下方的一条底部位线)之间存在偏移。实际应用中，这里的偏移可以参考图5b示出的沿Y方向示出半个位线长度的偏移。底部位线21、顶部位线25均与字线23垂直，底部存储单元22与底部位线21和字线23均垂直，顶部存储单元24与字线23和顶部位线25均垂直；每个存储单元可以包括堆叠的第一电极201、PCM元件202、第二电极203、选通元件204以及第三电极205。实际应用中，PCM元件202与选通元件204之间的上下位置关系不限。该具有两层存储单元的三维相变存储器还包括：与顶部位线25接触，且从相邻的两条字线23及相邻的两条底部位线21之间延伸出来，用于实现顶部位线25与相关器件，如解码器连接的顶部位线连接部251；与字线23接触，且从相邻的两条底部位线21之间延伸出来，用于实现字线23与相关器件，如解码器连接的字线连接部231；与底部位线21接触，用于实现底部位线21与相关器件，如解码器连接的底部位线连接部211。
需要说明的是，顶部位线25和相应的底部位线21沿X方向的可以无偏移，也可以存在较小偏移，在图5d中，为了将顶部位线25和相应的底部位线21均完整的展示出来，将顶部位线25和相应的底部位线21设置成沿X方向存在偏移。
需要说明的是，在图5a-图5d中示出的具有两层存储单元的三维相变存储器中，各位线连接部及各字线连接部均从存储单元阵列部分垂直的(沿Z方向)贯穿至外围电路部分中。并且为了保证各位线连接部及各字线连接部与外围电路中解码器的接触面积足够大，以实现充分接触，相邻底部位线连接部211与相应底部位线21的接触位置沿Y方向存在一定的错移，相邻字线连接部231与相应字线23的接触位置沿X方向存在一定的错移，相邻顶部位线连接部251与相应顶部位线25的接触位置沿Y方向存在一定的错移。
图5e中示出了图5d的架构所对应的解码器的设置区域的分布情况。图5e中每一个虚线框中示出了一个存储单元块对应的解码器的设置区域的分布情况。这里的存储单元阵列块是三维存储器的存储单元阵列中的一个最小单元，存储单元阵列以该最小单元为基础，分别沿X方向和Y方向延伸布置以形成三维存储器的存储单元阵列。解码器包括底部位线解码器、字线解码器和顶部位线解码器；其中，底部位线解码器通过相应的底部位线连接部分别连接到存储单元阵列块中的所有底部位线上，且能够选择性地激活相应底部位线21；字线解码器通过相应的字线连接部分别连接到存储单元阵列块中的所有字线上，且能够选择性地激活相应字线23；顶部位线解码器通过相应的顶部位线连接部分别连接到存储单元阵列块中的所有顶部位线上，且能够选择性地激活相应顶部位线25。
需要说明的是，实际应用中，具有两层存储单元的三维相变存储器的存储单元块的数量不限于图5d中示出的2个；具有两层存储单元的三维相变存储器的解码器的设置区域的数量也不限于图5e中示出的9个。
从图5d中可以看出，由于底部位线连接部211、字线连接部231和顶部位线连接部251均垂直进入外围电路中，基于此，在一个存储单元阵列块中，位于中间的两个底部位线21之间为了避开字线23对应的字线连接部231延伸至外围电路中而让出图5d中垂直虚线框所示的垂直条区域，在该垂直条区域中不提供任何位线和存储单元用于数据存储。该垂直条对应字线解码器的专用区域，即图5e中的示出区域3和区域4。同时，在一个存储单元阵列块中，位于中间的两个字线23之间也会让出专用于放置底部位线解码器的专用区域对应的垂直条，该位线解码器的专用区域包括图5e中的示出区域1和区域2。同时，在位于两个相邻存储单元阵列块之间也会让出专用于放置顶部位线解码器的专用区域对应的垂直条，该位线解码器的专用区域包括图5e中的示出区域5和区域6。
可以理解的是，为了延伸字线连接部和位线连接部而设置的上述垂直条占据了衬底面积的很大一部分，但不提供任何字线、位线或存储单元用于数据存储，因此，该垂直条的存在降低了阵列效率，即该具有两层存储单元的三维相变存储器存在阵列效率低的问题。
基于此，本发明实施实施例提出一种三维存储器，在前述具有一层储存单元的三维存储器的基础上，所述存储单元阵列块还包括：堆叠设置在第二地址线层上的多个第二相变存储单元以及第三地址线层；其中，所述第三地址线层与第二地址线层平行；所述第三地址线层包括多条沿第一方向延伸且相互平行的第三地址线；所述第三地址线与所述第一地址线在第一平面上的投影部分重合；所述第二相变存储单元与所述第二地址线和第三地址线均垂直；所述第一平面与堆叠的方向垂直；
所述功能器件还包括与所述第三地址线连接的第三功能器件，所述第三功能器件设置在沿所述第一方向存在偏移的第五区域和第六区域上；
所述第五区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点；所述第六区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
这里，在前述具有一层储存单元的三维存储器的基础上，进一步介绍新增加的多个第二相变存储单元以及第三地址线层。在本实施例中，所述存储单元阵列的架构为至少具有两层存储单元。
这里，所述第三地址线层可以包括字线层或者位线层，但必须与第一地址线层相同。示例性的，所述第一地址线层可以包括字线层，对应地所述第三地址线层也包括字线层；或者，第一地址线层可以包括位线层，对应地第三地址线层可以包括位线层。在本实施例中，第一地址线层、第二地址线层及第三地址线层均互相平行。
这里，第三地址线可以包括多条字线或者位线，但必须与第一地址线相同。示例性的，所述第一地址线可以包括多条字线，对应地所述第三地址线可以包括多条位线；或者，第一地址线可以包括多条位线，对应地第二地址线可以包括多条位线。
这里，所述第一方向为第一地址线延伸的方向，所述第二方向为第二地址线延伸的方向，第一方向与第二方向垂直即第一地址线与第二地址线垂直。实际应用中，为了便于理解，以第一地址线为第一位线，第一方向为Y方向，第二地址线为第一字线，第二方向为X方向，第三地址线为第二位线为例进行说明。
这里，所述第一平面可以包括与第一方向与第二方向形成的平面平行的平面，即与X、Y方向所形成的平面平行的平面。所述第三地址线与所述第一地址线在第一平面上的投影部分重合可以理解为每一条第三地址线均与对应的一条第一地址线在第一平面且沿Y方向的投影存在偏移，偏移量可以为半个第一地址线的长度，也可以是其他的量。
这里，位于第一地址线层和第二地址线层之间的多个第一存储单元中的每一存储单元与相应的第一地址线和第二地址线均垂直；位于第二地址线层和第三地址线层之间的多个第二存储单元中的每一存储单元与相应的第二地址线和第三地址线均垂直。每个存储单元的具体结构前已述及，这里不再赘述。
这里，所述功能器件包括与第一地址线连接的第一功能器件(第一位线解码器)、与第二地址线连接的第二功能器件(第一字线解码器)以及与第三地址线连接的第三功能器件(第二位线解码器)。在本实施例中，一个存储单元阵列对应的第一字线解码器所在的区域被分成两部分并且被移位，和/或一个存储单元阵列对应的第一位线解码器所在的区域被分成两部分并且被移位；同时一个存储单元阵列对应的第二位线解码器所在的区域被分成两部分并且被移位，以允许在字线解码器所在区域和/或相应位线解码器所在区域的上方引入位线、字线和存储器单元，如此，大大提高了三维存储器的阵列效率。
下面将详细描述一个存储单元阵列对应的字线解码器所在的区域及位线解码器所在的区域的具体分布方式。
图6a中示出了一种一个存储单元块对应的功能器件的设置区域的分布情况，图6a为前述图5e中的某一个虚线框。图6b-图6f为本实施例即具有两层存储单元的三维存储器中一个存储单元块对应的功能器件的设置区域的几种不同的分布情况。图6b-图6f中黑色虚线代表本实施例中一个功能器件设置区域所占的衬底面积，灰色虚线框代表图5a中一个功能器件设置区域所占的衬底面积。可以看出：图6b-图6f中一个功能器件设置区域所占的衬底面积明显小于6a中一个功能器件设置区域所占的衬底面积。
结合图6b-图6f，可以理解的是，在本实施例中，第一功能器件设置在沿所述第一方向(图6b-图6f中示出的Y方向)存在偏移的第一区域(图6b-图6f中示出的区域1)和第二区域(图6b-图6f中示出的区域2)上，第二功能器件设置沿所述第二方向(图6b-图6f中示出的X方向)存在偏移的第三区域(图6b-图6f中示出的区域3)和第四区域上(图6b-图6f中示出的区域4)。第三功能器件设置在沿所述第一方向(图6b-图6f中示出的Y方向)存在偏移的第五区域(图6b-图6f中示出的区域5)和第六区域(图6b-图6f中示出的区域6)上。实际应用中，第一区域、第二区域、第三区域、第四区域、第五区域及第六区域均为方形区域且位于同一平面中互不重叠的位置。
这里，所述端点可以理解为各区域投影在相应方向上形成的投影线段某个端点。所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点可以理解为：第一区域与第二区域之间沿第二方向是无缝衔接的，这样，相对于图6a，可以缩小一个功能器件设置区域沿第二方向所占尺寸。所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点可以理解为第三区域与第四区域之间沿第一方向是无缝衔接的，这样，相对于图6a，可以缩小一个功能器件设置区域沿第一方向所占尺寸。同时，所述第五区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点可以理解为第五区域与第一区域沿第一方向是无缝衔接的；所述第六区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点可以理解为第六区域与第二区域沿第一方向是无缝衔接的，这样，相对于图6a，可以进一步缩小一个功能器件设置区域沿第一方向所占尺寸。实际应用中，第五区域在第二方向的投影可以与第一区域在第二方向的投影重叠，第六区域在第二方向的投影可以与第二区域在第二方向的投影重叠。
可以理解的是，当第一区域与第二区域之间沿第二方向是无缝衔接的并且第三区域与第四区域之间沿第一方向也是无缝衔接的，并且则相对于图6a，可以同时缩小一个功能器件设置区域沿第一方向所占尺寸以及沿第一方向所占尺寸。同时，第五区域与第一区域沿第一方向是无缝衔接，且第六区域与第二区域沿第一方向是无缝衔接可以进一步缩小一个功能器件设置区域沿第一方向所占尺寸；而此时，若第五区域与第六区域沿第二方向也为无缝衔接时，可以保持一个功能器件设置区域沿第二方向所占尺寸为较小的状态。
基于此，在一些实施例中，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点；
所述第五区域在第二方向的投影与第六区域在第二方向的投影存在共同的端点。
实际应用中，该种分布情况可以参考图6b，此时，可以从两个方向缩减功能器件设置区域的尺寸。
在一些实施例中，多条第一地址线中各第一地址线沿所述第二方向的间距相同；多条第三地址线中各第三地址线沿所述第二方向的间距相同；
和/或，
多条第二地址线中各第二地址线沿所述第一方向的间距相同。
在本实施例中，位于中间的两个位线之间不需要留出相关空位，和/或，位于中间的两个字线之间也不需要留出相关空位。也就是说，多条第一地址线中各第一地址线沿所述第二方向的间距相同，多条第三地址线中各第一地址线沿所述第二方向的间距相同；和/或，多条第二地址线中各第二地址线沿所述第一方向的间距相同。实际应用中，位线与字线的布局可以参考图6g右边图所示。图6g左边图示出的是对应图6a中位线与字线的布局。
实际应用中，所述第一功能器件通过相应的与第一地址线接触的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的与第二地址接触的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的与第三地址接触的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上。可以理解的是，第一连接部与第一地址线的几何中心处接触，第三连接部与第三地址线的几何中心处接触；和/或，第二连接部与第二地址线的几何中心处接触时，整体架构更加均匀对称、互连布线难度以及位线寄生串联电阻更小。
基于此，在一些实施例中，所述存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址接触的第二连接部以及与所述第三地址线接触的第三连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上；
所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触。
实际应用中，第一连接部与所述第一地址线的几何中心处接触，第二连接部与所述第二地址线的几何中心处接触以及第三连接部与所述第三地址线的几何中心处接触可以参考图6g右边图所示。
实际应用中，当第一连接部与所述第一地址线的几何中心处接触，第三连接部与所述第三地址线的几何中心处接触；和/或，第二连接部与所述第二地址线的几何中心处接触时，第一连接部、第二连接部及第三连接部垂直向下时并不能直接着陆在相应的功能器件设置区域上，以与相应的功能器件连接。此时，可以通过互连层使得第一连接部、第二连接部以及第三连接部与相应的功能器件连接。
图7a-图7e示出了本发明实施例提供的一种具有四层存储单元的三维相变存储器的架构图。图7a为该三维相变存储器的局部三维示意图；图7b为该三维相变存储器的存储单元阵列沿X方向观察到的局部水平示意图；图7c为该三维相变存储器的存储单元阵列沿Y方向观察到的局部水平示意图；图7d为该三维相变存储器的存储单元阵列沿Z方向观察到的局部水平示意图；图7e为该三维相变存储器的外围电路中用于设置功能器件的区域沿Z方向观察到的局部水平示意图。
可以理解的是，将三维相变存储单元阵列置于前方，Z方向可以理解为俯视的方向(从顶部位线向底部位线看过去的方向)，Y方向可以理解为左视的方向(位线延伸的方向)，X方向可以理解为正视的方向(字线延伸的方向)，图7a示出的三维相变存储单元阵列的局部等距视图是从左视的方向观察的等距视图。
结合图7a-图7d，该具有四层存储单元的三维相变存储器包括：存储单元阵列和CMOS；其中，存储单元阵列包括：平行的多条第一位线41、平行的多条第一字线43、平行的多条第二位线45、平行的多条第二字线47、平行的多条第三位线49，位于多条第一位线41和多条第一字线43之间的多个第一存储单元42，位于第一线43和第二位线45之间的多个第二存储单元44，位于多条第二位线45和多条第二字线47之间的多个第三存储单元46，位于第二字线47和第三位线49之间的多个第四存储单元48。也就是说，该三维相变存储器包括三层位线、两层字线以及四层存储单元。
其中，第二位线45和相应的第一位线41(位于第二位线下方的一条第一位线)之间存在偏移。实际应用中，这里的偏移可以参考图7b示出的沿Y方向示出半个位线长度的偏移。第三位线49和相应的第一位线41(位于第三位线下方的一条第一位线)在第一平面的投影重叠，这里第一平面包括与Z轴垂直的任一平面。第二字线47和相应的第一字线43(位于第二字线下方的一条第一字线)之间存在偏移。实际应用中，这里的偏移可以参考图7c示出的沿X方向示出半个字线长度的偏移。第一位线41、第二位线45以及第三位线49均与第一字线43、第二字线47垂直。
第一存储单元42与第一位线41和第一字线43均垂直，第二存储单元44与第一字线43和第二位线45均垂直，第三存储单元46与第二位线45和第二字线47均垂直，第四存储单元48与第二字线47和第三位线49均垂直；每个存储单元可以包括堆叠的第一电极401、PCM元件402、第二电极403、选通元件404以及第三电极405。实际应用中，PCM元件402与选通元件404之间的上下位置关系不限。
该具有四层存储单元的三维相变存储器还包括：与第三位线49接触，且与第一位线41连接，用于实现第一位线49与相关器件，如解码器连接的第一位线连接部491；与第二字线47接触，且从相邻的两条第二位线45、相邻的两条第一字线43及相邻的两条第一位线41之间延伸出来，用于实现第二字线47与相关器件，如解码器连接的第二字线连接471；与第二位线45接触，且从相邻的两条第一字线43及相邻的两条第一位线41之间延伸出来，用于实现第二位线45与相关器件，如解码器连接的第二位线连接451；与第一字线43接触，且从相邻的两条第一位线41之间延伸出来，用于实现第一字位线43与相关器件，如解码器连接的第一字线连接431；与第一位线41接触，用于实现第一位线41与相关器件，如解码器连接的第一位线连接部411。
需要说明的是，第一位线41、相应的第二位线45以及相应的第三字线49之间沿X方向的可以无偏移，也可以存在较小偏移，在图7d中，为了将各层的位线均完整的展示出来，将第一位线41、相应的第二位线45以及相应的第三字线49之间设置成沿X方向存在偏移；字线方面为了便于显示，也将将第一字线43、相应的第二字线47之间设置成沿Y方向存在偏移。
需要说明的是，在图7a-图7d中示出的具有四层存储单元的三维相变存储器中，各位线连接部及各字线连接部均从存储单元阵列部分垂直的(沿Z方向)贯穿至外围电路部分中。并且为了保证各位线连接部及各字线连接部与外围电路中解码器的接触面积足够大，以实现充分接触，相邻底部位线连接部211与相应底部位线21的接触位置沿Y方向存在一定的错移，相邻字线连接部231与相应字线23的接触位置沿X方向存在一定的错移，相邻顶部位线连接部251与相应顶部位线25的接触位置沿Y方向存在一定的错移。
图7e中示出了图7d的架构所对应的解码器的设置区域的分布情况。图7e中每一个虚线框中示出了一个存储单元块对应的解码器的设置区域的分布情况。这里的存储单元阵列块是三维存储器的存储单元阵列中的一个最小单元，存储单元阵列以该最小单元为基础，分别沿X方向和Y方向延伸布置以形成三维存储器的存储单元阵列。解码器包括第一位线解码器(第三位线解码器)、第一字线解码器、第二位线解码器和第二字线解码器；其中，相应位线解码器通过相应的位线连接部分别连接到存储单元阵列块中的所有位线上，且能够选择性地激活相应位线；相应字线解码器通过相应的字线连接部分别连接到存储单元阵列块中的所有字线上，且能够选择性地激活相应字线。
需要说明的是，实际应用中，具有四层存储单元的三维相变存储器的存储单元块的数量不限于图7d中示出的6个；具有四层存储单元的三维相变存储器的解码器的设置区域的数量也不限于图7e中示出的6个。
从图7d中可以看出，由于第一位线连接部411、第一字线连接部431、第二位线连接部451及第二字线连接部251均垂直进入外围电路中，基于此，在一个存储单元阵列块中，位于中间的两个第一位线41之间为了避开第一字线43对应的字线连接部431延伸至外围电路中而让出图7d的第一垂直条区域。同时，在位于两个相邻存储单元阵列块之间也会让出专用于放置第二字线连接部的第二垂直条区域。可以看出，在该第一垂直条区域和第二垂直条区域中不提供任何位线和存储单元用于数据存储。该第一垂直条对应字线解码器的专用区域，即图7e中的示出区域3和区域4，该第二垂直条对应字线解码器的专用区域，即图7e中的示出区域7和区域8。同时，在一个存储单元阵列块中，位于中间的两个第一字线43之间也会让出专用于放置第三位线解码器(第一位线解码器)的专用区域对应的第三垂直条区域，该位线解码器的专用区域包括图7e中的示出区域1和区域2。同时，在位于两个相邻存储单元阵列块之间也会让出专用于放置第二位线解码器的专用区域对应的第四垂直条区域，该位线解码器的专用区域包括图7e中的示出区域5和区域6。
可以理解的是，为了延伸字线连接部和位线连接部而设置的上述垂直条占据了衬底面积的很大一部分，但不提供任何字线、位线或存储单元用于数据存储，因此，该垂直条的存在降低了阵列效率，即该具有两层存储单元的三维相变存储器存在阵列效率低的问题。
基于此，本发明实施实施例提出一种三维存储器，在前述具有两层储存单元的三维存储器的基础上，所述存储单元阵列块还包括：堆叠设置在第三地址线层上的多个第三相变存储单元、第四地址线层、多个第四相变存储单元以及第五地址线层；其中，所述第四地址线层、第五地址线层与第三地址线层平行；所述第四地址线层包括多条沿第二方向延伸且相互平行的第四地址线；所述第五地址线层包括多条沿第一方向延伸且相互平行的第五地址线；所述第四地址线与所述第二地址线在第一平面上的投影部分重合；所述第五地址线与所述第一地址线在第一平面上的投影重合；所述第五地址线与所述第一地址线连接；所述第三相变存储单元与所述第三地址线和第四地址线均垂直；所述第四相变存储单元与所述第四地址线和第五地址线均垂直；
所述功能器件还包括与所述第四地址线连接的第四功能器件，所述第四功能器件设置在沿所述第二方向存在偏移的第七区域和第八区域上；
所述第七区域在第一方向的投影与第三区域在第一方向的投影重叠，且所述第七区域在第二方向的投影与第一区域在第二方向的投影重叠；所述第八区域在第一方向的投影与第四区域在第一方向的投影重叠，且所述第八区域在第二方向的投影与第二区域在第二方向的投影重叠。
这里，在前述具有两层储存单元的三维存储器的基础上，进一步介绍新增加的多个第三相变存储单元、第四地址线层、多个第四相变存储单元以及第五地址线层。在本实施例中，所述存储单元阵列的架构为至少具有四层存储单元。
这里，所述第四地址线层可以包括字线层或者位线层，但必须与第二地址线层相同。示例性的，所述第二地址线层可以包括字线层，对应地所述第四地址线层也包括字线层；或者，第二地址线层可以包括位线层，对应地第四地址线层可以包括位线层。所述第五地址线层可以包括字线层或者位线层，但必须与第一地址线层相同。示例性的，所述第一地址线层可以包括字线层，对应地所述第五地址线层也包括字线层；或者，第二地址线层可以包括位线层，对应地第五地址线层可以包括位线层。在本实施例中，第一地址线层、第二地址线层、第四地址线层及第五地址线层均互相平行。
这里，第四地址线可以包括多条字线或者位线，但必须与第二地址线相同。示例性的，所述第二地址线可以包括多条字线，对应地所述第四地址线可以包括多条位线；或者，第二地址线可以包括多条位线，对应地第四地址线可以包括多条位线。第五地址线可以包括多条字线或者位线，但必须与第一地址线相同。示例性的，所述第一地址线可以包括多条字线，对应地所述第五地址线可以包括多条位线；或者，第一地址线可以包括多条位线，对应地第五地址线可以包括多条位线。
这里，所述第一方向为第一地址线延伸的方向，所述第二方向为第二地址线延伸的方向，第一方向与第二方向垂直即第一地址线与第二地址线垂直。实际应用中，为了便于理解，以第一方向为Y方向，第二方向为X方向，同时第一地址线为第一位线，第二地址线为第一字线，第三地址线为第二位线，第四地址线为第二字线，第五地址线为第三位线例进行说明。
这里，所述第一平面可以包括与第一方向与第二方向形成的平面平行的平面，即与X、Y方向所形成的平面平行的平面。所述第四地址线与所述第二地址线在第一平面上的投影部分重合可以理解为每一条第四地址线均与对应的一条第二地址线在第一平面且沿X方向的投影存在偏移，偏移量可以为半个第二地址线的长度，也可以是其他的量。所述第五地址线与所述第一地址线在第一平面上的投影重合可以理解为每一条第五地址线均与对应的一条第一地址线在第一平面且沿Y方向的投影重叠。
这里，位于第一地址线层和第二地址线层之间的多个第一存储单元中的每一存储单元与相应的第一地址线和第二地址线均垂直；位于第二地址线层和第三地址线层之间的多个第二存储单元中的每一存储单元与相应的第二地址线和第三地址线均垂直；位于第三地址线层和第四地址线层之间的多个第三存储单元中的每一存储单元与相应的第三地址线和第四地址线均垂直；位于第四地址线层和第五地址线层之间的多个第二存储单元中的每一存储单元与相应的第四地址线和第五地址线均垂直。每个存储单元的具体结构前已述及，这里不再赘述。
这里，由于所述第五地址线与所述第一地址线连接，也就是说，第一位线与第三位线一起连接到CMOS中，第一位线与第三位线被同一功能器件控制。所述功能器件包括与第一地址线及第五地址线连接的第一功能器件(第一位线解码器)、与第二地址线连接的第二功能器件(第一字线解码器)、与第三地址线连接的第三功能器件(第二位线解码器)以及与第四地址线连接的第四功能器件(第二字线解码器)。在本实施例中，一个存储单元阵列对应的第一字线解码器所在的区域被分成两部分并且被移位，和/或一个存储单元阵列对应的第一位线解码器所在的区域被分成两部分并且被移位；同时一个存储单元阵列对应的第二位线解码器所在的区域被分成两部分并且被移位，以允许在字线解码器所在区域和/或相应位线解码器所在区域的上方引入位线、字线和存储器单元，如此，大大提高了三维存储器的阵列效率。
下面将详细描述一个存储单元阵列对应的字线解码器所在的区域及位线解码器所在的区域的具体分布方式。
图8a中示出了一种一个存储单元块对应的功能器件的设置区域的分布情况，图8a为前述图7e中的某一个虚线框。图8b-图8f为本实施例即具有两层存储单元的三维存储器中一个存储单元块对应的功能器件的设置区域的几种不同的分布情况。图8b-图8f中黑色虚线代表本实施例中一个功能器件设置区域所占的衬底面积，灰色虚线框代表图8a中一个功能器件设置区域所占的衬底面积。可以看出：图8b-图8f中一个功能器件设置区域所占的衬底面积明显小于8a中一个功能器件设置区域所占的衬底面积。
结合图8b-图8f，可以理解的是，在本实施例中，第一功能器件设置在沿所述第一方向(图8b-图8f中示出的Y方向)存在偏移的第一区域(图8b-图8f中示出的区域1)和第二区域(图8b-图8f中示出的区域2)上，第二功能器件设置沿所述第二方向(图8b-图8f中示出的X方向)存在偏移的第三区域(图8b-图8f中示出的区域3)和第四区域上(图8b-图8f中示出的区域4)。第三功能器件设置在沿所述第一方向(图8b-图8f中示出的Y方向)存在偏移的第五区域(图8b-图8f中示出的区域5)和第六区域(图8b-图8f中示出的区域6)上。实际应用中，第一区域、第二区域、第三区域、第四区域、第五区域、第六区域、第七区域及第八区域均为方形区域且位于同一平面中互不重叠的位置。
这里，所述端点可以理解为各区域投影在相应方向上形成的投影线段某个端点。所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点可以理解为：第一区域与第二区域之间沿第二方向是无缝衔接的，这样，相对于图8a，可以缩小一个功能器件设置区域沿第二方向所占尺寸。所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点可以理解为第三区域与第四区域之间沿第一方向是无缝衔接的，这样，相对于图8a，可以缩小一个功能器件设置区域沿第一方向所占尺寸。同时，所述第五区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点可以理解为第五区域与第一区域沿第一方向是无缝衔接的；所述第六区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点可以理解为第六区域与第二区域沿第一方向是无缝衔接的，这样，相对于图8a，可以进一步缩小一个功能器件设置区域沿第一方向所占尺寸。实际应用中，第五区域在第二方向的投影可以与第一区域在第二方向的投影重叠，第六区域在第二方向的投影可以与第二区域在第二方向的投影重叠。同时，所述第七区域在第一方向的投影与第三区域在第一方向的投影重叠，且所述第七区域在第二方向的投影与第一区域在第二方向的投影重叠可以理解为第七区域沿第一方向未超出第三区域的边界所在的直线，且第七区域沿第二方向未超出第一区域的边界所在的直线；实际应用中，所述第一区域的延第一方向的投影长度与所述第三区域延第一方向的投影长度相同。所述第八区域在第一方向的投影与第四区域在第一方向的投影重叠，且所述第八区域在第二方向的投影与第二区域在第二方向的投影重叠可以理解为第八区域沿第一方向未超出第四区域的边界所在的直线，且第八区域沿第二方向未超出第二区域的边界所在的直线；实际应用中，所述第八区域的延第一方向的投影长度与所述第四区域延第一方向的投影长度相同。这样，相对于图8a，可以进一步缩小一个功能器件设置区域沿第二方向所占尺寸。
可以理解的是，当第一区域与第二区域之间沿第二方向是无缝衔接的并且第三区域与第四区域之间沿第一方向也是无缝衔接的，并且则相对于图8a，可以同时缩小一个功能器件设置区域沿第一方向所占尺寸以及沿第一方向所占尺寸。同时，第五区域与第一区域沿第一方向是无缝衔接，且第六区域与第二区域沿第一方向是无缝衔接可以进一步缩小一个功能器件设置区域沿第一方向所占尺寸；而此时，若第五区域与第六区域沿第二方向也为无缝衔接时，可以保持一个功能器件设置区域沿第二方向所占尺寸为较小的状态。同时，第七区域与第一区域沿第一方向是无缝衔接，且第八区域与第二区域沿第一方向是无缝衔接可以进一步缩小一个解码器设置区域沿第一方向所占尺寸。
基于此，在一些实施例中，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点；
所述第五区域在第二方向的投影与第六区域在第二方向的投影存在共同的端点；
所述第七区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点，且所述第八区域在第一方向的投影与第二区域在第一方向的投影存在共同的端点。
实际应用中，该种分布情况可以参考图8b，此时，可以从两个方向缩减功能器件设置区域的尺寸。
在一些实施例中，多条第一地址线中各第一地址线沿所述第二方向的间距相同；多条第三地址线中各第三地址线沿所述第二方向的间距相同；多条第五地址线中各第五地址线沿所述第二方向的间距相同
和/或；
多条第二地址线中各第二地址线沿所述第一方向的间距相同；多条第四地址线中各第四地址线沿所述第一方向的间距相同。
在本实施例中，位于中间的两个位线之间不需要留出相关空位，和/或，位于中间的两个字线之间也不需要留出相关空位。也就是说，多条第一地址线中各第一地址线沿所述第二方向的间距相同，多条第三地址线中各第一地址线沿所述第二方向的间距相同，多条第五地址线中各第五地址线沿所述第二方向的间距相同；和/或，多条第二地址线中各第二地址线沿所述第一方向的间距相同，多条第四地址线中各第四地址线沿所述第一方向的间距相同。实际应用中，图9a示出的是具有四层存储单元的三维相变存储器中多个存储单元阵列块中功能器件的布局示意图。此时，位线与字线的布局可以参考图9b所示。
实际应用中，所述第一功能器件通过相应的与第一地址线接触的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线及第五地址线上，所述第二功能器件通过相应的与第二地址接触的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的与第三地址接触的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上，所述第四功能器件通过相应的与第四地址接触的第四连接部分别连接到所述存储单元阵列块中的所有第四地址线上。可以理解的是，第一连接部与第一地址线的几何中心处接触，第三连接部与第三地址线的几何中心处接触，第五连接部与第五地址线的几何中心处接触；和/或，第二连接部与第二地址线的几何中心处接触，第四连接部与第四地址线的几何中心处接触时，整体架构更加均匀对称、互连布线难度以及位线寄生串联电阻更小。
基于此，在一些实施例中，所述存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址接触的第二连接部、与所述第三地址线接触的第三连接部、与所述第四地址接触的第四连接部以及与所述第五地址接触的第五连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上，所述第四功能器件通过相应的第四连接部分别连接到所述存储单元阵列块中的所有第四地址线上，所述第五连接部与所述第一地址线连接；
所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触；所述第四连接部与所述第四地址线的几何中心处接触。
实际应用中，第一连接部与所述第一地址线的几何中心处接触，第二连接部与所述第二地址线的几何中心处接触，第三连接部与所述第三地址线的几何中心处接触以及第四连接部与所述第四地址线的几何中心处接触可以参考图9b右边图所示。
实际应用中，当第一连接部与所述第一地址线的几何中心处接触，第三连接部与所述第三地址线的几何中心处接触，第五连接部与所述第五地址线的几何中心处接触；和/或，第二连接部与所述第二地址线的几何中心处接触，第四连接部与所述第四地址线的几何中心处接触时，第一连接部、第二连接部、第三连接部及第四连接部垂直向下时并不能直接着陆在相应的功能器件设置区域上，以与相应的功能器件连接。此时，可以通过互连层使得第一连接部和第二连接部、第三连接部及第四连接部与相应的功能器件连接。
本发明实施例提供了一种三维存储器，包括：至少一个存储单元阵列块及外围电路的功能器件；其中，所述存储单元阵列块至少包括：由下至上依次层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；所述功能器件包括与所述第一地址线连接的第一功能器件及与所述第二地址线连接的第二功能器件；所述第一功能器件设置在沿所述第一方向存在偏移的第一区域和第二区域上，所述第二功能器件设置沿所述第二方向存在偏移的第三区域和第四区域上；所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点；和/或，所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。本发明实施例中提供的三维存储器中用于每个存储器区块的相应地址线功能器件所设置的区域被分成两部分并且被移位，使得能够在设置相应地址线功能器件区域的上方以更少间隙地引入地址线和存储单元。如此，三维存储器的阵列效率大大提高。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (15)

1.一种三维存储器，其特征在于，包括：层叠设置的至少一个存储单元阵列块及外围电路的功能器件；其中，
所述存储单元阵列块至少包括：层叠设置的第一地址线层、多个第一相变存储单元以及第二地址线层；其中，第一地址线层与第二地址线层平行；所述第一地址线层包括多条均沿第一方向延伸的第一地址线；所述第二地址线层包括多条均沿第二方向延伸的第二地址线；所述第一方向与第二方向垂直；所述第一相变存储单元与所述第一地址线和第二地址线均垂直；
所述功能器件包括与所述第一地址线连接的第一功能器件第一功能器件及与所述第二地址线连接的第二功能器件；所述第一功能器件设置在沿所述第一方向存在偏移的第一区域和第二区域上，所述第二功能器件设置沿所述第二方向存在偏移的第三区域和第四区域上；
所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点；和/或，所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
2.根据权利要求1所述的三维存储器，其特征在于，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
3.根据权利要求2所述的三维存储器，其特征在于，
多条第一地址线中各第一地址线沿所述第二方向的间距相同；
和/或，
多条第二地址线中各第二地址线沿所述第一方向的间距相同。
4.根据权利要求1所述的三维存储器，其特征在于，所述存储器还包括：与所述第一地址线接触的第一连接部以及与所述第二地址接触的第二连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上；
所述第一连接部与所述第一地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触。
5.根据权利要求1所述的三维存储器，其特征在于，所述存储单元阵列块还包括：堆叠设置在第二地址线层上的多个第二相变存储单元以及第三地址线层；其中，所述第三地址线层与第二地址线层平行；所述第三地址线层包括多条沿第一方向延伸且相互平行的第三地址线；所述第三地址线与所述第一地址线在第一平面上的投影部分重合；所述第二相变存储单元与所述第二地址线和第三地址线均垂直；所述第一平面与堆叠的方向垂直；
所述功能器件还包括与所述第三地址线连接的第三功能器件，所述第三功能器件设置在沿所述第一方向存在偏移的第五区域和第六区域上；
所述第五区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点；所述第六区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点。
6.根据权利要求5所述的三维存储器，其特征在于，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点；
所述第五区域在第二方向的投影与第六区域在第二方向的投影存在共同的端点。
7.根据权利要求6所述的三维存储器，其特征在于，
多条第一地址线中各第一地址线沿所述第二方向的间距相同；多条第三地址线中各第三地址线沿所述第二方向的间距相同；
和/或，
多条第二地址线中各第二地址线沿所述第一方向的间距相同。
8.根据权利要求5所述的三维存储器，其特征在于，所述存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址接触的第二连接部以及与所述第三地址线接触的第三连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上；
所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触。
9.根据权利要求5所述的三维存储器，其特征在于，所述存储单元阵列块还包括：堆叠设置在第三地址线层上的多个第三相变存储单元、第四地址线层、多个第四相变存储单元以及第五地址线层；其中，所述第四地址线层、第五地址线层与第三地址线层平行；所述第四地址线层包括多条沿第二方向延伸且相互平行的第四地址线；所述第五地址线层包括多条沿第一方向延伸且相互平行的第五地址线；所述第四地址线与所述第二地址线在第一平面上的投影部分重合；所述第五地址线与所述第一地址线在第一平面上的投影重合；所述第五地址线与所述第一地址线连接；所述第三相变存储单元与所述第三地址线和第四地址线均垂直；所述第四相变存储单元与所述第四地址线和第五地址线均垂直；
所述功能器件还包括与所述第四地址线连接的第四功能器件，所述第四功能器件设置在沿所述第二方向存在偏移的第七区域和第八区域上；
所述第七区域在第一方向的投影与第三区域在第一方向的投影重叠，且所述第七区域在第二方向的投影与第一区域在第二方向的投影重叠；所述第八区域在第一方向的投影与第四区域在第一方向的投影重叠，且所述第八区域在第二方向的投影与第二区域在第二方向的投影重叠。
10.根据权利要求9所述的三维存储器，其特征在于，所述第一区域在第二方向的投影与第二区域在第二方向的投影存在共同的端点，且所述第三区域在第一方向的投影与第四区域在第一方向的投影存在共同的端点；
所述第五区域在第二方向的投影与第六区域在第二方向的投影存在共同的端点；
所述第七区域在第一方向的投影与第一区域在第一方向的投影存在共同的端点，且所述第八区域在第一方向的投影与第二区域在第一方向的投影存在共同的端点。
11.根据权利要求10所述的三维存储器，其特征在于，多条第一地址线中各第一地址线沿所述第二方向的间距相同；多条第三地址线中各第三地址线沿所述第二方向的间距相同；多条第五地址线中各第五地址线沿所述第二方向的间距相同；
和/或；
多条第二地址线中各第二地址线沿所述第一方向的间距相同；多条第四地址线中各第四地址线沿所述第一方向的间距相同。
12.根据权利要求9所述的三维存储器，其特征在于，所述存储器还包括：与所述第一地址线接触的第一连接部、与所述第二地址接触的第二连接部、与所述第三地址线接触的第三连接部、与所述第四地址接触的第四连接部以及与所述第五地址接触的第五连接部；其中，所述第一功能器件通过相应的第一连接部分别连接到所述存储单元阵列块中的所有第一地址线上，所述第二功能器件通过相应的第二连接部分别连接到所述存储单元阵列块中的所有第二地址线上，所述第三功能器件通过相应的第三连接部分别连接到所述存储单元阵列块中的所有第三地址线上，所述第四功能器件通过相应的第四连接部分别连接到所述存储单元阵列块中的所有第四地址线上，所述第五连接部与所述第一地址线连接；
所述第一连接部与所述第一地址线的几何中心处接触；所述第三连接部与所述第三地址线的几何中心处接触；
和/或，
所述第二连接部与所述第二地址线的几何中心处接触；所述第四连接部与所述第四地址线的几何中心处接触。
13.根据权利要求4或8或12任一项所述的三维存储器，其特征在于，所述存储器还包括互连层，所述功能器件通过所述互连层与相应连接部连接。
14.根据权利要求1至12任一项所述的三维存储器，其特征在于，所述功能器件包括解码器。
15.根据权利要求1至12任一项所述的三维存储器，其特征在于，一个存储单元包括堆叠设置的相变存储器PCM元件、选通元件及多个电极。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200202931A1 (en) * 2017-05-26 2020-06-25 Sony Semiconductor Solutions Corporation Semiconductor device
CN111837188A (zh) * 2020-06-04 2020-10-27 长江先进存储产业创新中心有限责任公司 用于具有更高阵列效率的3d相变存储器的阵列和cmos架构
CN112018238A (zh) * 2020-10-15 2020-12-01 长江先进存储产业创新中心有限责任公司 三维存储器的制造方法
CN112166471A (zh) * 2020-05-12 2021-01-01 长江先进存储产业创新中心有限责任公司 用于4堆叠3d x点存储器的新型分布式阵列和触点架构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200202931A1 (en) * 2017-05-26 2020-06-25 Sony Semiconductor Solutions Corporation Semiconductor device
CN112166471A (zh) * 2020-05-12 2021-01-01 长江先进存储产业创新中心有限责任公司 用于4堆叠3d x点存储器的新型分布式阵列和触点架构
CN111837188A (zh) * 2020-06-04 2020-10-27 长江先进存储产业创新中心有限责任公司 用于具有更高阵列效率的3d相变存储器的阵列和cmos架构
CN112018238A (zh) * 2020-10-15 2020-12-01 长江先进存储产业创新中心有限责任公司 三维存储器的制造方法

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