KR20210117556A - 저항 변화 요소를 구비하는 3차원 구조의 비휘발성 메모리 장치 - Google Patents

저항 변화 요소를 구비하는 3차원 구조의 비휘발성 메모리 장치 Download PDF

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Abstract

일 실시예에 따르는 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함한다. 또한, 상기 비휘발성 메모리 장치는 상기 기판 상에서 상기 게이트 구조물을 관통하는 홀 패턴, 및 상기 홀 패턴의 내부에서 상기 게이트 전극층의 측벽면을 순차적으로 커버하는 게이트 절연층, 제1 이온 보유층, 제2 이온 보유층 및 채널층을 포함한다. 상기 제1 및 제2 이온 보유층은 서로 교환 가능한 이온을 포함한다.

Description

저항 변화 요소를 구비하는 3차원 구조의 비휘발성 메모리 장치{non volatile memory device of 3-dimensional structure hainvg resistance having resistance change element}
본 개시(disclosure)는 대체로(generally) 비휘발성 메모리 장치에 관한 것으로서, 보다 상세하게는 저항 변화 요소를 구비하는 3차원 구조의 비휘발성 메모리 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 3차원 구조의 메모리 장치 구조가 등장하였다. 현재는, 전하 저장 구조물로서, 전하 터널링층, 전하 트랩층 및 전하 장벽층의 3층 적층 구조를 적용하는 플래시 메모리와 같은 비휘발성 메모리 장치가 3차원 구조로서 생산되고 있다.
최근에는 상기 플래시 메모리와는 다른 구성을 가지는 비휘발성 메모리 장치가 다양하게 제안되고 있다. 상기 다른 구성을 가지는 비휘발성 메모리 장치의 일 예로서, 저항 변화 메모리 소자가 있다. 상기 플래시 메모리는 전하 저장을 통한 메모리 기능을 구현하는데 반해, 상기 저항 변화 메모리 소자는 메모리 셀 내 메모리층의 저항 상태를 고저항 상태와 저저항 상태 사이에서 가변적으로 변화시키고, 상기 변화된 저항 상태를 비휘발적으로 저장할 수 있다. 이와 같이, 상기 저항 변화 메모리 소자는, 상기 저항 상태를 소정의 신호 정보로서 상기 메모리 셀에 기록할 수 있다.
본 개시의 일 실시 예는, 저항 변화 요소를 구비하는 3차원 구조의 비휘발성 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함한다. 또한, 상기 비휘발성 메모리 장치는 상기 기판 상에서 상기 게이트 구조물을 관통하는 홀 패턴, 및 상기 홀 패턴의 내부에서 상기 게이트 전극층의 측벽면을 순차적으로 커버하는 게이트 절연층, 제1 이온 보유층, 제2 이온 보유층 및 채널층을 포함한다. 상기 제1 및 제2 이온 보유층은 서로 교환 가능한 이온을 포함한다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치는, 기판 및 상기 기판 상에 배치되는 게이트 구조물을 포함한다. 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 또한, 상기 비휘발성 메모리 장치는 상기 기판 상에서 상기 게이트 전극층의 일 측벽면을 순차적으로 커버하는 게이트 절연층, 제1 이온 보유층, 제2 이온 보유층 및 채널층을 포함한다. 상기 제1 및 제2 이온 보유층은 서로 교환 가능한 이온을 포함한다.
상술한 본 개시의 실시 예에 따르면, 제1 이온 보유층과 제2 이온 보유층 사이에서 이온을 교환하는 방법으로, 상기 제2 이온 보유층의 저항을 제어할 수 있다. 이에 따라, 메모리 셀에 상기 제2 이온 보유층의 저항을 신호 정보로서 저장하는 비휘발성 메모리 장치를 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 비휘발성 메모리 장치의 평면도이다.
도 3은 도 1의 비휘발성 메모리 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다.
도 5a 내지 도 5f는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작을 개략적으로 설명하는 도면이다.
도 6은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 7은 도 6의 비휘발성 메모리 장치의 평면도이다.
도 8은 도 6의 비휘발성 메모리 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 9는 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 10은 도 9의 비휘발성 메모리 장치의 평면도이다.
도 11은 도 9의 비휘발성 메모리 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 12는 도 9의 비휘발성 메모리 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 13은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 14는 도 13의 비휘발성 메모리 장치의 평면도이다.
도 15는 도 13의 비휘발성 메모리 장치를 Ⅴ-Ⅴ'로 절취한 단면도이다.
도 16은 도 13의 비휘발성 메모리 장치를 Ⅵ-Ⅵ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, x-방향이라 함은, x-축에 평행한 방향을 포괄할 수 있다. 즉, x-축을 따라 양의 방향으로 절대값이 증가하는 방향, 및 원점(0)에서 x-축을 따라 음의 방향으로 절대값이 증가하는 방향을 모두 의미할 수 있다. y-방향, 및 z-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 방향이 각각 해석될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 비휘발성 메모리 장치의 평면도이다. 도 3은 도 1의 비휘발성 메모리 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 비휘발성 메모리 장치(1)는 기판(101) 및 기판(101) 상에 배치되는 게이트 구조물(110)을 포함한다. 또한, 비휘발성 메모리 장치(1)는 기판(101) 상에서 게이트 구조물(110)을 관통하는 제1 및 제2 홀 패턴(11, 12)을 포함한다. 비휘발성 메모리 장치(1)는 제1 및 제2 홀 패턴(11, 12) 내부에서 게이트 구조물(110)의 측벽면을 순차적으로 커버하는 게이트 절연층(120), 제1 이온 보유층(130), 제2 이온 보유층(140) 및 채널층(150)을 포함한다.
한편, 비휘발성 메모리 장치(1)는 기판(101) 상에서 채널층(150)의 일 단부와 접하는 채널 하부 컨택층(105)을 더 포함할 수 있다. 채널 하부 컨택층(105)은 소스 전극(미도시)와 전기적으로 연결될 수 있다. 또한, 비휘발성 메모리 장치(1)는 채널층(150)의 타단부와 접하는 채널 상부 컨택층(170)을 포함할 수 있다. 채널층(150)의 타단부는, 상기 일 단부와 기판(101)에 수직인 방향(즉, z-방향)으로 반대쪽에 배치될 수 있다. 채널 상부 컨택층(170)은 드레인 전극(미도시)와 전기적으로 연결될 수 있다. 상기 소스 전극과 상기 드레인 전극은 채널층(150)에 소스-드레인 전압을 인가할 수 있다.
도 1 및 도 3을 참조하면, 기판(101)이 제공된다. 기판(101)은 반도체 물질을 포함할 수 있다. 구체적으로, 반도체 물질은 실리콘, 게르마늄, 갈륨비소, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe), 흑린(black phosphous), 인듐-갈륨-아연 산화물(IGZO), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 반도체 물질은 도펀트에 의해 도핑될 수 있다. 상기 반도체 물질은 일 예로서, N형 또는 P형 도핑될 수 있다.
기판(101) 상에는 베이스 절연층(102)이 배치될 수 있다. 베이스 절연층(102)은 채널 하부 컨택층(105)을 기판(101)과 각각 전기적으로 절연할 수 있다. 베이스 절연층(102)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
베이스 절연층(102) 상에 채널 하부 컨택층(105)이 배치될 수 있다. 채널 하부 컨택층(105)은 채널층(150)과 전기적으로 연결될 수 있다. 도시되지 않았지만, 채널 하부 컨택층(105)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
채널 하부 컨택층(105) 상에 게이트 구조물(110)이 배치된다. 게이트 구조물(110)는 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 및 제1 내지 제5 층간 절연층(113a, 113b, 113c, 113d, 113e)을 포함할 수 있다. 제1 층간 절연층(113a)은 채널 하부 컨택층(105)과 접하도록 배치될 수 있다. 제5 층간 절연층(113e)은 게이트 구조물(110)의 최상층에 배치될 수 있다.
제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 내지 제5 층간 절연층(113a, 113b, 113c, 113d, 113e)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
몇몇 다른 실시 예들에 있어서, 게이트 구조물(110)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 1 내지 도 3을 참조하면, 채널 하부 컨택층(105) 상에서 게이트 구조물(110)을 관통하는 제1 및 제2 홀 패턴(11, 12)이 형성된다. 일 실시 예에서, 제1 및 제2 홀 패턴(11, 12)는 서로 이격하여 배치될 수 있다. 제1 및 제2 홀 패턴(11, 12)은 일 예로서, 공지의 리소그래피 및 식각 공정에 의해 형성될 수 있다. 후술하는 바와 같이, 비휘발성 메모리 장치(1)는 제1 및 제2 홀 패턴(11, 12) 별로 서로 구분되는 제1 및 제2 메모리 동작 유닛(U11, U12)을 구비할 수 있다.
제1 및 제2 홀 패턴(11, 12)의 내부에, 게이트 구조물(110)의 측벽면을 커버하는 게이트 절연층(120)이 각각 배치될 수 있다. 게이트 절연층(120)은 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)과 제1 이온 보유층(130) 사이의 물질 확산을 방지하는 장벽층의 역할을 수행할 수 있다.
또한, 후술하는 바와 같이, 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)에 인가되는 게이트 전압이, 게이트 절연층(120)을 경유하여 제1 및 제2 이온 보유층(130, 140)에 인가될 수 있다. 상기 게이트 전압이 제1 및 제2 이온 보유층(130)에 충분한 크기로 전달될 수 있도록, 게이트 절연층(120)은 충분히 작은 두께를 가질 수 있다. 또한, 제1 및 제2 이온 보유층(130)은 상기 이온 교환을 위해 충분한 크기의 전류 구동력을 요청할 수 있다. 상기 게이트 전압이 게이트 절연층(120)을 통과하여 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)으로부터 제1 이온 보유층(130)에 충분한 크기의 터널링 전류를 제공될 수 있다.
게이트 절연층(120)은 절연 물질을 포함할 수 있다. 게이트 절연층(120)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄산화물, 하프늄산화물 등을 포함할 수 있다.
게이트 절연층(120) 상에 제1 이온 보유층(130)이 배치될 수 있다. 제1 이온 보유층(130)은 제1 및 제2 홀 패턴(11, 12)의 내부에서 게이트 구조물(110)의 측벽면을 따라 배치될 수 있다. 제1 이온 보유층(130) 상에 제2 이온 보유층(140)이 배치될 수 있다. 제2 이온 보유층(140)은 제1 및 제2 홀 패턴(11, 12)의 내부에서 게이트 구조물(110)의 측벽면을 따라 배치될 수 있다.
제1 및 제2 이온 보유층(130, 140)은 서로 교환 가능한 이온을 포함할 수 있다. 일 실시 예에서, 제1 및 제2 이온 보유층(130, 140)은 서로 교환 가능한 금속 양이온을 구비할 수 있다. 상기 금속 양이온은 외부 전계가 인가될 때, 제1 이온 보유층(130)과 제2 이온 보유층(130, 140) 사이를 이동할 수 있다.
일 실시 예에 있어서, 상기 금속 양이온이 리튬(Li) 이온일 때, 제1 및 제2 이온 보유층(130, 140)은 각각 일 예로서, 리튬계 산화물, 전이금속산화물, 페로브스카이트계 물질 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 리튬계 산화물은 일 예로서, LiPON, LiCoO2, LiFePO4, LiMn2O4 등을 포함할 수 있다. 상기 전이금속산화물은 일 예로서, WO3, MoO3 등을 포함할 수 있다. 상기 페로브스카이트계 물질은 일 예로서, SrTiO3 등을 포함할 수 있다.
일 실시 예에서, 제1 및 제2 이온 보유층(130, 140) 중 하나는 상기 금속 양이온의 공급층으로 기능할 수 있다. 제1 및 제2 이온 보유층(130, 140) 중 다른 하나는 상기 금속 양이온의 수용층으로 기능할 수 있다. 일 실시 예에서, 제1 및 제2 이온 보유층(130, 140) 중 상기 금속 양이온의 공급층으로 기능하는 어느 하나는 일 예로서, LiPON, LiCoO2, LiFePO4, LiMn2O4 등을 포함할 수 있다. 상기 금속 양이온의 수용층으로 기능하는 다른 하나는 일 예로서, WO3, MoO3, SrTiO3 등을 포함할 수 있다.
제1 및 제2 이온 보유층(130, 140)은 각각 상기 이온의 농도에 따라, 각각 서로 다른 전기 저항을 가질 수 있다. 일 실시 예로서, 제1 이온 보유층(130)이 리듐(Li) 이온을 보유하는 상기 금속 양이온의 공급층이고, 제2 이온 보유층(140)이 상기 금속 양이온의 수용층일 수 있다. 일 예로서, 제1 이온 보유층(130)은 LiCoO2을 포함하고, 제2 이온 보유층(140)은 WO3을 포함할 수 있다.
제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 중 적어도 하나에 양의 극성을 가지는 전압이 인가될 때, 제1 이온 보유층(130)의 리튬(Li) 이온은 제2 이온 보유층(140) 내부로 이동할 수 있다. 상기 이동한 리튬(Li) 이온은 제2 이온 보유층(140) 내부의 WO3 물질과 결합하여, LixWO3-x 물질을 형성할 수 있다. 이러한 과정에서, WO3 물질 내부에 산소 공공(Oxygen Vacancy)이 형성될 수 있다. 제1 이온 보유층(130)으로부터 제2 이온 보유층(140)으로 이동하는 리튬(Li) 이온의 농도가 증가할수록 제2 이온 보유층(140) 내부에 분포하는 상기 산소 공공의 농도는 증가할 수 있다. 상기 산소 공공은 양의 전하를 가지며 전계를 따라 이동할 수 있으므로, 상기 산소 공공은 제2 이온 보유층(140) 내부의 전기 저항을 감소시킬 수 있다. 상기 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 중 적어도 하나에 인가되는 상기 양의 전압을 제거한 후에도, 제2 이온 보유층(140)은 상기 감소된 전기 저항을 유지할 수 있다. 즉, 제2 이온 보유층(140)은 상기 감소한 전기 저항을 신호 정보로서 비휘발적으로 저장할 수 있다.
또한, 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 중 적어도 하나에 인가되는 상기 양의 전압의 크기가 증가할수록, 제2 이온 보유층(140)으로 이동하는 상기 리튬 양이온의 농도는 증가할 수 있다. 상기 리튬 양이온의 농도가 증가할수록, 제2 이온 보유층(140) 내부의 전기 저항은 감소할 수 있다. 즉, 제2 이온 보유층(140)은 상기 리튬 양이온의 보유량에 근거하여, 멀티 레벨의 전기 저항을 가질 수 있다. 상기 멀티 레벨의 전기 저항은 제2 이온 보유층(140)에 멀티 레벨의 신호 정보로서 비휘발적으로 저장될 수 있다. 반대로, 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 중 적어도 하나에 음의 극성을 가지는 전압이 인가될 때, 제2 이온 보유층(140) 내부에 분포하는 상기 리튬 양이온은 제1 이온 보유층(130)으로 이동할 수 있다. 제2 이온 보유층(140)에서는, Li 양이온이 감소함에 따라 WO3 물질의 상기 산소 공공의 농도가 감소할 수 있다. 그 결과, 제2 이온 보유층(140)의 전기 저항은 증가할 수 있다. 상기 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 중 적어도 하나에 인가되는 상기 음의 전압을 제거한 후에도, 제2 이온 보유층(140)은 상기 증가된 전기 저항을 유지할 수 있다. 즉, 제2 이온 보유층(140)은 상기 증가한 전기 저항을 신호 정보로서 비휘발적으로 저장할 수 있다.
한편, 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 중 적어도 하나에 인가되는 상기 음의 전압의 크기가 증가할수록, 제2 이온 보유층(140)으로부터 제1 이온 보유층(130)으로 이동하는 상기 리튬 양이온의 농도는 증가할 수 있다. 제1 이온 보유층(130)으로 이동하는 상기 리튬 양이온의 농도가 증가할수록, 제2 이온 보유층(140)의 전기 저항은 증가할 수 있다.
도 1 내지 도 3을 참조하면, 채널 하부 컨택층(105) 상에서 제2 이온 보유층(140)을 커버하는 채널층(140)이 배치된다. 채널층(140)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다.
한편, 게이트 절연층(120), 제1 및 제2 이온 보유층(130, 140), 채널층(150)이 형성된 제1 및 제2 홀 패턴(11, 12) 내부에 필링 절연층(160)이 각각 배치될 수 있다. 필링 절연층(160)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 및 제2 홀 패턴(11, 12) 내부에서 필링 절연층(160) 상부에 채널 상부 컨택층(170)이 각각 배치될 수 있다. 채널 상부 컨택층(170)은 채널층(150)의 일 단부와 접할 수 있다. 채널 상부 컨택층(170)은 드레인 전극(미도시)과 전기적으로 연결될 수 있다. 다른 몇몇 실시예들에 있어서, 채널 상부 컨택층(170)은 제1 및 제2 홀 패턴(11, 12)의 외부에 배치될 수도 있다. 일 예로서, 채널 상부 컨택층(170)은 채널층(150) 상부에 배치되어, 채널층(150)과 전기적으로 연결될 수 있다.
채널 상부 컨택층(170)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 바와 같이, 본 실시 예에 따르는 비휘발성 메모리 장치(1)에서는 채널 하부 컨택층(105) 상에서 게이트 구조물(110)을 관통하는 제1 및 제2 홀 패턴(11, 12)이 형성될 수 있다. 제1 및 제2 홀 패턴(11, 12) 내부에는 게이트 절연층(120), 제1 및 제2 이온 보유층(130, 140) 및 채널층(150)이 각각 배치될 수 있다. 또한, 제1 및 제2 홀 패턴(11, 12)의 상부에는 채널층(150)의 일부분과 접하도록 채널 상부 컨택층(170)이 배치될 수 있다.
다시 말하면, 채널 하부 컨택층(105) 상에서 제1 및 제2 홀 패턴(11, 12) 내부의 게이트 절연층(120), 제1 및 제2 이온 보유층(130, 140) 및 채널층(150)을, 게이트 구조물(110)의 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d) 및 제1 내지 제5 층간 절연층(113a, 113b, 113c, 113d, 113e)이 둘러싸도록 배치될 수 있다.
몇몇 실시 예들에 있어서, 게이트 구조물(110)을 관통하는 홀 패턴의 개수는 반드시 2개로 한정되지 않는다. 상기 홀 패턴은 다양한 다른 개수로 형성될 수 있으며, 상기 홀 패턴의 내부에는 각각 상기 게이트 절연층, 상기 제1 내지 제2 이온 보유층, 상기 채널층, 상기 필링 절연층 및 상기 채널 상부 컨택층이 배치될 수 있다.
도 1 및 도 2를 다시 참조하면, 비휘발성 메모리 장치(1)는 제1 및 제2 홀 패턴(11, 12) 별로 독립적인 동작을 수행하는 제1 및 제2 메모리 소자 유닛(U11, U12)을 포함할 수 있다. 이때, 채널 하부 컨택층(105)은 제1 및 제2 메모리 소자 유닛(U11, U12)이 서로 공유할 수 있다. 또한, 상기 제1 및 제2 메모리 소자 유닛(U11, U12)은 각각 채널 상부 컨택층(170)을 구비할 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다. 도 4의 회로도는 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 제1 및 제2 메모리 소자 유닛(U11, U12) 중 어느 하나에 대응될 수 있다. 즉, 제1 및 제2 메모리 소자(U11, U12)의 회로도는 실질적으로 동일하다. 이하에서는 일 예로서, 제1 메모리 소자 유닛(U11)의 회로도로서 설명한다. 구체적으로, 도 4의 회로도는 도 1 내지 도 3의 비휘발성 메모리 장치(1)에서, 제1 홀 패턴(11) 내부의 게이트 절연층(120), 제1 및 제2 이온 보유층(130, 140), 채널층(150) 및 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)에 의해 구성될 수 있다. 도 4의 회로도를 참조하면, 제1 메모리 소자 유닛(U11)은 트랜지스터 형태의 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함한다.
도 4를 참조하면, 소스 전극(SL) 및 드레인 전극(DL) 사이에서 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)이 스트링 형태로 서로 직렬 연결될 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 트랜지스터 형태의 비휘발성 메모리 요소를 각각 포함한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 상기 트랜지스터의 게이트 절연층과 전도성 채널 사이에 배치되는 제1 내지 제4 저항 소자층(VR1, VR2, VR3, VR4)을 각각 구비할 수 있다.
도 1 내지 도 3에서 채널 하부 컨택층(105) 및 채널 상부 컨택층(170)은 각각 소스 전극(미도시) 및 드레인 전극(미도시)에 전기적으로 연결될 수 있다. 이때, 상기 소스 전극 및 상기 드레인 전극은 도 4의 소스 전극(SL) 및 드레인 전극(DL)에 각각 대응될 수 있다. 도 1 내지 도 3의 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)은 도 4의 제1 내지 제4 게이트 전극(GL1, GL2, GL3, GL4)에 각각 대응될 수 있다. 도 1 내지 도 3에서 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)이 각각 제어하는 제1 및 제2 이온 보유층(130, 140)의 영역은 도 4의 제1 내지 제4 저항 소자층(VR1, VR2, VR3, VR4)에 대응될 수 있다.
도 5a 내지 도 5f는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작을 개략적으로 설명하는 도면이다. 도 5a 내지 도 5f와 관련하여 설명하는 비휘발성 메모리 장치의 구동 방법은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)를 이용하여 설명한다. 또한, 설명의 편의상, 상기 비휘발성 메모리 장치의 동작은 일 예로서, 도 4의 회로도의 제3 저항 소자층(VR3)을 구비하는 제3 메모리 셀(MC3)에 대응되는 비휘발성 메모리 장치(1)의 구성을 이용하여 설명한다.
구체적으로, 도 5a는 도 3에 도시되는 비휘발성 메모리 장치(1)의 단면도이다. 도 5b는 도 5a의 'A' 영역에서 제3 메모리 셀(MC3)에 대한 제1 쓰기 동작을 설명하는 도면이다. 도 5c는 상기 제1 쓰기 동작을 위한 게이트 전압의 형태를 개략적으로 설명하는 도면이다. 도 5d는 도 5a의 'A' 영역에서 제3 메모리 셀(MC3)에 대한 제2 쓰기 동작을 설명하는 도면이다. 도 5e는 상기 제2 쓰기 동작을 위한 게이트 전압의 형태를 개략적으로 설명하는 도면이다. 도 5f는 도 5a의 'A' 영역에서 제3 메모리 셀(MC3)에 대한 읽기 동작을 설명하는 도면이다. 제3 저항 소자층(VR3)은 도 5a의 제3 게이트 전극층(112c)이 제어하는 제1 및 제2 이온 보유층(130, 140)의 부분에 대응될 수 있다.
일 실시 예에 있어서, 제1 이온 보유층(130)은 금속 양이온의 공급층일 수 있다. 제2 이온 보유층(140)은 상기 금속 양이온의 수용층일 수 있다. 비휘발성 메모리 장치(1)의 제3 메모리 셀(MC3)은 제2 이온 보유층(140) 내의 상기 금속 양이온의 농도에 따라, 서로 다른 전기적 저항을 비휘발적으로 저장할 수 있다. 일 예로서, 제2 이온 보유층(140)이 상대적으로 저저항 상태를 가지도록 하는 제1 쓰기 동작을 도 5a 내지 도 5c를 이용하여 설명한다. 상기 제1 쓰기 동작을 프로그램 동작으로 명명할 수 있다. 다른 예로서, 제2 이온 보유층(140)이 상대적으로 고저항 상태를 가지도록 하는 제2 쓰기 동작을 도 5a, 도 5d 및 도 5e를 이용하여 설명한다. 상기 제2 쓰기 동작을 소거 동작으로 명명할 수 있다. 또다른 예로서, 제3 메모리 셀(MC3)의 제2 이온 보유층(140)에 저장된 저항 상태를 판독하는 읽기 동작을 도 5a 및 도 5f를 이용하여 설명한다.
도 5a 및 도 5b를 참조하면, 제3 메모리 셀(MC3)에 대한 제1 쓰기 동작을 위해, 제3 게이트 전극층(112c)에 양의 극성을 가지는 바이어스를 포함하는 소정의 제1 게이트 전압을 인가한다. 이때, 채널층(150)은 접지될 수 있다. 도 5b를 참조하면, 상기 제1 게이트 전압에 의해 형성되는 제1 전계(E1)가 제1 및 제2 이온 보유층(130, 140)에 작용할 수 있다. 제1 전계(E1)는 제1 및 제2 이온 보유층(130, 140) 중에서 제3 메모리 셀(MC3)에 대응되는 메모리 기능 부분(130m, 140m)에 작용할 수 있다.
제1 전계(E1)에 의해, 제1 이온 보유층(130)으로부터 제2 이온 보유층(140)으로, 금속 양이온(Pi)이 이동할 수 있다. 도 5b에서는 금속 양이온(Pi)의 이동을 'F1'으로 도시하고 있다. 이에 따라, 제1 이온 보유층(130)의 금속 양이온(Pi)의 농도가 감소하고 제2 이온 보유층(140)의 금속 양이온(Pi)의 농도가 증가할 수 있다. 상술한 바와 같이, 제2 이온 보유층(140)의 금속 양이온(Pi)의 농도 증가에 따라, 제2 이온 보유층(140)의 산소 공공의 농도가 증가할 수 있다. 그 결과, 제2 이온 보유층(140) 내부의 전기 저항이 감소할 수 있다.
이어서, 제3 게이트 전극층(112c)에서 상기 제1 게이트 전압을 제거한다. 상기 제1 게이트 전압이 제거된 후에도, 제3 메모리 셀(MC3)에 대응되는 제1 및 제2 이온 보유층(130, 140)의 메모리 기능 부분(130m, 140m)에는 상기 변화된 금속 양이온(Pi)의 농도가 각각 유지될 수 있다. 이에 따라, 제3 메모리 셀(MC3)에 대응되는 제2 이온 보유층(140)의 메모리 기능 부분(140m)은 상기 감소된 전기 저항을 비휘발적으로 저장할 수 있다.
일 실시예에 있어서, 상기 제1 게이트 전압은 도 5c에 도시되는 바와 같이, 단위 시간 폭(△t1) 동안 단위 진폭(V1)을 가지는 양의 펄스 전압(P1)을 이용하여 인가된 후에 제거될 수 있다. 이 때, 상기 제1 게이트 전압의 크기는 펄스 전압(P1)의 인가 횟수에 따라 결정될 수 있다. 즉, 1 회의 펄스 전압(P1)의 인가에 의해 발생하는 제2 이온 보유층(140) 내부의 전기 저항 감소분을 도출할 수 있다. 이에 따라, 상기 전기 저항 감소분을 감안하여 상기 제1 게이트 전압의 크기를 펄스 전압(P1)의 인가 횟수로 제어할 수 있다. 결과적으로, 펄스 전압(P1)을 이용하여 상기 제1 게이트 전압의 크기를 제어하여, 제2 이온 보유층(140) 내부에 서로 다른 전기 저항을 기록할 수 있다. 이를 통해, 서로 다른 복수의 전기 저항을 서로 다른 신호 정보로서 제2 이온 보유층(140) 내부에 저장할 수 있다. 다시 말하면, 제2 이온 보유층(140)은 상기 제1 게이트 전압의 크기에 따르는 상기 금속 양이온(Pi)의 증가량에 근거하여, 복수의 서로 다른 전기 저항을 신호 정보로서 가질 수 있다.
한편, 도 5a 및 도 5d를 참조하면, 제3 메모리 셀(MC3)에 대한 제2 쓰기 동작을 위해, 제3 게이트 전극층(112c)에 음의 극성을 가지는 바이어스를 포함하는 소정의 제2 게이트 전압을 인가한다. 이때, 채널층(150)은 접지될 수 있다. 도 5d를 참조하면, 상기 제2 게이트 전압에 의해 형성되는 제2 전계(E2)가 제1 및 제2 이온 보유층(130, 140)에 작용할 수 있다. 제2 전계(E2)는 제1 및 제2 이온 보유층(130, 140) 중에서 제3 메모리 셀(MC3)에 대응되는 메모리 기능 부분(130m, 140m)에 작용할 수 있다.
제1 전계(E2)에 의해, 제2 이온 보유층(140)으로부터 제1 이온 보유층(130)으로, 금속 양이온(Pi)이 이동할 수 있다. 도 5d에서는 금속 양이온(Pi)의 이동을 'F2'으로 도시하고 있다. 이에 따라, 제2 이온 보유층(140)의 금속 양이온(Pi)의 농도가 감소하고 제1 이온 보유층(130)의 금속 양이온(Pi)의 농도가 증가할 수 있다. 상술한 바와 같이, 제2 이온 보유층(140)의 금속 양이온(Pi)의 농도 감소에 따라, 제2 이온 보유층(140)의 산소 공공의 농도가 감소할 수 있다. 그 결과, 제2 이온 보유층(140) 내부의 전기 저항이 증가할 수 있다.
이어서, 제3 게이트 전극층(112c)에서 상기 제2 게이트 전압을 제거한다. 상기 제2 게이트 전압이 제거된 후에도, 제3 메모리 셀(MC3)에 대응되는 제1 및 제2 이온 보유층(130, 140)의 메모리 기능 부분(130m, 140m)에는 상기 변화된 금속 양이온(Pi)의 농도가 각각 유지될 수 있다. 이에 따라, 제3 메모리 셀(MC3)에 대응되는 제2 이온 보유층(140)의 메모리 기능 부분(140m)은 상기 증가된 전기 저항을 비휘발적으로 저장할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 전압은 도 5e에 도시되는 바와 같이, 단위 시간 폭(△t2) 동안 단위 진폭(V2)을 가지는 음의 펄스 전압(P2)을 이용하여 인가된 후에 제거될 수 있다. 이 때, 상기 제2 게이트 전압의 크기는 펄스 전압(P2)의 인가 횟수에 따라 결정될 수 있다. 즉, 1 회의 펄스 전압(P2)의 인가에 의해 발생하는 제2 이온 보유층(140) 내부의 전기 저항 증가분을 도출할 수 있다. 이에 따라, 상기 전기 저항 증가분을 감안하여 상기 제2 게이트 전압의 크기를 펄스 전압(P2)의 인가 횟수로서 제어할 수 있다. 결과적으로, 펄스 전압(P2)를 이용하여 상기 제2 게이트 전압의 크기를 제어하여, 제2 이온 보유층(140) 내부의 전기 저항의 크기를 효과적으로 제어할 수 있다.
한편, 도 5a 및 도 5f를 참조하면, 제3 메모리 셀(MC3)에 대한 읽기 동작을 위해, 제1 게이트 전극층(112a), 제2 게이트 전극층(112b) 및 제4 게이트 전극층(112d)에 소정의 문턱 전압 이상의 읽기 전압을 인가한다. 다만, 제3 게이트 전극층(112c)에는 전압을 인가하지 않을 수 있다. 상기 읽기 전압은 상기 제1 및 제2 쓰기 전압의 절대치보다 작은 크기를 가질 수 있다. 이에 따라, 상기 읽기 전압의 인가에 의해서, 제1 및 제2 이온 보유층(130, 140) 사이에서 금속 양이온의 교환이 발생하지 않을 수 있다.
상기 읽기 전압에 의해, 제3 게이트 전극층(112c)이 전기적으로 제어할 수 있는 채널층(150)의 부분 외에 나머지 채널층(150)의 부분에 전도성 채널(1000c)이 형성될 수 있다. 제3 게이트 전극층(112c)이 전기적으로 제어할 수 있는 채널층(150)의 부분에서, 전도성 채널(1000c)은 단절될 수 있다. 즉, 제3 게이트 전극층(112c)이 전기적으로 제어할 수 있는 전도성 채널(1000c)의 단절부를 제외하고는, 전도성 채널(1000c)은 채널 하부 컨택층(105)과 채널 상부 컨택층(170) 사이에서 연속적으로 형성될 수 있다. 도 5f에서는 전도성 채널(1000c)의 단절된 양단부를 제1 단절부(150E1) 및 제2 단절부(150E2)로 도시하고 있다.
이어서, 채널 하부 컨택층(105) 및 채널 상부 컨택층(170) 사이에 소스-드레인 전압을 인가한다. 이에 따라, 전도성 채널(1000c)을 따라 전류가 흐를 수 있다. 다만, 상기 전류는 전도성 채널(1000c)의 제1 단절부(150E1)과 제2 단절부(150E2) 사이에서는 제2 이온 보유층(140)을 통해 흐를 수 있다. 즉, 제2 이온 보유층(140)의 내부 저항은, 전도성 채널(1000c)이 형성되지 않은 채널층(150)의 저항보다는 작을 수 있다. 상술한 바와 같이, 제2 이온 보유층(140) 내부의 금속 양이온(Pi)의 농도에 따라, 제2 이온 보유층(140)의 산소 공공의 농도가 결정될 수 있다. 그리고, 상기 산소 공공의 농도가 제2 이온 보유층(140)의 내부 저항을 결정할 수 있다.
결과적으로, 제3 게이트 전극층(112c)을 제외한 제1 게이트 전극층(112a), 제2 게이트 전극층(112b) 및 제4 게이트 전극층(112d)에 상기 읽기 전압을 인가한 상태에서, 상기 소스-드레인 전압에 의해 채널 하부 컨택층(105) 및 채널 상부 컨택층(170) 사이에 흐르는 전류를 측정함으로써, 제3 메모리 셀(MC3)에 대응되는 제2 이온 보유층(140)의 메모리 기능 부분(140m)에 저장된 저항 정보를 판독할 수 있다. 도 5f에서는 전류의 흐름을 'Fe'로 도시하고 있으며, 제2 이온 보유층(140) 내부에서는 산소 공공(Vo)을 경유하여 전류가 흐름을 나타내고 있다.
도 6은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 7은 도 6의 비휘발성 메모리 장치의 평면도이다. 도 8은 도 6의 비휘발성 메모리 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 6 내지 도 8을 참조하면, 비휘발성 메모리 장치(2)는, 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)와 대비하여, 게이트 구조물(210)의 구성이 차별될 수 있다. 비휘발성 메모리 장치(2)에서 게이트 구조물(210)을 제외한 나머지 구성은 비휘발성 메모리 장치(1)의 구성과 실질적으로 동일하다.
게이트 구조물(210)는 채널 하부 컨택층(110) 상에 배치될 수 있다. 게이트 구조물(210)은 기판(101)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(212a, 212b, 212c, 212d) 및 제1 내지 제5 층간 절연층(213a, 213b, 213c, 213d, 213e)을 포함할 수 있다. 제1 층간 절연층(213a)은 채널 하부 컨택층(105)과 접하도록 배치될 수 있다. 제5 층간 절연층(213e)은 게이트 구조물(210)의 최상층에 배치될 수 있다.
게이트 구조물(210)은 홀 패턴(21, 22)를 포함할 수 있다. 홀 패턴(21, 22) 내부에서, 제1 내지 제4 게이트 전극층(212a, 212b, 212c, 212d)의 측벽면을 순차적으로 커버하는 게이트 절연층(120), 제1 이온 보유층(130), 및 제2 이온 보유층(140)이 배치될 수 있다. 제2 이온 보유층(140)은 x-방향으로 채널층(150)과 접할 수 있다.
도 6 내지 도 8을 참조하면, 본 실시 예의 제1 내지 제5 층간 절연층(213a, 213b, 213c, 213d, 213e)은, 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 제1 내지 제5 층간 절연층(113a, 113b, 113c, 113d, 113e)과 대비하여, 홀 패턴(21, 22)의 중심(CT)을 향해 더 연장될 수 있다. 구체적으로, 제1 내지 제5 층간 절연층(213a, 213b, 213c, 213d, 213e)은 채널층(150)과 접하도록 배치될 수 있다. 이때, 홀 패턴(21, 22)의 중심(CT)은 도 7의 평면도에서 원형의 홀 패턴(21, 22)의 중심점을 지칭할 수 있으며, 도 3의 단면도에서 홀 패턴(21)의 상기 중심점을 지나 기판(101)에 수직인 방향으로 연장되는 홀 패턴(21) 내부의 중심축을 지칭할 수 있다.
본 실시 예의 제1 내지 제5 층간 절연층(213a, 213b, 213c, 213d, 213e)은 z-방향으로, 게이트 절연층(120), 제1 이온 보유층(130) 및 제2 이온 보유층(140)을 서로 분리시킬 수 있다. 그 결과, 제1 내지 제4 게이트 전극층(212a, 212b, 212c, 212d)이 각각 전기적으로 제어하는 게이트 절연층(120)의 영역, 제1 이온 보유층(130)의 영역 및 제2 이온 보유층(140)의 영역을 z-방향으로 서로 분리시킬 수 있다. 다시 말하면, 제1 내지 제4 게이트 전극층(212a, 212b, 212c, 212d) 중 서로 이웃하는 게이트 전극층에 의해 중첩적으로 또는 이중으로 제어되는 게이트 절연층(120), 제1 이온 보유층(130) 및 제2 이온 보유층(140)의 영역이 발생하는 것을 방지할 수 있다. 이에 따라, z-방향을 따라 이웃하는 메모리 셀 사이에 발생하는 전기적 간섭을 효과적으로 배제할 수 있다.
도 9는 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 10은 도 9의 비휘발성 메모리 장치의 평면도이다. 도 11은 도 9의 비휘발성 메모리 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다. 도 12는 도 9의 비휘발성 메모리 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 9 내지 도 12를 참조하면, 비휘발성 메모리 장치(3)는 기판(101) 및 기판(101) 상에 배치되는 제1 및 제2 게이트 구조물(310, 410)을 포함한다. 비휘발성 메모리 장치(3)는 기판(101) 상에서 제1 게이트 구조물(310)의 일 측벽면(S1)을 순차적으로 커버하는 게이트 절연층(320a, 320b, 320c), 제1 이온 보유층(330a, 330b, 330c), 제2 이온 보유층(340a, 340b, 340c) 및 채널층(350a, 350b, 350c)을 포함한다.
또한, 비휘발성 메모리 장치(3)는 기판(101) 상에서 제2 게이트 구조물(410)의 일 측벽면(S2)을 순차적으로 커버하는 게이트 절연층(420a, 420b, 420c), 제1 이온 보유층(430a, 430b, 430c), 제2 이온 보유층(440a, 440b, 440c) 및 채널층(450a, 450b, 450c)을 포함한다.
도 9 내지 도 12를 참조하면, 기판(101)이 제공된다. 기판(101) 상에는 베이스 절연층(102) 및 채널 하부 컨택층(105)이 순차적으로 배치될 수 있다.
채널 하부 컨택층(105) 상에 제1 게이트 구조물(310)이 배치될 수 있다. 제1 게이트 구조물(310)은 기판(301)에 수직인 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(312a, 312b, 312c, 312d) 및 제1 내지 제5 층간 절연층(313a, 313b, 313c, 313d, 313e)을 포함한다. 제1 게이트 구조물(310)은 상기 제1 방향(즉, z-방향)에 수직인 제2 방향(즉, y-방향)으로 연장될 수 있다.
제1 내지 제4 게이트 전극층(312a, 312b, 312c, 312d)은 전도성 물질을 포함할 수 있다. 제1 내지 제4 게이트 전극층(312a, 312b, 312c, 312d)의 전도성 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 제1 내지 제4 게이트 전극층(112a, 112b, 112c, 112d)의 전도성 물질과 실질적으로 동일하다. 제1 내지 제5 층간 절연층(313a, 313b, 313c, 313d, 313e)은 절연 물질을 포함할 수 있다. 제1 내지 제5 층간 절연층(313a, 313b, 313c, 313d, 313e)의 절연 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 제1 내지 제5 층간 절연층(113a, 113b, 113c, 113d, 113e)의 절연 물질과 실질적으로 동일하다.
몇몇 다른 실시 예들에 있어서, 제1 게이트 구조물(310)의 게이트 전극층의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 게이트 전극층은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층은 상기 다양한 개수의 게이트 전극층을 상기 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 9 내지 도 12를 참조하면, 채널 하부 컨택층(105) 상에서 제1 게이트 구조물(310)의 일 측벽면(S1)을 커버하는 게이트 절연층(320a, 320b, 320c)이 배치된다. 게이트 절연층(320a, 320b, 320c)은 제1 및 제2 셀 절연 구조물(380a, 380b)에 의해 상기 제2 방향(즉, y-방향)에 대해 서로 격리될 수 있다. 즉, 게이트 절연층(320a, 320b, 320c)은 상기 제2 방향(즉, y-방향)에 대해 서로 이격하여 배치될 수 있다. 게이트 절연층(320a, 320b, 320c)는 절연 물질을 구비할 수 있다. 게이트 절연층(320a, 320b, 320c)의 절연 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 게이트 절연층(120)의 절연 물질과 실질적으로 동일하다.
채널 하부 컨택층(105) 상에서 게이트 절연층(320a, 320b, 320c)을 순차적으로 커버하는 제1 이온 보유층(330a, 330b, 330c), 제2 이온 보유층(340a, 340b, 340c), 및 채널층(350a, 350b, 350c)이 배치될 수 있다. 제1 이온 보유층(330a, 330b, 330c), 제2 이온 보유층(340a, 340b, 340c), 및 채널층(350a, 350b, 350c)은 제1 및 제2 셀 절연 구조물(380a, 380b)에 의해 상기 제2 방향(즉, y-방향)에 대해 각각 격리될 수 있다.
제2 이온 보유층(340a, 340b, 340c)은 대응하는 제1 이온 보유층(330a, 330b, 330c)과 교환 가능한 이온을 포함할 수 있다. 제1 이온 보유층(330a, 330b, 330c) 및 제2 이온 보유층(340a, 340b, 340c)을 구성하는 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 제1 이온 보유층(130) 및 제2 이온 보유층(140)을 구성하는 물질과 실질적으로 동일하다.
채널층(350a, 350b, 350c)은 반도체 물질을 포함할 수 있다. 채널층(350a, 350b, 350c)의 반도체 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 채널층(150)의 반도체 물질과 실질적으로 동일하다.
한편, 채널 하부 컨택층(105) 상에서 제1 게이트 구조물(310)과 제3 방향(즉, x-방향)으로 이격하여 제2 게이트 구조물(410)이 배치될 수 있다. 제2 게이트 구조물(410)은 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(412a, 412b, 412c, 412d) 및 제1 내지 제5 층간 절연층(413a, 413b, 413c, 413d, 413e)을 포함한다. 제1 내지 제4 게이트 전극층(412a, 412b, 412c, 412d) 및 제1 내지 제5 층간 절연층(413a, 413b, 413c, 413d, 413e)의 구성은 제1 게이트 구조물(310)의 제1 내지 제4 게이트 전극층(312a, 312b, 312c, 312d) 및 제1 내지 제5 층간 절연층(313a, 313b, 313c, 313d, 313e)의 구성과 실질적으로 동일하다.
도 9 내지 도 12를 참조하면, 채널 하부 컨택층(105) 상에서 제2 게이트 구조물(410)의 일 측벽면(S2)을 커버하는 게이트 절연층(420a, 420b, 420c)이 배치된다. 게이트 절연층(420a, 420b, 420c)은 제1 및 제2 셀 절연 구조물(380a, 380b)에 의해 상기 제2 방향(즉, y-방향)에 대해 서로 격리될 수 있다. 즉, 게이트 절연층(420a, 420b, 420c)은 상기 제2 방향(즉, y-방향)에 대해 서로 이격하여 배치될 수 있다. 게이트 절연층(420a, 420b, 420c)는 절연 물질을 구비할 수 있다. 게이트 절연층(420a, 420b, 420c)의 절연 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 게이트 절연층(120)의 절연 물질과 실질적으로 동일하다.
채널 하부 컨택층(105) 상에서 게이트 절연층(420a, 420b, 420c)을 순차적으로 커버하는 제1 이온 보유층(430a, 430b, 430c), 제2 이온 보유층(440a, 440b, 440c), 및 채널층(450a, 450b, 450c)이 배치될 수 있다. 제1 이온 보유층(430a, 430b, 430c), 제2 이온 보유층(440a, 440b, 440c), 및 채널층(450a, 450b, 450c)은 제1 및 제2 셀 절연 구조물(380a, 380b)에 의해 상기 제2 방향(즉, y-방향)에 대해 각각 격리될 수 있다.
제2 이온 보유층(440a, 440b, 440c)은 대응하는 제1 이온 보유층(430a, 430b, 430c)과 교환 가능한 이온을 포함할 수 있다. 제1 이온 보유층(430a, 430b, 430c) 및 제2 이온 보유층(440a, 440b, 440c)을 구성하는 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 제1 이온 보유층(130) 및 제2 이온 보유층(140)을 구성하는 물질과 실질적으로 동일하다.
채널층(450a, 450b, 450c)은 반도체 물질을 포함할 수 있다. 채널층(450a, 450b, 450c)의 반도체 물질은 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 채널층(150)의 반도체 물질과 실질적으로 동일하다.
채널 하부 컨택층(105) 상에서 제1 게이트 구조물(310)의 일 측벽면(S1)을 따라 배치되는 채널층(350a, 350b, 350c)과 제2 게이트 구조물(410)의 일 측벽면(S2)을 따라 배치되는 채널층(450a, 450b, 450c) 사이에는 필링 구조물(360a, 360b, 360c)이 배치될 수 있다. 필링 구조물(360a, 360b, 360c)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
필링 구조물(360a, 360b, 360c) 상에 채널 상부 컨택층(370a, 370b, 370c)이 배치될 수 있다. 채널 상부 컨택층(370a, 370b, 370c)은 셀 절연 구조물(380a, 380b)에 의해 서로 분리될 수 있다. 채널 상부 컨택층(370a, 370b, 370c)은 각각 대응되는 제1 게이트 구조물(310)의 채널층(350a, 350b, 350c) 및 제2 게이트 구조물(410)의 채널층(450a, 450b, 450c)과 접하도록 배치될 수 있다.
셀 절연 구조물(380a, 380b)은 채널 하부 컨택층(105) 상에서 제1 방향(즉, z-방향)으로 연장되도록 배치될 수 있다. 셀 절연 구조물(380a, 380b)은 제3 방향(즉, x-방향)으로 각각 제1 및 제2 게이트 구조물(310, 410)과 접하도록 배치될 수 있다. 셀 절연 구조물(380a, 380b)은 제2 방향(즉, y-방향)으로 서로 이격하여 배치될 수 있다. 셀 절연 구조물(380a, 380b)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 9 및 도 10을 다시 참조하면, 비휘발성 메모리 장치(3)는 서로 독립적인 동작을 수행하는 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36)을 포함할 수 있다. 제1 메모리 소자 유닛(U31)은 제1 게이트 구조물(310), 게이트 절연층(320a), 제1 이온 보유층(330a), 제2 이온 보유층(340a), 채널층(350a) 및 채널 상부 컨택층(370a)을 포함할 수 있다. 동일한 방식으로, 제2 내지 제6 메모리 소자 유닛(U32, U33, U34, U35, U36)은 도 9에 도시된 것과 같이, 대응되는 게이트 구조물, 제1 이온 보유층, 제2 이온 보유층, 채널층 및 채널 상부 컨택층을 포함할 수 있다. 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36)은 채널 하부 컨택층(105)를 공유할 수 있다.
제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36) 중 어느 하나의 회로도는 도 4의 회로도와 실질적으로 동일하다. 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36)의 구동 방법은 도 5a 내지 도 5d와 관련하여 상술한 비휘발성 메모리 장치(1)의 구동 방법과 실질적으로 동일하다. 즉, 제1 내지 제6 메모리 소자 유닛(U31, U32, U33, U34, U35, U36) 중 어느 하나의 쓰기 동작들, 및 읽기 동작은 도 5a 내지 도 5d와 관련하여 상술한 비휘발성 메모리 장치(1)의 쓰기 동작들 및 읽기 동작과 실질적으로 동일하다.
도 13은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 14는 도 13의 비휘발성 메모리 장치의 평면도이다. 도 15는 도 13의 비휘발성 메모리 장치를 Ⅴ-Ⅴ'로 절취한 단면도이다. 도 16은 도 13의 비휘발성 메모리 장치를 Ⅵ-Ⅵ'로 절취한 단면도이다.
도 13 내지 도 16을 참조하면, 비휘발성 메모리 장치(4)는, 도 9 내지 도 12와 관련하여 상술한 비휘발성 메모리 장치(3)와 대비하여, 제1 및 제2 게이트 구조물(510, 610)의 구성이 차별될 수 있다. 비휘발성 메모리 장치(4)에서 제1 및 제2 게이트 구조물(510, 610)을 제외한 나머지 구성은 비휘발성 메모리 장치(3)의 구성과 실질적으로 동일하다.
제1 게이트 구조물(510)은 채널 하부 컨택층(105) 상에서 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(512a, 512b, 512c, 512d) 및 제1 내지 제5 층간 절연층(513a, 513b, 513c, 513d, 513e)을 포함할 수 있다. 제1 층간 절연층(513a)은 채널 하부 컨택층(105)과 접하도록 배치될 수 있다. 제5 층간 절연층(513e)은 게이트 구조물(510)의 최상층에 배치될 수 있다. 마찬가지로, 제2 게이트 구조물(610)은 채널 하부 컨택층(105) 상에서 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 게이트 전극층(612a, 612b, 612c, 612d) 및 제1 내지 제5 층간 절연층(613a, 613b, 613c, 613d, 613e)을 포함할 수 있다. 제1 층간 절연층(613a)은 채널 하부 컨택층(105)과 접하도록 배치될 수 있다. 제5 층간 절연층(613e)은 게이트 구조물(610)의 최상층에 배치될 수 있다.
도 13 내지 도 16을 참조하면, 본 실시 예에서, 제1 게이트 구조물(510)의 제1 내지 제5 층간 절연층(513a, 513b, 513c, 513d, 513e)은, 도 9 내지 도 12와 관련하여 상술한 제1 게이트 구조물(310)의 제1 내지 제5 층간 절연층(313a, 313b, 313c, 313d, 313e)과 대비하여, 상기 제3 방향(즉, x-방향)을 향해 더 연장될 수 있다. 구체적으로, 제1 내지 제5 층간 절연층(513a, 513b, 513c, 513d, 513e)은 채널층(350a, 350b, 350c)과 접하도록 배치될 수 있다. 마찬가지로, 본 실시 예에서, 제2 게이트 구조물(610)의 제1 내지 제5 층간 절연층(613a, 613b, 613c, 613d, 613e)은, 도 9 내지 도 12와 관련하여 상술한 제2 게이트 구조물(410)의 제1 내지 제5 층간 절연층(413a, 413b, 413c, 413d, 413e)과 대비하여, 상기 제3 방향(즉, x-방향)을 향해 더 연장될 수 있다. 구체적으로, 제1 내지 제5 층간 절연층(413a, 413b, 413c, 413d, 413e)은 채널층(450a, 450b, 450c)과 접하도록 배치될 수 있다.
본 실시 예의 제1 게이트 구조물(510)의 제1 내지 제5 층간 절연층(513a, 513b, 513c, 513d, 513e)은 z-방향으로, 게이트 절연층(320a, 320b, 320c), 제1 이온 보유층(330a, 330b, 330c) 및 제2 이온 보유층(340a, 340b, 340c)을 서로 분리시킬 수 있다. 그 결과, 제1 내지 제4 게이트 전극층(512a, 512b, 512c, 512d)이 각각 전기적으로 제어하는 게이트 절연층(320a, 320b, 320c)의 영역, 제1 이온 보유층(330a, 330b, 330c)의 영역 및 제2 이온 보유층(340a, 340b, 340c)의 영역을 z-방향으로 서로 분리시킬 수 있다. 다시 말하면, 제1 내지 제4 게이트 전극층(512a, 512b, 512c, 512d) 중 서로 이웃하는 게이트 전극층에 의해 중첩적으로 또는 이중으로 제어되는 게이트 절연층(320a, 320b, 320c)의 영역, 제1 이온 보유층(330a, 330b, 330c)의 영역 및 제2 이온 보유층(340a, 340b, 340c)의 영역이 발생하는 것을 방지할 수 있다. 이에 따라, z-방향을 따라 이웃하는 메모리 셀 사이의 전기적 간섭을 효과적으로 배제할 수 있다.
마찬가지로, 본 실시 예의 제2 게이트 구조물(610)의 제1 내지 제5 층간 절연층(613a, 613b, 613c, 613d, 613e)은 z-방향으로, 게이트 절연층(420a, 420b, 420c), 제1 이온 보유층(430a, 430b, 430c) 및 제2 이온 보유층(440a, 440b, 440c)을 서로 분리시킬 수 있다. 그 결과, 제1 내지 제4 게이트 전극층(612a, 612b, 612c, 612d)이 각각 전기적으로 제어하는 게이트 절연층(420a, 420b, 420c)의 영역, 제1 이온 보유층(430a, 430b, 430c)의 영역 및 제2 이온 보유층(440a, 440b, 440c)의 영역을 z-방향으로 서로 분리시킬 수 있다. 다시 말하면, 제1 내지 제4 게이트 전극층(612a, 612b, 612c, 612d) 중 서로 이웃하는 게이트 전극층에 의해 중첩적으로 또는 이중으로 제어되는 게이트 절연층(420a, 420b, 420c)의 영역, 제1 이온 보유층(430a, 430b, 430c)의 영역 및 제2 이온 보유층(440a, 440b, 440c)의 영역이 발생하는 것을 방지할 수 있다. 이에 따라, z-방향을 따라 이웃하는 메모리 셀 사이의 전기적 간섭을 효과적으로 배제할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2, 3, 4: 비휘발성 메모리 장치,
11, 21: 제1 홀 패턴,
12, 22: 제2 홀 패턴,
101: 기판, 102: 베이스 절연층, 105: 채널 하부 컨택층,
110: 게이트 구조물, 120: 게이트 절연층,
130: 제1 이온 보유층, 140: 제2 이온 보유층,
150: 채널층, 160: 필링 절연층,
170: 채널 상부 컨택층,
112a, 112b, 112c, 112d: 제1 내지 제4 게이트 전극층,
113a, 113b, 113c, 113d, 113e: 제1 내지 제5 층간 절연층,
212a, 212b, 212c, 212d: 제1 내지 제4 게이트 전극층,
213a, 213b, 213c, 213d, 213e: 제1 내지 제5 층간 절연층,
310, 410: 제1 및 제2 게이트 구조물,
320a, 320b, 320c, 420a, 420b, 420c: 게이트 절연층,
330a, 330b, 330c, 430a, 430b, 430c: 제1 이온 보유층,
340a, 340b, 340c, 440a, 440b, 440c: 제2 이온 보유층,
350a, 350b, 350c, 450a, 450b, 450c: 채널층,
312a, 312b, 312c, 312d, 412a, 412b, 412c, 412d, 512a, 512b, 512c, 512d, 612a, 612b, 612c, 612d: 제1 내지 제4 게이트 전극층,
313a, 313b, 313c, 313d, 313e, 413a, 413b, 413c, 413d, 513a, 513b, 513c, 513d, 613a, 613b, 613c, 613d: 제1 내지 제5 층간 절연층,
360a, 360b, 360c: 필링 구조물,
370a, 370b, 370c: 채널 상부 컨택층,
380a, 380b: 제1 및 제2 셀 절연 구조물.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판 상에서 상기 게이트 구조물을 관통하는 홀 패턴; 및
    상기 홀 패턴의 내부에서 상기 게이트 전극층의 측벽면을 순차적으로 커버하는 게이트 절연층, 제1 이온 보유층, 제2 이온 보유층 및 채널층을 포함하고,
    상기 제1 및 제2 이온 보유층은 서로 교환 가능한 이온을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 기판 상에서 상기 채널층의 일 단부와 접하는 채널 하부 컨택층; 및
    상기 일 단부와 상기 기판에 수직한 방향으로 반대쪽에 배치되는 상기 채널층의 타 단부와 접하는 채널 상부 컨택층을 더 포함하되,
    상기 채널 하부 컨택층과 상기 채널 상부 컨택층은, 소스 전극 및 드레인 전극과 각각 전기적으로 연결되는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 이온 보유층은 서로 교환 가능한 금속 양이온을 구비하는
    비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 게이트 전극층에 소정의 양의 전압이 인가될 때,
    상기 제1 이온 보유층은 상기 제2 이온 보유층으로 상기 금속 양이온을 제공하는
    비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 게이트 전극층에 인가된 상기 양의 전압이 제거된 후,
    상기 제2 이온 보유층은, 상기 금속 양이온의 증가량에 근거하여 감소한 전기 저항을 비휘발적으로 저장하는
    비휘발성 메모리 장치.
  6. 제3 항에 있어서,
    상기 게이트 전극층에 소정의 음의 전압이 인가될 때,
    상기 제2 이온 보유층은 상기 제1 이온 보유층으로 상기 금속 양이온을 제공하는
    비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 게이트 전극층에 인가된 상기 음의 전압이 제거된 후,
    상기 제2 이온 보유층은, 상기 금속 양이온의 감소량에 근거하여 증가한 전기 저항을 비휘발적으로 저장하는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 이온 보유층은 각각 리튬계 산화물, 전이금속산화물, 및 페로브스카이트계 물질 중에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 이온의 보유량에 근거하여,
    상기 제2 이온 보유층은 멀티 레벨의 전기 저항을 가지는
    비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 층간 절연층은 상기 홀 패턴의 중심으로 연장되어, 상기 채널층과 접하도록 배치되는
    비휘발성 메모리 장치.
  11. 제1 항에 있어서,
    상기 제2 이온 보유층은 상기 채널층과 접하도록 배치되는
    비휘발성 메모리 장치.
  12. 기판;
    상기 기판 상에 배치되는 게이트 구조물로서, 상기 게이트 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 게이트 전극층 및 층간 절연층을 포함하고, 상기 게이트 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨; 및
    상기 기판 상에서 상기 게이트 전극층의 일 측벽면을 순차적으로 커버하는 게이트 절연층, 제1 이온 보유층, 제2 이온 보유층 및 채널층을 포함하고,
    상기 제1 및 제2 이온 보유층은 서로 교환 가능한 이온을 포함하는
    비휘발성 메모리 장치.
  13. 제11 항에 있어서,
    상기 제1 및 제2 이온 보유층은 서로 교환 가능한 금속 양이온을 구비하는
    비휘발성 메모리 장치.
  14. 제11 항에 있어서,
    상기 제1 및 제2 이온 보유층은 각각 리튬계 산화물, 전이금속산화물, 및 페로브스카이트계 물질 중에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  15. 제11 항에 있어서,
    상기 기판 상에서 상기 채널층의 일 단부와 접하는 채널 하부 컨택층; 및
    상기 일 단부와 상기 기판에 수직한 방향으로 반대쪽에 배치되는 상기 채널층의 타 단부와 접하는 채널 상부 컨택층을 더 포함하되,
    상기 채널 하부 컨택층과 상기 채널 상부 컨택층은, 소스 전극 및 드레인 전극과 각각 전기적으로 연결되는
    비휘발성 메모리 장치.
  16. 제11 항에 있어서,
    상기 이온의 보유량에 근거하여,
    상기 제2 이온 보유층은 멀티 레벨의 전기 저항을 가지는
    비휘발성 메모리 장치.
  17. 제16 항에 있어서,
    상기 이온의 보유량은 상기 게이트 전극층에 인가되는 전압에 의해 제어되는
    비휘발성 메모리 장치.
  18. 제11 항에 있어서,
    상기 기판 상에서 상기 제2 방향을 따라 서로 이격하여 배치되는 복수의 셀 절연 구조물을 더 포함하고,
    상기 복수의 셀 절연 구조물은 상기 기판 상에서 제1 방향으로 각각 연장되며, 상기 제1 및 제2 방향에 수직인 제3 방향으로 연장되어 상기 제1 이온 보유층, 상기 제2 이온 보유층 및 상기 채널층을 상기 제2 방향에 대해 서로 분리시키는
    비휘발성 메모리 장치.
  19. 제11 항에 있어서,
    상기 층간 절연층은 상기 제1 및 제2 방향에 수직인 제3 방향으로 연장되어, 상기 채널층과 접하도록 배치되는
    비휘발성 메모리 장치.
  20. 제11 항에 있어서,
    상기 제2 이온 보유층은 상기 채널층과 접하도록 배치되는
    비휘발성 메모리 장치.

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