KR101728934B1 - 저 전류 구조를 가진 판독/기입 소자의 3d 어레이를 가진 비휘발성 메모리 및 이의 방법 - Google Patents
저 전류 구조를 가진 판독/기입 소자의 3d 어레이를 가진 비휘발성 메모리 및 이의 방법 Download PDFInfo
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Abstract
반도체 기판 위에 서로 다른 거리들에 위치된 복수의 층들의 플레인들에 걸쳐 3차원 어레이 판독/기입(R/W) 메모리 소자들이 형성된다. 저 전류 및 고 저항성 상태들로 R/W 소자들을 동작시키는 것이 바람직하다. 이들 저항성 상태들의 저항은 R/W 소자들의 치수에 따르며 프로세스 기술에 의해 사전에 결정된다. R/W 소자(430)와 직렬의 시트(400) 전극 및 이를 형성하는 방법은 R/W 메모리 소자(430)의 저항을 조절하는 또 다른 자유도를 제공한다. 시트 전극(400)의 두께는 워드라인(470)에서 비트라인(440)으로 회로 경로에 감소된 단면 접촉을 얻기 위해 조절된다. 이것은 R/W 메모리 소자(430)가 더 증가된 저항을 갖게 하며 따라서 더 감소된 전류들로 동작할 수 있게 한다. 시트 전극(400)은 셀 크기를 거의 증가시키지 않고 형성된다.
Description
이 출원의 요지는 재프로그램가능 비휘발성 메모리 셀 어레이들의 구조, 사용 및 제작이며, 특히, 반도체 기판들 상에 형성된 메모리 저장 소자들의 3차원 어레이들에 대한 것이다.
플래시 메모리를 이용하는 재프로그램가능 비휘발성 대량 데이터 저장 시스템들은 컴퓨터 파일들, 카메라 사진들의 데이터, 및 다른 유형들의 호스트들에 의해 발생 및/또는 사용되는 데이터를 저장하기 위해 광범위하게 사용된다. 플래시 메모리의 널리보급된 형태는 커넥터를 통해 호스트에 착탈가능하게 연결되는 카드이다. 시판되는 많은 서로 다른 플래시 메모리 카드들이 있는데, 예들은 상표명 컴팩트플래시(CF), 멀티미디어카드(MMC), 보안 디지털(SD), 미니SD, 마이크로SD, 메모리 스틱, 메모리 스틱 마이크로, xD-픽처 카드, 스마트미디어 및 트랜스플래시 하에 판매되는 것들이다. 이들 카드들은 이들의 명세들에 따라 고유의 기계적 플러그들 및/또는 전기적 인터페이스들을 가지며, 호스트의 부분으서 제공되거나 혹은 이에 연결되는 서로 짝을 이루는 리셉터클들 내에 끼워넣는다.
광범위한 사용에서, 플래시 메모리 시스템들의 또 다른 형태는 플래시 드라이브인데, 이것은 호스트의 USB 리셉터클에 끼워넣음으로써 호스트에 연결하기 위한 USB(Universal Serial Bus) 플러그를 갖는 작은 긴 패키지 내 휴대 메모리 시스템이다. 본원의 양수인인 샌디스크사은 이의 크루저, 울트라 및 익스트림 콘투어 상표명 하에 플래시 드라이브들을 판매한다. 플래시 메모리 시스템들의 또 다른 형태에서, 대량의 메모리가, 이를테면 통상적인 디스크 드라이브 대량 데이터 저장 시스템 대신에 노트북 컴퓨터 내와 같이, 호스트 시스템들 내에 영속적으로 설치된다. 이들 3가지 형태들의 대량 데이터 저장 시스템들 각각은 일반적으로 동일 유형의 플래시 메모리 어레이들을 포함한다. 이들은 각각이 일반적으로 그 자신의 메모리 제어기 및 드라이버들을 내포하지만 대신에 메모리가 연결되는 호스트에 의해 실행되는 소프트웨어에 의해 적어도 부분적으로 제어되는 몇몇 메모리만의 시스템들도 있다. 플래시 메모리는 전형적으로 하나 이상의 집적회로 칩들 상에 형성되고 제어기는 또 다른 회로 칩 상에 형성된다. 그러나, 제어기를 포함하는 일부 메모리 시스템들, 특히 호스트 내에 내장되는 것들에서, 메모리, 제어기 및 드라이버들은 흔히 단일의 집적회로 칩 상에 형성된다.
데이터가 호스트와 플래시 메모리 시스템들 간에 통신되게 하는 두 가지 주된 기술들이 있다. 이들 중 하나에서, 시스템에 의해 발생 또는 수신된 데이터 파일들의 어드레스들은 시스템을 위해 설정된 서로 구별되는 범위들의 연속한 논리 어드레스 공간에 매핑된다. 어드레스 공간의 범위는 전형적으로 시스템이 취급할 수 있는 전체 범위의 어드레스들을 포함하기에 충분하다. 일예로서, 자기 디스크 저장 드라이브들은 이러한 논리 어드레스 공간을 통해 컴퓨터들 또는 다른 호스트 시스템들과 통신한다. 호스트 시스템은 이의 파일들에 할당된 논리 어드레스들을 파일 할당 테이블(FAT)에 의해 관리하며 메모리 시스템은 데이터가 저장되는 물리 메모리 어드레스들에 이들 논리 어드레스들의 맵을 유지한다. 시판되는 대부분의 메모리 카드들 및 플래시 드라이브들은 호스트들이 공통적으로 인터페이스되는 한 자기 디스크 드라이브들의 것을 에뮬레이트하기 때문에 이 유형의 인터페이스를 이용한다.
두 기술들 중 제 2에서, 전자 시스템에 의해 발생된 데이터 파일들은 고유하게 확인되며 이들의 데이터는 파일 내에 오프셋들에 의해 논리적으로 어드레스된다. 이들의 파일 식별자들은 메모리 시스템 내에서 물리 메모리 위치들에 직접적으로 매핑된다. 미국특허출원번호 2006/0184720 A1에서와 같이 다른 어떤 곳에서 두 유형들의 호스트/메모리 시스템 인터페이스들이 기술되며 대조된다.
플래시 메모리 시스템들 전형적으로 메모리 셀들에 저장된 데이터에 따라 이들 메모리 셀들의 임계 레벨을 제어하는 전기 전하를 개별적으로 저장하는 메모리 셀들의 어레이들을 가진 집적회로들을 이용한다. 전하를 저장하기 위해 메모리 셀들의 부분으로서 전기적으로 도전성 플로팅 게이트들이 대부분 공통적으로 제공되나, 유전체 전하 트랩 물질이 대안적으로 사용된다. 대용량 대량 저장 시스템들을 위해 사용되는 메모리 셀 어레이들 용으로 일반적으로 NAND 아키텍처가 바람직하다. 대신에 소용량 메모리들용으로 NOR와 같은 그외 다른 아키텍처들이 전형적으로 사용된다. 미국특허 5,570,315, 5,774,397, 6,046,935, 6,373,746, 6,456,528, 6,522,580, 6,643,188, 6,771,536, 6,781,877 및 7,342,279를 참조함으로써 플래시 메모리 시스템들으로서 NAND 플래시 어레이들 및 이들의 동작의 예들이 취해질 수 있다.
메모리 셀 어레이에 저장된 데이터의 각 비트에 대해 필요한 집적회로 면적의 량이 수년간에 걸쳐 현격히 감소되었으며, 목적은 이것을 더욱 감소시키려는 그대로 이다. 그러므로 결과로서 플래시 메모리 시스템들의 비용 및 크기가 감소되고 있다. NAND 어레이 아키텍처의 사용이 이에 기여하지만 메모리 셀 어레이들의 크기를 감소시키는데 있어 다른 수법들 또한 채용되었다.이들 다른 수법들 중 하나는 반도체 기판 상에 더 전형적인 단일의 어레이 대신에, 서로 다른 플레인들로 서로의 위에, 복수의 2차원 메모리 셀 어레이들을 형성하는 것이다. 복수의 적층된 NAND 플래시 메모리 셀 어레이 플레인들을 갖는 집적회로들의 예들이 미국특허 7,023,739 및 7,177,191에 주어져 있다.
또 다른 유형의 재프로그램가능 비휘발성 메모리 셀은 도전성 또는 비-도전성 상태들(혹은, 대안적으로, 각각 저 또는 고 저항 상태들에 셋될 수 있고, 일부는 추가적으로 부분적으로 도전성 상태들에 셋되고 후속하여 초기 상태에 리셋될 때까지 그 상태에 그대로 있는 가변 저항 메모리 소자들을 사용한다. 가변 저항 소자들은 두 개의 직교하여 확장하는 도체들(전형적으로 비트 및 워드라인들) -이들은 2차원 어레이에서 서로 교차한다- 사이에 개별적으로 연결된다. 이러한 소자의 상태는 전형적으로 교차하는 도체들 상에 가해지는 적합한 전압들에 의해 변화된다. 프로그램 또는 판독되는 선택된 소자들의 상태들과 동일한 도체들을 따라 많은 수의 다른 비선택된 저항성 소자들이 연결되기 때문에 이들 소자들에도 이들 전압들이 어쩔 수 없이 인가되므로, 이들을 통해 흐를 수 있는 누설 전류들을 감소시키기 위해 가변 저항성 소자들과 직렬로 다이오드들이 공통적으로 연결된다. 병렬로 많은 수의 메모리 셀들에 데이터 판독 및 프로그램 동작들을 수행하려는 요망은 매우 많은 수의 다른 메모리 셀들에 판독 또는 프로그램 전압들이 인가되는 결과를 초래한다. 가변 저항성 메모리 소자들의 어레이 및 연관된 다이오드들의 예들이 특허출원 공개번호 US 2009/0001344 A1에 주어져 있다.
발명의 일반적인 체제에 따라, 3D 메모리는 x, y 및 z-방향들을 가진 직교좌표에 의해 정의되고 z-방향으로 적층된 복수의 병렬 플레인들을 가진 3차원 패턴으로 배열된 메모리 소자들을 포함한다. 각 플레인 내 메모리 소자들은 복수의 전역 비트라인들과 연계하여 복수의 워드라인들 및 상대적으로 짧은 로컬 비트라인들에 의해 액세스된다. 복수의 로컬 비트라인들은 복수의 플레인들을 통해 z-방향에 있고 x-방향으로 행들과 y-방향들로 컬럼들의 2차원 사각 어레이로 배열된다. 각 플레인 내 복수의 워드라인들은 x-방향으로 연장되고 개개의 플레인들 내 복수의 로컬 비트라인들 사이에서 y-방향으로 이격되고 이들 로컬 비트라인들로부터 분리된다. 비휘발성의 재프로그램 메모리 소자는 워드라인과 로컬 비트라인 사이에 교차점에 근접하여 위치되고 워드라인 및 비트라인에 의해 액세스될 수 있으며, 일 그룹의 메모리 소자들은 공통의 워드라인 및 한 행의 로컬 비트라인들에 의해 병렬로 액세스될 수 있다.
메모리는 3D 저항성 메시의 구조를 갖는다. 3차원 어레이에 사용되는 메모리 소자들은 바람직하게 가변 저항성 메모리 소자들이다. 즉, 개개의 메모리 소자들의 저항(및 이에 따라 반대로 콘덕턴스)은 전형적으로 소자가 연결되는 직교하여 교차하는 도체들에 걸쳐 가해진 전압의 결과로서 변화된다. 가변 저항성 소자의 유형에 따라, 상태는 이에 걸리는 전압, 이를 통하는 전류의 레벨, 이에 걸리는 전계 량, 이에 인가되는 열의 레벨, 등에 응하여 변할 수 있다. 일부 가변 저항성 소자 물질로, 전압, 전류, 전계, 열, 등은 언제 이의 도전성 상태가 변하는가와 변화가 발생하는 방향을 결정하는 소자에 인가되는 시간량이다. 이러한 상태 변화 동작들 사이에서, 메모리 소자의 저항은 변하지 않은채로 있고, 따라서 비휘발성이다. 위에 요약된 3차원 어레이 아키텍처는 서로 다른 특성들 및 동작 특징들을 갖는 매우 다양한 이러한 물질들에서 선택된 메모리 소자 물질로 구현될 수 있다.
저 전류 구조들을 가진 판독/기입 소자들의 3D 어레이
발명의 일 측면에 따라, 비휘발성 메모리는 판독/기입(R/W) 메모리 소자들의 3D 어레이로 제공된다. 각 R/W 메모리 소자는 두 저항성 상태들 중 적어도 하나에 셋 또는 리셋될 수 있다. R/W 메모리의 판독은 한 이들 저항성 상태들로부터 기인한 대응하는 전류를 검출함에 의한다. 저 전류 및 고 저항성 상태들로 동작하는 것이 바람직하다. 또한, 이들 저항성 상태들의 저항은 R/W 소자들의 치수에 따른다. 각 R/W 소자는 워드라인과 비트라인 사이에 교차점에서 형성되기 때문에, 치수는 프로세스 기술에 의해 사전에 결정된다. 발명의 이 측면은 R/W 메모리 소자의 저항을 조절하는 또 다른 자유도를 제공한다. 이것은 워드라인에서 비트라인으로의 회로 경로에서 감소된 단면 접촉을 가진 시트 형태로 전극을 제공함으로써 달성된다. 이것은 R/W 메모리 소자가 더 증가된 저항을 갖게 하며 따라서 더 감소된 전류들로 동작할 수 있게 한다. 시트 전극은 셀 크기를 거의 증가시키지 않고 형성된다.
일실시예에 따라, 수직 방향의 방위로 놓인 비트라인들은 2D 어레이들의 복수의 층들에 사용된다. 각 층은 수평 또는 측방향으로 워드라인들을 가진 R/W 소자들의 2D 어레이이다. 각 R/W 소자는 한 쌍의 접촉들을 통해 교차점에 워드라인과 비트라인 간에 측방향으로 형성된다. 또한, 접촉들의 적어도 하나는 저 전류 R/W 소자들을 실현하기 위해 사전에 조절될 수 있는 단면 영역을 가진 구조를 갖는다.
한 바람직한 실시예에서, 접촉들 중 하나는 R/W 소자와 비트라인 간을 연결하는 시트 전극 형태이다. 시트 전극은 R/W 소자가 비트라인에 직접 교차하였다면 이의 단면 영역으로부터 실질적으로 감소된 사전에 조절할 수 있는 단면 영역을 갖는다.
또 다른 바람직한 실시예에서, 시트 전극은 자신이 R/W 소자의 부분이다. 이의 감소된 단면은 R/W 소자가 감소된 전류로 동작할 수 있게 한다.
저 전류 R/W 소자들의 3D 메모리 어레이를 동작시키는 것은 파워를 절약하고 워드라인의 유한한 저항에 기인하여 이를 따른 임의의 전위차를 감소시키는 잇점이 있다. 워드라인에 걸쳐 더 균일한 전압을 유지하는 것은 3D 어레이에서 서로 다른 R/W 소자들 간에 누설 전류들을 감소시킬 수 있게 한다.
혁신적 3차원 가변 저항성 소자 메모리 시스템의 다양한 측면들, 잇점들, 특징들 및 상세는 다음의 이들의 예시적 예들의 설명에 포함되며, 이 설명은 동반된 도면들에 관련하여 취해질 것이다.
본원에서 참조되는 모든 특허들, 특허출원들, 논문들, 그외 공보, 문서 및 자료들은 모든 목적을 위해 이들 전부가 참조로서 본원에 포함된다. 포함시킨 공보, 문서 혹은 자료들의 어느 것과 본원 간에 용어들의 정의 혹은 사용에 있어 어떤 모순 혹은 상충되는 범위에 있어선 본원의 정의 혹은 사용이 우선할 것이다.
도 1은 가변 저항 메모리 소자들의 3차원 어레이의 부분의 등가회로이며, 어레이는 수직 비트라인들을 갖는다.
도 2는 도 1의 메모리 셀 어레이를 이용하며 호스트 시스템에 메모리 시스템의 연결을 나타내는 재프로그램가능 비휘발성 메모리 시스템의 개요적 블록도이다.
도 3은 몇몇 구조가 추가된 도 1의 3차원 어레이의 2개의 플레인들 및 기판의 평면도들을 제공한다.
도 4는 데이터를 프로그램하는 영향들을 보이기 위해 주석이 있는 도 3의 플레인들 중 하나의 부분의 확대도이다.
도 5는 데이터를 판독하는 영향들을 보이기 위해 주석이 있는 도 3의 플레인들 중 하나의 부분의 확대도이다.
도 6은 예 메모리 저장 소자를 도시한 것이다.
도 7은 구현의 제 1의 특정 예에 따라 도 1에 도시된 3차원 어레이의 부분의 투영도이다.
도 8은 구현의 제 2의 특정 예에 따라 도 1에 도시된 3차원 어레이의 부분의 단면이다.
도 9 ~ 도 14는 도 8의 3차원 어레이 예를 형성하는 프로세스를 도시한 것이다.
도 15는 구현의 제 3의 특정 예에 따라 도 1에 도시된 3차원 어레이의 부분의 단면이다.
도 16은 도 1 및 도 3에 도시된 3D 메모리의 복수의 플레인들에 걸친 판독 바이어스 전압들 및 전류 누설을 도시한 것이다.
도 17은 한 세트의 로컬 비트라인들에의 개선된 액세스를 위한 이중-전역-비트라인 아키텍처를 가진 3차원 메모리를 도시한 것이다.
도 18은 도 17의 이중-전역-라인 아키텍처 3D 어레이에서 누설 전류들의 제거를 도시한 것이다.
도 19는 단일측 워드라인 아키텍처를 개요적으로 도시한 것이다.
도 20은 단일측 워드라인 아키텍처를 가진 3D 어레이의 한 플레인 및 기판을 도시한 것이다.
도 21은 도 19 및 도 20의 단일측 워드라인 아키텍처 3-D 어레이에서 누설 전류들의 제거를 도시한 것이다.
도 22는 도 19에 도시된 단일측 워드라인 아키텍처를 가진 3D 어레이의 부분의 투영도이다.
도 23은 수직 로컬 비트라인들 및 수평으로 형성된 능동 메모리 소자들 및 다이오드들을 가진 바람직한 3D 메모리 구조를 도시한 것이다.
도 24a는 교차점에서 한 쌍의 워드라인과 비트라인 간에 형성된 R/W 소자 및 다이오드를 더 상세히 도시한 것이다.
도 24b는 워드라인(340)과 로컬 비트라인(330)의 각 교차점 사이에 직렬의 R/W 메모리 소자(346) 및 다이오드(336)의 등가회로를 개요적으로 도시한 것이다.
도 25a는 FEOL 베이스층 위에 형성되는 복수층 구조로서 BEOL 부분의 형성을 도시한 것이다.
도 25b는 복수의 로컬 비트라인들(330)이 도 25a의 3D 구조에서 형성되어질 트렌치들의 형성을 도시한 것이다.
도 25c는 도 25b의 트렌치들 내에 로컬 비트라인들의 형성을 도시한 것이다.
도 25d는 층상 3D 구조를 측방으로 액세스하기 위한 포탈의 형성을 도시한 것이다.
도 25e는 각 층 내에 구조들을 형성하기 위한 홈형상 공간들의 형성을 도시한 것이다.
도 25f는 R/W 층 및 이에 이어 모든 홈형상 공간들 각각에 대해 워드라인의 형성을 도시한 것이다.
도 25g는 먼저 x-방향을 따른 로컬 비트라인 슬랩의 부분들을 제거함으로써 개개의 로컬 비트라인 컬럼들의 형성을 도시한 것이다.
도 26a는 3D 구조가 서로 다른 층들에서 오프셋을 제공하기 위해 계단화된 것을 도시한 것이다.
도 26b는 라이저 컬럼들에 의해 각각의 워드라인들에 연결하는 표면 금속 라인들의 형성을 도시한 것이다.
도 27은 전역 워드라인들로서 작용하는 도 22에 도시된 전역 비트라인들의 일부를 전용하는 등의 3D 구조의 베이스 부분에 금속 와이어들에 의해 워드라인들이 액세스되는 또 다른 실시예를 도시한 것이다.
도 28은 한 세트의 전역 라인들 및 선택 장치들을 통해 3D 메모리 어레이에서 수직 비트라인들 및 수평 워드라인들의 효율적인 디코딩을 도시한 것이다.
도 29는 도 28에 도시된 3D 어레이를 위한 제 1 아키텍처에 따른 워드라인들 및 R/W 소자들을 위한 BEOL(3D 메모리의 상부 부분)를 도시한 것이다.
도 30a는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 1 실시예를 도시한 것이다.
도 30b는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 2실시예를 도시한 것이다.
도 30c는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 3 실시예를 도시한 것이다.
도 31은 도 28에 도시된 3D 어레이에 대한 제 2 아키텍처에 따른 워드라인들 및 R/W 소자들을 위한 BEOL(3D 메모리의 상부 부분) 레이아웃을 도시한 것이다.
도 32는 y-z 플레인에서 도 31의 BEOL 레이아웃의 단면을 도시한 것이다.
도 33은 BEOL이 도 31의 제 2 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 1 실시예를 도시한 것이다.
도 34는 주변 회로들을 포함한 전체 3D 어레이의 개요적 평면도를 도시한 것이다.
도 35는 수직 로컬 비트라인들 및 수평으로 형성된 능동 R/W 메모리 소자들을 가진 바람직한 3D 메모리 구조를 도시한 것이다.
도 36a는 FEOL 베이스층(도시되지 않음) 위에 형성되는 복수층 구조으로서 BEOL 부분의 형성을 도시한 것이다.
도 36b은 복수의 로컬 비트라인들이 도 35의 3D 구조에서 형성되어질 트렌치들(402)의 형성을 도시한 것이다.
도 36c는 한 행의 비트라인들이 종국에 형성되어질 x-방향을 따라 트렌치들(402)이 절단되는 도 36b에 도시된 구조의 사시도이다.
도 37a는 확장된 비트라인 구조가 먼저 트렌치를 채우고 이어 공간들이, 충전된 트렌치로부터 비워져 서로 이격된 개개의 비트라인들을 생성하는 트렌치 프로세스를 도시한 것이다.
도 37b는 금속 패드(310)를 노출시키기 위해 트렌치/비워진 곳의 바닥 표면이 에치되는 것을 도시한 것이다.
도 37c는 트렌치들 내 벌크 비트라인 구조들의 형성 및 이에 이어 각 비트라인 구조의 양측 상에 포탈들을 개구하는 것을 도시한 것이다.
도 37d는 각 층 내에 워드라인 구조들을 형성하기 위한 홈형상 공간들의 형성을 도시한 것이다.
도 37e는 R/W 층 및 이에 이어 홈형상 공간들 각각을 위한 워드라인의 형성을 도시한 것이다.
도 37f는 도 37e에서 여러 피착들로부터 과잉물들이 에치 백될 수 있음을 도시한 것이다.
도 37g는 먼저 x-방향을 따라 로컬 비트라인 슬랩의 부분들(422)을 제거함으로써 트렌치 프로세스에서 개개의 로컬 비트라인 컬럼들의 형성을 도시한 것이다.
도 37h는 도 37g의 부분들(422, 412) 내 결과적인 보이드들이 산화물(320)로 채워진 것을 도시한 것이다.
도 37i는 트렌치 프로세스에 의해 제조된 시트 전극들을 가진 3D 메모리의 x-방향을 따른 단면도를 도시한 것이다.
도 38a는 도 36c에 도시된 트렌치가 먼저 산화물(320)로 채워지는 다마센 프로세스를 도시한 것이다.
도 38b는 각 수직 비트라인들을 위한 공간들(422)이 산화물로 채워진 트렌치로부터 비워지는 것을 도시한 것이다.
도 38c는 도 37a 내지 도 37c에 도시된 프로세스들의 것과 유사하게, R/W 소자(430) 및 비트라인(440)이 도 38b에 도시된 비워진 공간들(422) 내에 형성되는 것을 도시한 것이다.
도 38d는 CVD에 의해 산화물(320)로 포탈 내 충전을 도시한 것이다. 이에 평탄화되가 이어진다.
도 39는 필라 선택층 위에 메모리층을 포함하는 3D 메모리를 개요적으로 도시한 것이다.
도 40a는 로컬 비트라인을 전역 비트라인에 스위칭하는 주어진 필라 선택 장치의 개요적 회로도이다.
도 40b는 로컬 비트라인 및 전역 비트라인에 관련하여 필라 선택 장치의 구조를 도시한 것이다.
도 41은 전역 비트라인을 따라서 그리고 워드라인들에 수직한 y-방향으로부터 단면도로 3D 메모리 장치의 전체 구성으로 필라 선택 장치를 도시한 것이다.
도 42는 3D 메모리의 한 층을 위한 로컬 비트라인들, 워드라인들, 전역 비트라인들 및 필라 장치 블록 선택 게이트들의 2D 레이아웃의 평면도(z-방향)를 도시한 것이다.
도 43a는 필라 선택층을 제조하는 제 1 단계를 도시한 것이다.
도 43b는 필라 홀들(442)을 형성하기 위해 하드 마스크 및 RIE 프로세스에 의해 필라 선택층 샌드위치 내에 비워진 곳들이 만들어지는 다마센 프로세스를 도시한 것이다.
도 43c는 게이트 산화물층(470) 및 이에 이어 폴리층(480)의 피착을 도시한 것이다.
도 43d는 필라 홀들(442)의 바닥이 n+ 폴리층(510)까지 에치되는 비등방성 에치을 도시한 것이다.
도 43e는 P-폴리로 채워지는 필라 홀들을 도시한 것이다. 필라 홀들(442)은 적합한 채널 물질인 P-폴리로 채워진다.
도 43f는 채워진 P-폴리 내에 소스 영역을 생성하는 것을 도시한 것이다. 이것은 채워진 필라 홀들(442)을 통해 n+의 블랭킷 소스 주입에 의해 달성된다.
도 43g는 트렌치들이 절단된 후에 필라 선택층의 사시도를 도시한 것이다.
도 43h는 트렌치들을 산화물로 채우는 것을 도시한 것이다.
도 43i는 필라 선택 장치의 드레인의 형성을 도시한 것이다.
도 43j는 CMOS 기판 위에 금속 라인들이 형성되고 이어 필라 선택층 및 메모리 층이 형성되는 전체 구성을 도시한 것이다.
도 44는 저항기들의 네트워크를 통해 한 행의 개개의 비트라인들(BL1, BL2,..., BL72)을 구동하는 바이어스 제어 라인을 도시한 것이다.
도 2는 도 1의 메모리 셀 어레이를 이용하며 호스트 시스템에 메모리 시스템의 연결을 나타내는 재프로그램가능 비휘발성 메모리 시스템의 개요적 블록도이다.
도 3은 몇몇 구조가 추가된 도 1의 3차원 어레이의 2개의 플레인들 및 기판의 평면도들을 제공한다.
도 4는 데이터를 프로그램하는 영향들을 보이기 위해 주석이 있는 도 3의 플레인들 중 하나의 부분의 확대도이다.
도 5는 데이터를 판독하는 영향들을 보이기 위해 주석이 있는 도 3의 플레인들 중 하나의 부분의 확대도이다.
도 6은 예 메모리 저장 소자를 도시한 것이다.
도 7은 구현의 제 1의 특정 예에 따라 도 1에 도시된 3차원 어레이의 부분의 투영도이다.
도 8은 구현의 제 2의 특정 예에 따라 도 1에 도시된 3차원 어레이의 부분의 단면이다.
도 9 ~ 도 14는 도 8의 3차원 어레이 예를 형성하는 프로세스를 도시한 것이다.
도 15는 구현의 제 3의 특정 예에 따라 도 1에 도시된 3차원 어레이의 부분의 단면이다.
도 16은 도 1 및 도 3에 도시된 3D 메모리의 복수의 플레인들에 걸친 판독 바이어스 전압들 및 전류 누설을 도시한 것이다.
도 17은 한 세트의 로컬 비트라인들에의 개선된 액세스를 위한 이중-전역-비트라인 아키텍처를 가진 3차원 메모리를 도시한 것이다.
도 18은 도 17의 이중-전역-라인 아키텍처 3D 어레이에서 누설 전류들의 제거를 도시한 것이다.
도 19는 단일측 워드라인 아키텍처를 개요적으로 도시한 것이다.
도 20은 단일측 워드라인 아키텍처를 가진 3D 어레이의 한 플레인 및 기판을 도시한 것이다.
도 21은 도 19 및 도 20의 단일측 워드라인 아키텍처 3-D 어레이에서 누설 전류들의 제거를 도시한 것이다.
도 22는 도 19에 도시된 단일측 워드라인 아키텍처를 가진 3D 어레이의 부분의 투영도이다.
도 23은 수직 로컬 비트라인들 및 수평으로 형성된 능동 메모리 소자들 및 다이오드들을 가진 바람직한 3D 메모리 구조를 도시한 것이다.
도 24a는 교차점에서 한 쌍의 워드라인과 비트라인 간에 형성된 R/W 소자 및 다이오드를 더 상세히 도시한 것이다.
도 24b는 워드라인(340)과 로컬 비트라인(330)의 각 교차점 사이에 직렬의 R/W 메모리 소자(346) 및 다이오드(336)의 등가회로를 개요적으로 도시한 것이다.
도 25a는 FEOL 베이스층 위에 형성되는 복수층 구조로서 BEOL 부분의 형성을 도시한 것이다.
도 25b는 복수의 로컬 비트라인들(330)이 도 25a의 3D 구조에서 형성되어질 트렌치들의 형성을 도시한 것이다.
도 25c는 도 25b의 트렌치들 내에 로컬 비트라인들의 형성을 도시한 것이다.
도 25d는 층상 3D 구조를 측방으로 액세스하기 위한 포탈의 형성을 도시한 것이다.
도 25e는 각 층 내에 구조들을 형성하기 위한 홈형상 공간들의 형성을 도시한 것이다.
도 25f는 R/W 층 및 이에 이어 모든 홈형상 공간들 각각에 대해 워드라인의 형성을 도시한 것이다.
도 25g는 먼저 x-방향을 따른 로컬 비트라인 슬랩의 부분들을 제거함으로써 개개의 로컬 비트라인 컬럼들의 형성을 도시한 것이다.
도 26a는 3D 구조가 서로 다른 층들에서 오프셋을 제공하기 위해 계단화된 것을 도시한 것이다.
도 26b는 라이저 컬럼들에 의해 각각의 워드라인들에 연결하는 표면 금속 라인들의 형성을 도시한 것이다.
도 27은 전역 워드라인들로서 작용하는 도 22에 도시된 전역 비트라인들의 일부를 전용하는 등의 3D 구조의 베이스 부분에 금속 와이어들에 의해 워드라인들이 액세스되는 또 다른 실시예를 도시한 것이다.
도 28은 한 세트의 전역 라인들 및 선택 장치들을 통해 3D 메모리 어레이에서 수직 비트라인들 및 수평 워드라인들의 효율적인 디코딩을 도시한 것이다.
도 29는 도 28에 도시된 3D 어레이를 위한 제 1 아키텍처에 따른 워드라인들 및 R/W 소자들을 위한 BEOL(3D 메모리의 상부 부분)를 도시한 것이다.
도 30a는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 1 실시예를 도시한 것이다.
도 30b는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 2실시예를 도시한 것이다.
도 30c는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 3 실시예를 도시한 것이다.
도 31은 도 28에 도시된 3D 어레이에 대한 제 2 아키텍처에 따른 워드라인들 및 R/W 소자들을 위한 BEOL(3D 메모리의 상부 부분) 레이아웃을 도시한 것이다.
도 32는 y-z 플레인에서 도 31의 BEOL 레이아웃의 단면을 도시한 것이다.
도 33은 BEOL이 도 31의 제 2 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 1 실시예를 도시한 것이다.
도 34는 주변 회로들을 포함한 전체 3D 어레이의 개요적 평면도를 도시한 것이다.
도 35는 수직 로컬 비트라인들 및 수평으로 형성된 능동 R/W 메모리 소자들을 가진 바람직한 3D 메모리 구조를 도시한 것이다.
도 36a는 FEOL 베이스층(도시되지 않음) 위에 형성되는 복수층 구조으로서 BEOL 부분의 형성을 도시한 것이다.
도 36b은 복수의 로컬 비트라인들이 도 35의 3D 구조에서 형성되어질 트렌치들(402)의 형성을 도시한 것이다.
도 36c는 한 행의 비트라인들이 종국에 형성되어질 x-방향을 따라 트렌치들(402)이 절단되는 도 36b에 도시된 구조의 사시도이다.
도 37a는 확장된 비트라인 구조가 먼저 트렌치를 채우고 이어 공간들이, 충전된 트렌치로부터 비워져 서로 이격된 개개의 비트라인들을 생성하는 트렌치 프로세스를 도시한 것이다.
도 37b는 금속 패드(310)를 노출시키기 위해 트렌치/비워진 곳의 바닥 표면이 에치되는 것을 도시한 것이다.
도 37c는 트렌치들 내 벌크 비트라인 구조들의 형성 및 이에 이어 각 비트라인 구조의 양측 상에 포탈들을 개구하는 것을 도시한 것이다.
도 37d는 각 층 내에 워드라인 구조들을 형성하기 위한 홈형상 공간들의 형성을 도시한 것이다.
도 37e는 R/W 층 및 이에 이어 홈형상 공간들 각각을 위한 워드라인의 형성을 도시한 것이다.
도 37f는 도 37e에서 여러 피착들로부터 과잉물들이 에치 백될 수 있음을 도시한 것이다.
도 37g는 먼저 x-방향을 따라 로컬 비트라인 슬랩의 부분들(422)을 제거함으로써 트렌치 프로세스에서 개개의 로컬 비트라인 컬럼들의 형성을 도시한 것이다.
도 37h는 도 37g의 부분들(422, 412) 내 결과적인 보이드들이 산화물(320)로 채워진 것을 도시한 것이다.
도 37i는 트렌치 프로세스에 의해 제조된 시트 전극들을 가진 3D 메모리의 x-방향을 따른 단면도를 도시한 것이다.
도 38a는 도 36c에 도시된 트렌치가 먼저 산화물(320)로 채워지는 다마센 프로세스를 도시한 것이다.
도 38b는 각 수직 비트라인들을 위한 공간들(422)이 산화물로 채워진 트렌치로부터 비워지는 것을 도시한 것이다.
도 38c는 도 37a 내지 도 37c에 도시된 프로세스들의 것과 유사하게, R/W 소자(430) 및 비트라인(440)이 도 38b에 도시된 비워진 공간들(422) 내에 형성되는 것을 도시한 것이다.
도 38d는 CVD에 의해 산화물(320)로 포탈 내 충전을 도시한 것이다. 이에 평탄화되가 이어진다.
도 39는 필라 선택층 위에 메모리층을 포함하는 3D 메모리를 개요적으로 도시한 것이다.
도 40a는 로컬 비트라인을 전역 비트라인에 스위칭하는 주어진 필라 선택 장치의 개요적 회로도이다.
도 40b는 로컬 비트라인 및 전역 비트라인에 관련하여 필라 선택 장치의 구조를 도시한 것이다.
도 41은 전역 비트라인을 따라서 그리고 워드라인들에 수직한 y-방향으로부터 단면도로 3D 메모리 장치의 전체 구성으로 필라 선택 장치를 도시한 것이다.
도 42는 3D 메모리의 한 층을 위한 로컬 비트라인들, 워드라인들, 전역 비트라인들 및 필라 장치 블록 선택 게이트들의 2D 레이아웃의 평면도(z-방향)를 도시한 것이다.
도 43a는 필라 선택층을 제조하는 제 1 단계를 도시한 것이다.
도 43b는 필라 홀들(442)을 형성하기 위해 하드 마스크 및 RIE 프로세스에 의해 필라 선택층 샌드위치 내에 비워진 곳들이 만들어지는 다마센 프로세스를 도시한 것이다.
도 43c는 게이트 산화물층(470) 및 이에 이어 폴리층(480)의 피착을 도시한 것이다.
도 43d는 필라 홀들(442)의 바닥이 n+ 폴리층(510)까지 에치되는 비등방성 에치을 도시한 것이다.
도 43e는 P-폴리로 채워지는 필라 홀들을 도시한 것이다. 필라 홀들(442)은 적합한 채널 물질인 P-폴리로 채워진다.
도 43f는 채워진 P-폴리 내에 소스 영역을 생성하는 것을 도시한 것이다. 이것은 채워진 필라 홀들(442)을 통해 n+의 블랭킷 소스 주입에 의해 달성된다.
도 43g는 트렌치들이 절단된 후에 필라 선택층의 사시도를 도시한 것이다.
도 43h는 트렌치들을 산화물로 채우는 것을 도시한 것이다.
도 43i는 필라 선택 장치의 드레인의 형성을 도시한 것이다.
도 43j는 CMOS 기판 위에 금속 라인들이 형성되고 이어 필라 선택층 및 메모리 층이 형성되는 전체 구성을 도시한 것이다.
도 44는 저항기들의 네트워크를 통해 한 행의 개개의 비트라인들(BL1, BL2,..., BL72)을 구동하는 바이어스 제어 라인을 도시한 것이다.
도 1 내지 도 34 및 도 39 내지 도 44는 발명의 일반적 체제로서 3D 비휘발성 메모리 집적회로의 여러 바람직한 실시예들을 기술한다.
도 35 내지 도 38은 판독/기입 소자들의 3D 어레이 및 저 전류 구조들을 사용한 프로세스들의 특정한 예시적인 실시예들을 기술한다.
먼저 도 1을 참조하면, 3차원 메모리(10)의 아키텍처가 이러한 메모리의 부분의 등가회로의 형태로 개요적으로 그리고 일반적으로 도시되어 있다. 이것은 위에 요약된 3차원 어레이의 특정한 예이다. 기준을 위해 표준 3차원 직교좌표계(11)이 사용되며, 벡터들 x, y 및 z 각각의 방향들은 다른 2개와 직교한다.
내부 메모리 소자들을 외부 데이터 회로들에 선택적으로 연결하기 위한 회로는 바람직하게 반도체 기판(13) 내에 형성된다. 이 특정의 예에서, 선택 또는 스위칭 장치들(Qxy)의 2차원 어레이가 이용되며, x는 x-방향으로 장치의 상대적 위치를 주며, y는 y-방향으로 이의 상대적 위치를 준다. 개개의 장치들(Qxy)은 예들로서 선택 게이트 또는 선택 트랜지스터일 수 있다. 전역 비트라인들(GBLX)은 y-방향으로 연장되고 첨자에 의해 표시된 x-방향으로 상대적 위치들을 갖는다. 전역 비트라인들(GBLX)은 판독 및 또한 전형적으로 프로그램하는 동안에 특정의 전역 비트라인에 연결된 단지 한 선택 장치만이 한번에 턴 온 될지라도, x-방향으로 동일 위치를 갖는 선택 장치들 Q의 소스 또는 드레인에 개별적으로 연결될 수 있다. 개개의 선택 장치들 Q의 소스 또는 드레인 중 다른 것은 로컬 비트라인들(LBLxy) 중 하나에 연결된다. 로컬 비트라인들은 z-방향으로 수직으로 연장되고, x(행) 및 y(컬럼) 방향들로 규칙적인 2차원 어레이를 형성한다.
한 세트(이 예에서, 한 행으로서 지정된)의 로컬 비트라인들을 대응하는 전역 비트라인들에 연결하기 위해서, 제어 게이트 라인들(SGy)은, x-방향으로 연장되며 y-방향으로 공통의 위치를 갖는 선택 장치들(Qxy)의 단일 행의 제어 단자들(게이트들)에 연결한다. 그러므로 선택 장치들(Qxy)은 제어 게이트 라인들(SGy) 중 어느 것이 이것이 연결되는 선택 장치들을 턴 온 하는 전압을 수신하는가에 따라, 한번에 x-방향(y-방향으로 동일 위치를 갖는)에 걸쳐 로컬 비트라인들(LBLxy)의 한 행을 전역 비트라인들(GBLX)의 대응하는 것들에 연결한다. 나머지 제어 게이트 라인들은 이들의 연결된 선택 장치들을 오프로 유지하는 전압들을 수신한다. 단지 한 선택 장치(Qxy)만이 로컬 비트라인들(LBLxy) 각각에 사용되기 때문에, x 및 y-방향들 둘 다로 반도체 기판에 걸쳐 어레이의 피치를 매우 작게 할 수 있고 이에 따라 메모리 저장 소자들의 밀도를 크게 할 수 있는 것에 유의한다.
메모리 저장 소자들(Mzxy)은 기판(13) 위에 z-방향으로 서로 다른 거리들에 위치된 복수의 플레인들에 형성된다. 두 플레인들 1 및 2이 도 1에 도시되었으나 전형적으로 4, 6 혹은 그 이상과 같이 더 많을 것이다. 거리 z에 각 플레인에, 워드라인들(WLzy)은 x-방향으로 연장되고 로컬 비트라인들(LBLxy) 사이에 y-방향으로 이격된다. 각 플레인의 워드라인들(WLzy)은 워드라인들의 양측 상에 로컬 비트라인들(LBLxy)의 이웃한 2개를 개별적으로 교차한다. 개개의 메모리 저장 소자들(Mzxy)은 이들 개개의 교차점들에 이웃하여 한 로컬 비트라인(LBLxy)과 한 워드라인(WLzy) 사이에 연결된다. 그러므로 개개의 메모리 소자(Mzxy)는 로컬 비트라인(LBLxy) 및 워드라인(WLzy) -이들 사이에 메모리 소자가 연결된다- 상에 적합한 전압들을 가함으로써 어드레스될 수 있다. 전압들은 메모리 소자의 상태가 현존의 상태에서 요망되는 새로운 상태로 변하게 하는데 필요한 전기 자극을 제공하게 선택된다. 이들 전압들의 레벨들, 기간 및 그외 특징들은 메모리 소자들 용으로 사용되는 물질에 따른다.
3차원 메모리 셀 구조의 각 "플레인"은 도전성 워드라인들(WLzy)이 위치되는 하나와, 플레인들을 서로로부터 전기적으로 격리시키는 유전체 물질의 또 다른 하나인, 전형적으로 적어도 2개의 층들로 형성된다. 예를 들면 메모리 소자들(Mzxy)의 구조에 따라, 각 플레인 내에 추가의 층들이 있을 수도 있다. 플레인들은 반도체 기판 상에 서로의 위에 적층되며, 로컬 비트라인들(LBLxy)은 각 플레인 -이를 관통하여 로컬 비트라인들 확장한다 - 의 저장 소자들(Mzxy)에 연결된다.
도 2는 도 1의 3차원 메모리(10)를 사용할 수 있는 예시적 메모리 시스템의 블록도이다. 어드레스된 저장 소자들(Mzxy)에 저장된 데이터를 나타내는 도 1의 전역 비트라인들(GBLX)을 통해 병렬로 아날로그 전기량들을 제공하고(프로그램하는 동안에) 수신(판독하는 동안에)하기 위해 데이터 입력-출력 회로들(21)이 연결된다. 회로들(21)은 전형적으로 판독 동안에 이들 전기량들을 디지털 데이터 값들로 변환하기 위한 감지 증폭기들을 내포하는데, 디지털 값들은 라인들(23)을 통해 메모리 시스템 제어기(25)에 전달된다. 반대로, 어레이(10)에 프로그램될 데이터는 제어기(25)에 의해 입력-출력 회로들(21)에 보내지며, 이어 이 데이터를 전역 비트라인들(GBLX) 상에 적합한 전압들을 가함으로써 어드레스된 메모리 소자에 프로그램한다. 2진 동작에 있어서, 한 전압 레벨은 2진 "1"을 나타내기 위해 전역 비트라인 상에 가해지고, 또 다른 전압 레벨은 2진 "0"을 나타내기 위해 가해진다. 메모리 소자들은 각각의 워드라인 선택회로들(27) 및 로컬 비트라인 회로들(29)에 의해 워드라인들(WLzy) 및 선택 게이트 제어 라인들(SGy) 상에 가해진 전압들에 의해 판독 또는 프로그램하기 위해 어드레스된다. 도 1의 특정의 3차원 어레이에서, 선택 장치들(Qxy)을 통해 전역 비트라인들(GBLX)에 한 순간에 연결되는 선택된 워드라인과 로컬 비트라인들(LBLxy) 중 어느 하나 사이에 놓이는 메모리 소자들은 선택회로들(27, 29)을 통해 인가되는 적합한 전압들에 의해 프로그램 또는 판독을 위해 어드레스될 수 있다.
메모리 시스템 제어기(25)는 전형적으로 호스트 시스템(31)으로부터 데이터를 수신하고 이에 데이터를 보낸다. 제어기(25)는 이러한 데이터 및 동작 정보를 일시적으로 저장하기 위한 상당량의 랜덤-액세스-메모리(RAM)(34)을 일반적으로 내포한다. 명령들, 상황(status) 신호들, 및 판독 또는 프로그램되는 데이터의 어드레스들은 제어기(25)와 호스트(31) 간에도 교환된다. 메모리 시스템은 매우 다양한 호스트 시스템들과 함께 동작한다. 이들은 개인용 컴퓨터들(PCs), 랩탑 및 그외 휴대 컴퓨터들, 셀룰라 전화들, PDA들(personal digital assistants), 디지털 스틸 카메라들, 디지털 무비 카메라들 및 휴대 오디오 플레이어들을 포함한다. 호스트는 전형적으로 메모리 시스템의 짝이 되는 메모리 시스템 플러그(35)를 받아들이는 하나 이상의 유형들의 메모리 카드들 또는 플래시 드라이브들을 위한 내장형 리셉터클(33)을 포함하는데, 일부 호스트들은 메모리 카드가 플러그되는 어댑터들의 사용을 요구하며, 그외 다른 것들은 이들 간에 케이블들의 사용을 요구한다. 대안적으로, 메모리 시스템은 일체 부분으로서 호스트 시스템에 내장될 수도 있다.
메모리 시스템 제어기(25)는 호스트로부터 수신된 명령들을 디코더/드라이버 회로들(37)에 전달한다. 유사하게, 메모리 시스템에 의해 발생된 상황(status) 신호들은 회로들(37)로부터 제어기(25)에 통신된다. 회로들(37)은 제어기가 거의 모든 메모리 동작들을 제어하는 경우에 단순 로직 회로들일 수 있고, 혹은 주어진 명령들을 수행하는데 필요한 반복적인 메모리 동작들의 적어도 일부를 제어하기 위해 상태머신을 포함할 수 있다. 디코딩 명령들로부터 비롯된 제어신호들은 회로들(37)에서 워드라인 선택회로들(27), 로컬 비트라인 선택회로들(29) 및 데이터 입력-출력 회로들(21)에 인가된다. 또한, 회로들(27, 29)에는 호스트로부터 명령을 수행하기 위해 어레이(10) 내에 액세스될 메모리 소자들의 물리 어드레스들을 수송하는 제어기로부터 어드레스 라인들(39)이 연결된다. 물리 어드레스들은 호스트 시스템(31)으로부터 수신된 논리 어드레스들에 대응하며, 제어기(25) 및/또는 디코더/드라이버(37)에 의해 변환이 행해진다. 결과로서, 회로들(29)은 선택된 로컬 비트라인들(LBLxy)을 전역 비트라인들(GBLX)에 연결하기 위해 선택 장치들(Qxy)의 제어 소자들에 적합한 전압들을 가함으로써 어레이(10) 내에 지정된 저장 소자들을 부분적으로 어드레스한다. 어드레스하는 것은 회로들(27)이 적합한 전압들을 어레이의 워드라인들(WLzy)에 인가함으로써 완료된다.
도 2의 메모리 시스템이 도 1의 3차원 메모리 소자 어레이(10)를 이용할지라도, 시스템은 이 어레이 아키텍처만의 사용으로 제한되지 않는다. 대안적으로 주어진 메모리 시스템은 이 유형의 메모리를, NAND 메모리 셀 어레이 아키텍처를 가진 플래시와 같은 플래시 메모리, 자기 디스크 드라이브 또는 그외 어떤 다른 유형의 메모리를 포함하는 그외 또 다른 유형과 조합할 수도 있다. 다른 유형의 메모리는 자기 자신의 제어기를 갖고 있을 수도 있고, 혹은 어떤 경우들에 있어서는 특히 동작 레벨에서 두 유형들의 메모리 간에 어떤 호환성이 있다면, 제어기(25)를 3차원 메모리 셀 어레이(10)과 공유할 수도 있다.
도 1의 어레이 내 메모리 소자들(Mzxy) 각각이 이의 상태를 인입 데이터에 따라 변경하기 위해서 또는 이의 현존의 저장 상태를 판독하기 위해서, 개별적으로 어드레스될 수 있을지라도, 어레이를 병렬로 복수의 메모리 소자들의 유닛들로 프로그램 및 판독하는 것이 확실히 바람직하다. 도 1의 3차원 어레이에서, 한 플레인 상에 한 행의 메모리 소자들은 병렬로 프로그램되고 판독될 수도 있다. 병렬로 동작되는 메모리 소자들의 수는 선택된 워드라인에 연결된 메모리 소자들의 수에 따른다. 일부 어레이들에서, 워드라인들은 이들의 길이를 따라 연결된 메모리 소자들의 총 수의 부분만이 병렬 동작을 위해 어드레스될 수 있도록 세그먼트(도 1에 도시되지 않음)될 수 있는데, 즉 세그먼트들 중 선택된 것에 메모리 소자들이 연결된다.
데이터가 폐용(obsolete)이 되어 있는 이전에 프로그램된 메모리 소자들은 이들이 이전에 프로그램되었던 상태들로부터 어드레스되고 재-프로그램될 수도 있다. 그러므로, 병렬로 재-프로그램되는 메모리 소자들의 상태들은 가장 자주 이들 간에 서로 다른 출발 상태들을 가질 것이다. 이것은 많은 메모리 소자 물질들에 대해 수락가능하지만, 일 그룹의 메모리 소자들이 재-프로그램되기 전에 이들을 공통의 상태로 리셋하는 것이 일반적으로 바람직하다. 이 목적을 위해서 메모리 소자들은 블록들로 그룹화될 수 있는데, 각 블록의 메모리 소자들은 이들을 후속하여 프로그램하는 것에 대비하여, 바람직하게는 프로그램된 상태들 중 하나인 공통의 상태로 동시에 리셋된다. 사용되는 메모리 소자 물질이 제 2 상태에서 다시 제 1 상태로 변경되는데 걸리는 시간보다 현저히 미만의 시간 내에 제 1 상태에서 제 2 상태로 변경하는 것에 의해 특징지워진다면, 리셋 동작은 바람직하게는 더 긴 시간이 걸리는 천이가 행해지게 선택된다. 이어서, 프로그램하는 것은 리셋하는 것보다 더 빠르게 행해진다. 단지 폐용 데이터만을 내포하는 블록들의 메모리 소자들을 리셋하는 것은 전형적으로 백그라운드에서 경우들의 높은 백분률로 달성되고 따라서 메모리 시스템의 프로그램하는 수행에 악영향을 미치지 않기 때문에 더 긴 리셋 시간은 일반적으로 문제가 안 된다.
메모리 소자들의 블록 리셋의 사용으로, 가변 저항성 메모리 소자들의 3차원 어레이는 전류 플래시 메모리 셀 어레이들과 유사한 방식으로 동작될 수 있다. 한 블록의 메모리 소자들을 공통의 상태로 리셋하는 것은 한 블록의 플래시 메모리 셀들을 소거된 상태로 소거하는 것에 대응한다. 여기에서 메모리 소자들의 개개의 블록들은 복수의 페이지들의 저장 소자들로 더욱 분할될 수 있고, 한 페이지의 메모리 소자들은 함께 프로그램되고 판독된다. 이것은 플래시 메모리들에서 페이지들의 사용과 같다. 개개의 페이지의 메모리 소자들은 함께 프로그램되고 판독된다. 물론, 프로그램할 때, 리셋 상태에 의해 표현되는 데이터를 저장하기 위한 것인 이들 메모리 소자들은 리셋 상태로부터 변경되지 않는다. 한 페이지의 메모리 소자들에 저장되는 데이터를 표현하기 위해 또 다른 상태로 변경될 필요가 있는 이들 메모리 소자들의 소자들은 이들의 상태들을 프로그램하는 동작에 의해 변경된다.
이러한 블록들 및 페이지들의 사용의 예가 도 1의 어레이의 플레인들 1 및 2의 개략적 평면도들을 제공하는 도 3에 도시되었다. 플레인들 각각을 가로질러 확장하는 서로 다른 워드라인들(WLzy), 및 플레인들을 관통하여 확장하는 로컬 비트라인들(LBLxy)이 2차원으로 도시되었다. 개개의 블록들은 플레인들 중 단일의 플레인 내에서, 한 워드라인의 양 측들에, 혹은 워드라인들이 세그먼트된다면 한 워드라인의 한 세그먼트에 연결되는 메모리 소자들로 구성된다. 그러므로, 어레이의 각 플레인 내에 매우 많은 수의 이러한 블록들이 있다. 도 3에 도시된 블록에서, 한 워드라인(WL12)의 양 측들에 연결된 메모리 소자들(M114, M124, M134, M115, M125, M135) 각각은 블록을 형성한다. 물론, 워드라인의 길이를 따라 연결되는 더욱 많은 메모리 소자들이 있을 것이지만 간략성을 위해서 이들 중 몇 개만이 도시되었다. 각 블록의 메모리 소자들은 단일의 워드라인이 로컬 비트라인들의 서로 다른 것들 사이에 연결되는데, 즉, 도 3에 도시된 블록에 있어서는 워드라인(WL12)과 각각의 로컬 비트라인들(LBL12, LBL22, LBL32, LBL13, LBL23, LBL33) 사이에 연결된다.
또한, 페이지가 도 3에 도시되었다. 기술되는 특정의 실시예에서, 블록당 두 페이지들이 있다. 한 페이지는 블록의 워드라인의 일 측을 따라 있는 메모리 소자들에 의해 형성되고 다른 페이지는 워드라인의 대향하는 측을 따라 있는 메모리 소자들에 의해 형성된다. 도 3에 표시된 일예의 페이지는 메모리 소자들(M114, M124, M134)에 의해 형성된다. 물론, 페이지는 전형적으로 한번에 대량의 데이터를 프로그램 및 판독할 수 있기 위해서 매우 많은 수의 메모리 소자들을 가질 것이다. 도 3의 페이지의 저장 소자들 중 몇 개만이 간략성을 위해 설명에 포함된다.
도 2의 메모리 시스템에서 어레이(10)로서 동작될 때, 도 1 및 도 3의 메모리 어레이의 리셋, 프로그램 및 판독 동작들의 예가 이제 기술될 것이다. 이들 예들에 있어서, 메모리 소자들(Mzxy) 각각은 메모리 소자에 걸쳐 상이한 극성의 전압들(또는 전류들), 혹은 극성은 동일하지만 크기들 및/또는 기간이 서로 다른 전압들을 가함으로써 서로 다른 저항 레벨들의 두 안정된 상태들 간에 전환될 수 있는 비휘발성 메모리 물질을 포함하는 것으로 취해진다. 예를 들면, 한 부류의 물질은 소자를 통해 전류를 한 방향으로 보냄으로써 고 저항 상태에 놓여지고, 소자를 통해 전류를 다른 방향으로 보냄으로써 저 저항 상태에 놓여진다. 또는, 동일 전압 극성을 사용하여 전환하는 경우에, 한 소자는 고 저항 상태로 스위칭하기 위해 더 높은 전압 및 더 짧은 시간을 필요로 하고 더 낮은 저항 상태로 전환하기 위해 더 낮은 전압 및 더 긴 시간을 필요로 할 수도 있다. 이들은 메모리 소자 상태에 따라, "0" 또는 "1"인 데이터의 한 비트의 저장을 나타내는 개개의 메모리 소자들의 두 메모리 상태들이다.
한 블록의 메모리 소자들을 리셋(소거)하기 위해서, 이 블록 내 메모리 소자들은 이들의 고 저항 상태에 놓여진다. 이 상태는 전류 플래시 메모리 어레이들에서 사용되는 관례에 따라, 논리 데이터 상태 "1"로서 지정될 것이지만, 대안적으로 "0"으로서 지정될 수도 있을 것이다. 도 3에 예에 의해 보인 바와 같이, 블록은 전기적으로 한 워드라인 WL 또는 이의 세그먼트에 연결되는 모든 메모리 소자들을 포함한다. 블록은 함께 리셋되는 어레이 내 최소 유닛의 메모리 소자들이다. 이것은 수 천개의 메모리 소자들을 포함할 수 있다. 워드라인의 일 측 상에 한 행의 메모리 소자들이 예를 들면, 이들 중 1000개를 포함한다면, 블록은 워드라인의 양측 상에 2개의 행들로부터 2000 메모리 소자들을 가질 것이다.
예로서 도 3에 도시된 블록을 사용하여, 블록의 모든 메모리 소자들을 리셋하기 위해 다음 단계들이 취해질 수 있다:
1. 도 2의 회로들(21)에 의해서, 모든 전역 비트라인들(도 및 도 3의 어레이에서 GBL1, GBL2, GBL3)을 제로 볼트에 셋한다.
2. 블록의 한 워드라인의 양측 상에 적어도 2개의 선택 게이트 라인들을 H' 볼트에 셋하며, 따라서, y-방향으로 워드라인의 각 측 상에 로컬 비트라인들은 이들의 선택 장치들을 통해 이들의 각각의 전역 비트라인들에 연결되고 따라서 제로 볼트에 있게 된다. 전형적으로 2 볼트인, 1 ~ 3 볼트 범위 내 어떤 것처럼, 전압 H'를 선택 장치들(Qxy)를 턴 온 하기에 충분히 높게 한다. 도 3에 도시된 블록은 워드라인(WL12)을 포함하며, 따라서, 이 워드라인의 양측 상에 선택 게이트 라인들(SG2, SG3)(도 1)은 선택 장치들(Q12, Q22, Q32, Q13, Q23, Q33)를 턴 온 하기 위해 도 2의 회로들(29)에 의해 H' 볼트에 셋된다. 이것은 x 방향으로 확장하는 2개의 이웃한 행들에 로컬 비트라인들(LBL12, LBL22, LBL32, LBL13, LBL23, LBL33) 각각이 전역 비트라인들(GBL1, GBL2, GBL3)의 각각의 것들에 연결되게 한다. y-방향으로 서로에 인접한 로컬 비트라인들 중 2개는 단일의 전역 비트라인에 연결된다. 이들 로컬 비트라인들은 전역 비트라인들의 제로 볼트에 셋된다. 나머지 로컬 비트라인들은 바람직하게 연결되지 않은 채로 있고 이들의 전압들은 플로팅된다.
3. 리셋되는 블록의 워드라인을 H 볼트에 셋한다. 이 리셋 전압 값은 메모리 소자에서 스위칭 물질에 따르며, 볼트의 분수 내지 몇 볼트일 수 있다. 선택된 플레인 1의 다른 워드라인들 및 다른 비선택된 플레인들 상에 모든 워드라인들을 포함하여, 어레이의 모든 다른 워드라인들은 제로 볼트에 셋된다. 도 1 및 도 3의 어레이에서, 모두가 도 2의 회로들(27)에 의한 것으로, 워드라인(WL12)은 H 볼트에 놓여지고, 어레이 내 모든 다른 워드라인들은 제로 볼트에 놓여진다.
결과는 블록의 메모리 소자들 각각에 걸쳐 H 볼트가 가해진다는 것이다. 도 3의 블록의 예에서, 이것은 메모리 소자들(M114, M124, M134, M115, M125, M135)를 포함한다. 예로서 사용되는 메모리 물질의 유형에 있어서, 이들 메모리 소자들을 통하는 결과적인 전류들은 이미 고 저항 상태에 있지 않은 것들 중 어느 것을 이 리셋 상태에 놓여진다.
단지 한 워드라인만이 비-제로 전압을 갖기 때문에 어떠한 스트레이 전류들도 흐르지 않을 것임에 유의한다. 블록의 한 워드라인 상에 전압은 전류가 블록의 메모리 소자들을 통해서만 그라운드되게 할 수 있다. 또한, 비선택되고 전기적으로 플로팅된 로컬 비트라인들의 어느 것이든 H 볼트까지 구동할 수 있는 것은 아무 것도 없고, 따라서 블록 밖에 어레이의 어떤 다른 메모리 소자들에 걸쳐 어떠한 전압차도 존재하지 않을 것이다. 그러므로, 다른 블록들 내 비선택된 메모리 소자들을 우발적으로 교란 또는 리셋되게 할 수 있는 어떠한 전압들도 이들 메모리 소자들에 걸쳐 인가되지 않는다.
또한, 워드라인들 및 이웃한 선택 게이트들의 임의의 조합을 H 또는 H' 각각에 셋함으로써 복수의 블록들이 동시에 리셋될 수도 있는 것에 유의한다. 이 경우에, 이와 같이 행함에 있어 유일한 페널티는 증가된 개수의 메모리 소자들을 동시에 리셋하는데 요구되는 전류량의 증가이다. 이것은 요구되는 파워 서플라이의 크기에 영향을 미친다.
한 페이지의 메모리 소자들은 메모리 시스템 동작의 병행도를 증가시키기 위해서, 바람직하게 동시에 프로그램된다. 도 3에 나타낸 페이지의 확장된 버전은 프로그램 동작을 예시하기 위해 주석을 부가하여 도 4에 제공된다. 페이지의 개개의 메모리 소자들은 이의 블록의 모든 메모리 소자들이 이전에 리셋되어져 있기 때문에 초기에는 이들의 리셋 상태에 있다. 여기에서 리셋 상태는 논리 데이터 "1"을 나타내기 위해 취해진다. 이들 메모리 소자들 중 어느 것이 페이지에 프로그램되는 인입 데이터에 따라 논리 데이터 "0"을 저장하기 위해서, 이들 메모리 소자들은 이들의 저 저항 상태인 이들의 셋 상태로 스위칭되고, 반면 페이지의 나머지 메모리 소자들은 리셋 상태에 그대로 있는다.
페이지를 프로그램하기 위해서, 단지 한 행의 선택 장치들만이 턴 온 되어, 단지 한 행의 로컬 비트라인들만을 전역 비트라인들에 연결하게 된다. 대안적으로 이 연결은 블록의 두 페이지들의 메모리 소자들이 2번의 순차적인 프로그램 사이클들에서 프로그램될 수 있게 하여, 리셋 유닛 및 프로그램 유닛에서 메모리 소자들의 수가 서로 같아지게 한다.
도 3 및 도 4를 참조하여, 메모리 소자들(M114, M124, M134)의 표시된 한 페이지 내에서 프로그램 동작의 예가 다음과 같이 기술된다:
1. 전역 비트라인들 상에 가해진 전압들은 프로그램하기 위해 메모리 시스템에 의해 수신된 데이터의 패턴에 따른다. 도 4의 예에서, GBL1은 논리 데이터 비트 "1"을 수송하며, GBL2는 논리 비트 "0"을 수송하며, GBL3은 논리 비트 "1"을 수송한다. 비트라인들은 도시된 바와 같이, 대응하는 전압들(M, H, M)에 각각 셋되며, M 레벨 전압은 높지만 메모리 소자를 프로그램 하기엔 충분하지 않으며, H 레벨은 메모리 소자를 강제로 프로그램된 상태가 되게 하기에 충분히 높다. M 레벨 전압은 제로 볼트 내지 H 사이로 H 레벨 전압의 대략 절반일 수 있다. 예를 들면, M 레벨은 0.7 볼트일 수 있고, H 레벨은 1.5 볼트일 수 있다. 프로그램하기 위해 사용되는 H 레벨은 리셋 또는 판독하기 위해 사용되는 H 레벨과 동일할 필요는 없다. 이 경우에, 수신된 데이터에 따라, 메모리 소자(M124)는 프로그램되고 있는 중에, 메모리 소자들(M114, M134)은 이들의 리셋 상태에 그대로 남아 있다. 그러므로, 프로그램하는 전압들은 다음 단계들에 의해 이 페이지의 메모리 소자(M124)에만 인가된다.
2. 프로그램되는 페이지의 워드라인을, 이 경우엔 선택된 워드라인(WL12)을 0 볼트에 셋한다. 이것은 페이지의 메모리 소자들이 연결되는 유일한 워드라인이다. 모든 플레인들 상에 다른 워드라인들 각각은 M 레벨에 셋된다. 이들 워드라인 전압들은 도 2의 회로들(27)에 의해 인가된다.
3. 프로그램하기 위한 페이지를 선택하기 위해서, 선택된 워드라인의 양측 밑 및 위에 선택 게이트 라인들 중 하나를 H 전압 레벨에 셋한다. 도 3 및 도 4에 표시된 페이지에 대해서, 선택 장치들(Q12, Q22, Q32)(도 1)을 턴 온 하기 위해 선택 게이트 라인(SG2)에 H 전압이 가해진다. 이 예에서 모든 다른 선택 게이트 라인들, 즉 라인들(SG1, SG3)은 이들의 선택 장치들을 오프로 유지하기 위해 0 볼트에 셋된다. 선택 게이트 라인 전압들은 도 2의 회로들(29)에 의해 인가된다. 이것은 한 행의 로컬 비트라인들을 전역 비트라인들에 연결하며 모든 다른 로컬 비트라인들은 플로팅되게 한다. 이 예에서, 한 행의 로컬 비트라인들(LBL12, LBL22, LBL32)은 턴 온 되는 선택 장치들을 통해 각각의 전역 비트라인들(GBL1, GBL2, GBL3)에 연결되고, 어레이의 모든 다른 로컬 비트라인들(LBLs)은 플로팅되게 놔둔다.
위에 언급된 예의 메모리 소자 물질에 대해서, 이 동작의 결과는 프로그램 전류(IPROG)가 메모리 소자(M124)를 통해 보내지고 그럼으로써 이 메모리 소자가 리셋에서 셋된(프로그램된) 상태로 변하게 한다는 것이다. 이것은 선택된 워드라인(WL12)과 프로그램 전압 레벨 H이 인가된 로컬 비트라인(LBL) 간에 연결된 다른 메모리 소자들(도시되지 않음)에도 일어날 것이다.
위에 열거된 프로그램 전압들을 인가하는 상대적 타이밍의 예는 초기에 모든 전역 비트라인들(GBLs), 선택된 선택 게이트 라인(SG), 선택된 워드라인, 및 한 페이지 상에 선택된 워드라인의 양측 상에 2개의 이웃한 워드라인들을 모두 전압 레벨 M에 셋하는 것이다. 이 후에, 선택된 워드라인의 전압을 프로그램 사이클의 기간 동안 0볼트까지 동시에 떨어지게 하면서, GBL들의 선택된 것들은 프로그램되는 데이터에 따라 전압 레벨 H까지 상승된다. 선택된 워드라인(WL12) 이외의 플레인 1 내 워드라인들 및 비선택된 다른 플레인들 내 모든 워드라인들은 도 2의 회로들(27)의 부분인 워드라인 드라이버들에 의해 전달되어야 하는 파워를 감소시키기 위해서 M에, 혹은 어떤 더 낮은 전압에 약하게 구동되거나, 플로팅되는 것이 허용된다.
선택된 행(이 예에서, LBL12, LBL22, LBL32 외에 모두) 이외의 모든 로컬 비트라인들을 플로팅함으로써, 전압들은 선택된 플레인 1의 바깥 워드라인들에 그리고 플로팅 로컬 비트라인들과 이웃한 워드라인들 간에 연결된 저 저항 상태(프로그램된)에 있는 메모리 소자들을 통해 플로팅이 허용되는 다른 플레인들의 워드라인들에 느슨하게 결합될 수 있다. 선택된 플레인의 이들 바깥 워드라인들 및 비선택된 플레인들 내 워드라인들은, 플로팅되는 것이 허용될지라도, 결국엔 프로그램된 메모리 소자들의 조합을 통해 전압 레벨 M까지 위로 구동될 수 있다.
전형적으로, 선택된 워드라인 및 전역 비트라인들을 통해 공급되어야 하는 전류들을 증가시킬 수 있는 프로그램 동작 동안에 존재하는 기생 전류들이 있다. 프로그램 동안에, 하나는 상이한 블록 내 이웃한 페이지로, 그리고 또 다른 하나는 동일 블록 내 이웃한 페이지로의 기생 전류들의 2개의 근원이 있다. 제 1의 예는 프로그램 동안에 전압 레벨 H까지 상승이 된 로컬 비트라인(LBL22)으로부터 도 4에 도시된 기생 전류(IP1)이다. 메모리 소자(M123)는 이 전압과 이의 워드라인(WL11) 상에 전압 레벨 M 사이에서 연결된다. 이 전압차는 기생 전류 -IP1가 흐르게 할 수 있다. 로컬 비트라인들(LBL12 또는 LBL32)과 워드라인(WL11) 간에 어떠한 이러한 전압차도 없기 때문에, 메모리 소자들(M113 또는 M133)의 어느 것을 통해서도 어떠한 이러한 기생 전류도 흐르지 않아, 이들 메모리 소자들은 프로그램되는 데이터에 따라 리셋 상태에 남아 있게 되는 결과가 된다.
다른 기생 전류들은 유사하게 동일 로컬 비트라인(LBL22)으로부터 다른 플레인들 내 이웃 워드라인에 흐를 수 있다. 이들 전류들의 존재는 총 전류가 플레인들의 수에 따라 증가할 수 있기 때문에 메모리 시스템에 포함될 수 있는 플레인들의 수를 제한시킬 수 있다. 프로그램하는 것에 대한 제한은 메모리 파워 서플라이의 전류 용량에 있으며, 따라서 플레인들의 최대 수는 파워 서플라이의 크기와 플레인들의 수 간에 절충이 된다. 일반적으로 대부분의 경우에 4 ~ 8개의 플레인들이 사용될 수 있다.
프로그램 동안에 기생 전류들의 다른 근원은 동일 블록 내 이웃한 페이지로의 전류들이다. 플로팅 상태에 놓여있는 로컬 비트라인들(프로그램되는 한 행의 메모리 소자들에 연결된 것들 이외에 모두)은 임의의 플레인 상에 임의의 프로그램된 메모리 소자를 통해 비선택된 워드라인들의 전압 레벨 M까지 구동되는 경향이 있을 것이다. 그러면 이것은 선택된 플레인에서 기생 전류들이 M 전압 레벨에 있는 이들 로컬 비트라인들로부터 제로 볼트에 있는 선택된 워드라인으로 흐르게 할 수 있다. 이것의 예는 도 4에 도시된 전류들(IP2, IP3, IP4)에 의해 주어진다. 일반적으로, 이들 전류들은 선택된 플레인 내 선택된 워드라인에 이웃한 도전성 상태에 있는 메모리 소자들을 통해서만 흐를 수 있기 때문에 위에 논의된 다른 기생 전류(IP1)보다는 훨씬 작을 것이다.
위에 기술된 프로그램하는 기술들은 확실하게 선택된 페이지가 프로그램(로컬 비트라인들은 H에, 선택된 워드라인은 0에)되게 하고 이웃 비선택된 워드라인들이 M에 있게 한다. 앞에서 언급된 바와 같이, 다른 비선택된 워드라인들은 M에 약하게 구동되거나, 초기에는 M에 구동되고 이어 플로팅 상태에 놓여질 수 있다. 대안적으로, 선택된 워드라인에서 떨어져 있는(예를 들면, 5이상의 워드라인들로 떨어진) 임의의 플레인 내 워드라인들은 이들에 흐르는 기생 전류들이 5 이상의 ON 장치들(저 저항 상태에 있는 장치들)의 직렬 조합을 통해 흘러야 하기 때문에 확인된 기생 전류들에 비해 무시할만큼 매우 낮으므로 비충전된(그라운드에) 또는 플로팅 상태에 놓여질 수 있다. 이것은 많은 수의 워드라인들을 충전함으로써 야기되는 파워 손실을 감소시킬 수 있다.
위에 설명은 프로그램되는 페이지의 각 메모리 소자가 프로그램 펄스의 한 인가로 이의 요망되는 ON 값에 도달할 것이라고 가정하지만, 대안적으로 NOR 또는 NAND 플래시 메모리 기술에서 공통적으로 사용되는 프로그램-검증 기술이 사용될 수도 있다. 이 프로세스에서, 주어진 페이지에 대한 완전한 프로그램 동작은 ON 저항에 작은 변화가 각 프로그램 동작 내에서 일어나는 일련의 개개의 프로그램 동작들을 포함한다. 각 프로그램 동작 사이에는 개개의 메모리 소자가 메모리 소자에서 프로그램되는 데이터에 일관되는 저항 또는 콘덕턴스의 요망되는 프로그램된 레벨에 도달하였는지 여부를 판정하는 검증 (판독) 동작이 사이에 배치된다. 프로그램/검증의 시퀀스는 저항 또는 콘덕턴스의 요망되는 값에 도달한 것이 검증될 때 각 메모리 소자에 대해 종료된다. 프로그램되는 모든 메모리 소자들이 이들의 요망되는 프로그램된 값에 도달된 것으로 검증된 후에, 한 페이지의 메모리 소자들을 프로그램하는 것이 완료된다. 이 기술의 예가 미국특허 5,172,338에 기술되어 있다.
주로 도 5에 관련하여, 메모리 소자들(M114, M124, M134)와 같은 한 페이지의 메모리 소자들의 상태들을 병렬로 판독하는 것이 기술된다. 일예의 판독 프로세스의 단계들은 다음과 같다:
1. 모든 전역 비트라인들(GBLs) 및 모든 워드라인들(WL)을 전압(VR)에 셋한다. 전압(VR)은 단순히 편리한 기준 전압이며 임의의 수의 값들일 수 있지만 전형적으로 0 내지 1 볼트 사이일 것이다. 일반적으로, 반복된 판독들이 일어나는 동작 모드들에 있어서, 모든 워드라인들을 충전할 것을 요구할지라도, 기생 판독 전류들을 감소시키기 위해서 어레이 내 모든 워드라인들을 VR에 셋하는 것이 편리하다. 그러나, 대안으로서, 선택된 워드라인(도 5에서 WL12), 선택된 워드라인과 동일 위치에 있는 다른 플레인들의 각각 내에 워드라인 및 모든 플레인들 내 바로 이웃한 워드라인들을 VR까지 상승시키는 것만이 필요하다.
2. 판독될 페이지를 정의하기 위해서 선택된 워드라인에 이웃한 제어 라인 상에 전압을 가함으로써 한 행의 선택 장치들을 턴 온 한다. 도 1 및 도 5의 예에서, 선택 장치들(Q12, Q22, Q32)을 턴 온시키기 위해서 제어 라인(SG2)에 전압이 인가된다. 이것은 한 행의 로컬 비트라인들(LBL12, LBL22, LBL32)을 이들의 각각의 전역 비트라인들(GBL1, GBL2, GBL3)에 연결한다. 이어서, 이들 로컬 비트라인들은 도 2의 회로들(21) 내에 있는 개개의 감지 증폭기들(SA)에 연결되고, 이들이 연결되는 전역 비트라인들의 전위(VR)를 취한다. 모든 다른 로컬 비트라인들(LBLs)은 플로팅되게 한다.
3. 선택된 워드라인(WL12)을 VR ± Vsense의 전압에 셋한다. Vsense의 부호는 감지 증폭기에 기초하여 선택되고 약 0.5 볼트의 크기를 갖는다. 모든 다른 워드라인들 상에 전압들은 동일한 그대로 있는다.
4. 시간 T 동안 각 감지 증폭기 내로 (VR + Vsense) 혹은 이로부터 (VR - Vsense) 흐르는 전류를 감지한다. 이들은 도 5의 예의 어드레스된 메모리 소자들을 통해 흐르고 있는 것으로 도시된 전류들(IR1, IR2, IR3)이며, 이들은 각각의 메모리 소자들(M114, M124, M134)의 프로그램된 상태들에 비례한다. 그러면, 메모리 소자들(M114, M124, M134)의 상태들은 각각의 전역 비트라인들(GBL1, GBL2, GBL3)에 연결되는 회로들(21) 내에 감지 증폭기들의 2진 출력들에 의해 주어진다. 이어, 이들 감지 증폭기 출력들은 라인들(23)(도 2)을 통해 제어기(25)에 보내지고, 이것은 판독 데이터를 호스트(31)에 제공한다.
5. 로컬 비트라인들을 전역 비트라인들로부터 단절시키 위해서, 선택 게이트 라인(SG2)로부터 전압을 제거함으로써 선택 장치들(Q12, Q22, Q32)을 턴 오프시키고, 선택된 워드라인(WL12)을 전압(VR)에 되돌아가게 한다.
이러한 판독 동작 동안에 기생 전류들은 2개의 바람직하지 못한 영향를 미친다. 프로그램에서와 같이, 기생 전류들은 메모리 시스템 파워 서플라이가 증가될 것을 요구한다. 또한, 판독되고 있는 어드레스된 메모리 소자들을 통해 전류들에 잘못되게 포함되는 기생 전류들이 존재하는 것이 가능하다. 그러므로 이것은 이러한 기생 전류들이 충분히 크다면 오류 판독 결과들에 이르게 할 수 있다.
프로그램하는 경우에서와 같이, 선택된 행(도 5의 예에서 LBL12, LBL22, LBL32)을 제외한 모든 로컬 비트라인들은 플로팅한다. 그러나, 플로팅 로컬 비트라인들의 전위는 프로그램된(저 저항) 상태에 있는 임의의 메모리 소자에 의해 VR에 구동될 수 있고, 임의의 플레인 내에, 플로팅 로컬 비트라인과 VR에 있는 워드라인 간에 연결된다. 프로그램 경우(도 4)에서 IP1에 필적하는 기생 전류는 선택된 로컬 비트라인들 및 이웃한 비선택된 워드라인들 모두가 VR에 있기 때문에 데이터 판독 동안에 없다. 그러나, 기생 전류들은 플로팅 로컬 비트라인들과 선택된 워드라인 간에 연결된 저 저항 메모리 소자들을 통해 흐를 수 있다. 이들은 도 5에 IP5, IP6 및 IP7로서 나타낸, 프로그램(도 4) 동안의 전류들(IP2, IP3, IP4)에 필적한다. 이들 전류들 각각은 크기가 어드레스된 메모리 소자를 통하는 최대 판독 전류와 같을 수 있다. 그러나, 이들 기생 전류들은 감지 증폭기들을 통해 흐름이 없이 전압(VR)에 있는 워드라인들에서 전압(VR) ± Vsense에 있는 선택된 워드라인으로 흐르고 있다. 이들 기생 전류들은 감지 증폭기들이 연결된 선택된 로컬 비트라인들(도 5에서 LBL12, LBL22, LBL32)을 통해 흐르지 않을 것이다. 따라서, 이들이 파워 손실에 기여할지라도, 이들 기생 전류들은 감지 오류를 유발하지 않는다.
프로그램하는 경우에서처럼, 기생 전류들을 최소화하기 위해 이웃 워드라인들이 VR에 있어야 할지라도, 이들 워드라인들을 약하게 구동하거나 심지어 이들을 플로팅되게 하는 것이 바람직할 수도 있다. 한 변형예에서, 선택된 워드라인 및 이웃 워드라인들은 VR까지 프리차지되고 이어 플로팅되게 할 수 있다. 감지 증폭기가 활성화되었을 때, 이들 라인들 상에 전위는 이들을 감지 증폭기로부터 기준 전압(워드라인 드라이버로부터 기준 전압과는 반대인)에 의해 정확하게 셋되도록 VR까지 충전할 수도 있다. 이것은 선택된 워드라인이 VR ± Vsense까지 변경되기 전에 일어날 수 있지만 그러나 감지 증폭기 전류는 이 충전 천이가 완료될 때까지 측정되지 않는다.
또한, 임의의 또는 모든 공통 데이터 동작들(소거, 프로그램, 또는 판독)을 용이하게 하기 위해서 메모리 어레이(10) 내에 기준 셀들이 포함될 수도 있다. 기준 셀은 저항이 특정 값에 셋되는 데이터 셀과 가능한 한 구조적으로 거의 동일한 셀이다. 이들은 메모리의 동작 동안 변할 수도 있는 온도, 프로세스 비균일성들, 반복된 프로그램, 시간 또는 그외 다른 셀 특성들에 연관된 데이터 셀들의 저항 드리프트를 상쇄 또는 추적하는데 유용하다. 전형적으로 이들은 한 데이터 상태(이를테면 ON 저항)에서 메모리 소자의 가장 큰 수락가능한 저 저항 값 이상으로, 그리고 또 다른 데이터 상태(이를테면 OFF 저항)에서 메모리 소자의 가장 낮은 수락가능한 고 저항 값 미만으로 저항을 갖게 셋된다. 기준 셀들은 플레인 또는 전체 어레이에 "전역"이 될 수 있고, 혹은 각 블록 또는 페이지 내에 내포될 수도 있다.
일실시예에서, 복수의 기준 셀들은 각 페이지 내에 내포될 수 있다. 이러한 셀들의 수는 단지 몇 개(10 미만)일 수 있고, 혹은 각 페이지 내에 총 셀들 수의 최대 몇 퍼센트일 수도 있다. 이 경우에, 기준 셀들은 전형적으로 페이지 내에 데이터와 무관하게 별도의 동작에서 리셋되고 기입된다. 예를 들면, 이들은 공장에서 1회 셋될 수도 있고, 혹은 이들은 메모리 어레이의 동작 동안 1회 또는 복수회 셋될 수도 있다. 위에 기술된 리셋 동작 동안에, 모든 전역 비트라인들은 낮게(low) 셋되는데, 그러나 이것은 리셋되는 메모리 소자들에 연관된 전역 비트라인들만을 낮은(low) 값에 셋하고 아울러 기준 셀들에 연관된 전역 비트라인들은 중간 값에 셋되어, 이에 따라 이들이 리셋되는 것이 금지되게 수정될 수 있다. 대안적으로, 주어진 블록 내에 기준 셀들을 리셋하기 위해서, 기준 셀들에 연관된 전역 비트라인들은 낮은 값에 셋되고, 이와 아울러 데이터 셀들에 연관된 전역 비트라인들은 중간 값에 셋 된다. 프로그램 동안에, 이 프로세스는 반대로 되고, 기준 셀들에 연관된 전역 비트라인들은 메모리 소자들이 리셋 상태에 머물러 있는 동안 기준 셀들을 요망되는 ON 저항에 셋하게 높은 값까지 상승된다. 전형적으로, 프로그램 전압들 또는 시간들은 메모리 소자들을 프로그램할 때보다 기준 셀들을 더 높은 ON 저항에 프로그램 하기 위해 변경될 것이다.
예를 들면, 각 페이지 내 기준 셀들의 수가 데이터 저장 메모리 소자들의 수의 1%가 되게 선택된다면, 이들은 각 기준 셀이 이의 이웃으로부터 100 데이터 셀들만큼 떨어져 있고 기준 셀을 판독하는 것에 연관된 감지 증폭기가 이의 기준 정보를 데이터를 판독하는 개재된 감지 증폭기들과 공유할 수 있게 각 워드라인을 따라 물리적으로 배열될 수도 있다. 기준 셀들은 데이터가 충분한 마진을 갖고 프로그램될 수 있게 하기 위해 프로그램하는 동안에 사용될 수 있다. 페이지 내에 기준 셀들의 사용에 관한 추가의 정보는 미국특허 6,222,762, 6,538,922, 6,678,192 및 7,237,074에서 찾아볼 수 있다.
특정 실시예에서, 어레이 내 기생 전류들을 근사적으로 상쇄시키기 위해 기준 셀들이 사용될 수 있다. 이 경우에, 기준 셀(들)의 저항의 값은 앞에서 기술된 바와 같이 리셋 상태와 데이터 상태 사이의 값이 아니라 리셋 상태의 값에 셋된다. 각 기준 셀에서 전류는 이의 연관된 감지 증폭기에 의해 측정될 수 있고 이 전류는 이웃 데이터 셀들로부터 차감된다. 이 경우에, 기준 셀은 추적하는 메모리 어레이의 영역에서 흐르는 기생 전류들을 근사화하고 있고, 데이터 동작 동안 어레이의 이 영역에서 흐르는 기생 전류들과 유사하다. 이 정정은 두 단계 동작(기준 셀들 내 기생 전류를 측정하고 이어서 이 값을 데이터 동작 동안 얻어진 것에서부터 차감한다)로 혹은 데이터 동작과 동시에 적용될 수 있다. 동시적 동작이 가능한 한 방법은 이웃한 데이터 감지 증폭기들의 타이밍 또는 기준 레벨들을 조절하기 위해 기준 셀을 사용하는 것이다. 이것의 예는 미국특허 7,324,393에서 볼 수 있다.
통상의 2차원 어레이들의 가변 저항 메모리 소자들에서, 일반적으로 다이오드는 교차하는 비트와 워드라인들 사이에 메모리 소자와 직렬로 포함된다. 다이오드들의 주 목적은 메모리 소자들을 리셋(소거), 프로그램 및 판독하는 동안에 기생 전류들의 수 및 크기들을 감소시키는 것이다. 본원에서 3차원 어레이의 현저한 잇점은 결과적인 기생 전류들이 더 적고 그러므로 다른 유형들의 어레이들에서보다 어레이의 동작에 감소된 부정적 영양을 미친다는 것이다.
기생 전류들의 수를 더욱 감소시키기 위해 다른 어레이들의 가변 저항성 메모리 소자들에서 현재 행해지는 바와 같이 3차원 어레이의 개개의 메모리 소자들과 직렬로 다이오드들이 연결될 수도 있지만 그러나 그렇게 함에 있어 단점들 있다. 주로, 제조 프로세스가 더 복잡해진다. 이때 추가된 마스크들 및 추가된 제조 단계들이 필요하다. 또한, 실리콘 p-n 다이오드들의 형성은 적어도 1회의 고온 단계를 흔히 요구하기 때문에, 워드라인들 및 로컬 비트라인들은 집적회로 제조에서 공통적으로 사용되는 알루미늄과 같은, 저 융점을 갖는 금속이 후속 고온 단계 동안 용융될 수 있어, 이것으로 만들어질 수 없다. 이러한 높은 온도들에 노출되기 때문에 전형적으로 비트 및 워드라인들 용으로 사용되는 도전성으로 도핑된 폴리실리콘 물질보다 도전율이 높기 때문에, 금속, 또는 금속을 포함하는 복합 물질의 사용이 바람직하다. 개개의 메모리 소자들의 부분으로서 형성되는 다이오드를 갖는 저항성 스위칭 메모리 소자들의 어레이의 예는 미국특허출원번호 2009/0001344 A1에 주어져 있다.
여기에서 3차원 어레이에서 감소된 수의 기생 전류들 때문에, 기생 전류들의 총 크기는 이러한 다이오드들의 사용없이 관리될 수 있다. 더 간단한 제조 프로세스들 외에도, 다이오드들의 부재는 바이폴라 동작, 즉 메모리 소자를 제 1 상태에서 제 2 메모리 상태로 전환하는 전압 극성이 메모리 소자를 이의 제 2 메모리 상태에서 제 1 메모리 상태로 전환하는 전압 극성과는 반대인 동작을 허용한다. 유니폴라 동작(동일 극성 전압이 메모리 소자를 이의 제 2 메모리 상태에서 제 1 메모리 상태로와 같이 제 1 메모리 상태에서 제 2 메모리 상태로 스위칭하기 위해 사용된다)에 비해 바이폴라 동작의 잇점은 메모리 소자를 전환하기 위한 파워 의 감소 및 메모리 소자의 신뢰성에 개선이다. 바이폴라 동작의 이들 잇점들은 금속 산화물들 및 고체 전해질 물질들로부터 만들어진 메모리 소자들에서처럼, 도전성 필라멘트의 형성 및 파괴가 스위칭하기 위한 물리적 메커니즘인 메모리 소자들에서 볼 수 있다.
기생 전류들의 레벨은 플레인들의 수에 따라, 그리고 각 플레인 내에 개개의 워드라인들을 따라 연결된 메모리 소자들의 수에 따라 증가한다. 그러나 각 플레인 상에 워드라인들의 수는 기생 전류의 량에 현저하게 영향을 미치지 않기 때문에, 플레인들은 개별적으로 많은 수의 워드라인들을 포함할 수 있다. 개개의 워드라인들의 길이를 따라 연결된 많은 수의 메모리 소자들로부터 비롯되는 기생 전류들은 워드라인들을 적은 수의 메모리 소자들의 섹션들 세그먼트화 함으로써 더욱 관리될 수 있다. 그러면, 소거, 프로그램 및 판독 동작들은 워드라인의 전체 길이를 따라 연결된 메모리 소자들의 총 수가 아니라 각 워드라인의 한 세그먼트를 따라 연결된 메모리 소자들에 대해 수행된다.
여기에서 기술되는 재프로그램가능한 비휘발성 메모리 어레이는 많은 잇점들을 갖는다. 반도체 기판 영역의 유닛당 저장될 수 있는 디지털 데이터의 량은 많다. 데이터의 저장된 비트당 낮은 코스트를 갖고 제조될 수도 있다. 각 플레인에 대해 별도의 한 세트의 마스크들을 요구하기보다는, 전체 한 스택의 플레인들에 대해 단지 몇개의 마스크들만이 필요하다. 기판에 로컬 비트라인 연결들의 수는 수직 로컬 비트라인들을 사용하지 않는 다른 복수-플레인 구조들에 비해 현저하게 감소된다. 아키텍처는 각 메모리 셀이 저항성 메모리 소자와 직렬로 다이오드를 가질 필요성을 제거하며, 그럼으로써 제조 프로세스를 더욱 간단하게 하고 금속 도전성 라인들을 사용할 수 있게 한다. 또한, 어레이를 동작시키기 위해 필요한 전압들은 현재 상용 플래시 메모리들에서 사용되는 것들보다 훨씬 낮다.
각 전류 경로의 적어도 절반은 수직이기 때문에, 대형 교차-점 어레이들에서 존재하는 전압 강하들은 현저하게 감소된다. 더 짧은 수직 성분에 기인한 전류 경로의 감소된 길이는, 각 전류 경로 상에 메모리 셀들의 수의 근사적으로 절반이 있고 이에 따라 데이터 프로그램 또는 판독 동작 동안 교란되는 비선택된 셀들의 수는, 각 전류 경우 상에 메모리 셀들 수의 근사적으로 절반이 있고 이에 따라 데이터 프로그램 또는 판독 동작 동안 교란되는 비선택된 셀들의 수만큼 누설 전류들이 감소됨을 의미한다. 예를 들면, 통상의 어레이에서 한 워드라인에 연관된 N 셀들 및 동일 길이의 한 비트라인에 연관된 N 셀들이 있다면, 매 데이터 동작에 연관되는 또는 "터치"되는 2N 셀들이 있다. 여기에 기술된 수직 로컬 비트라인 아키텍처에서, 비트라인에 연관된 n 셀들이 있고(n은 플레인들의 수이고 전형적으로 4 내지 8과 같은 작은 수이다), 또는 N+n 셀들이 데이터 동작에 연관된다. 큰 N에 대해서 이것은 데이터 동작에 의해 영향을 받는 셀들의 수가 통상의 3차원 어레이에서의 수에 근사적으로 절반임을 의미한다.
메모리 저장 소자들 용으로 유용한 물질들
도 1의 어레이에서 비휘발성 메모리 저장 소자들(Mzxy) 용으로 사용되는 물질은 칼코게나이드, 금속 산화물, 또는 물질에 인가되는 외부 전압 혹은 이를 통해 전달되는 전류에 응하여 저항이 안정된 가역 변화를 나타내는 다수의 물질들 중 어느 것일 수 있다.
금속 산화물들은 초기에 피착되었을 때 절연되는 것에 의해 특징지워진다. 한 적합한 금속 산화물은 티타늄 산화물(TiOx)이다. 이 물질을 사용하는 이전에 보고된 메모리 소자가 도 6에 도시되었다. 이 경우에, 근-화학량론적 TiO2 벌크 물질은 어닐링 프로세스에서 변화되어 하부 전극 근방에서 산소 결핍 층(또는 산소 빈자리들을 가진 층)을 생성한다. 고 일함수를 가진 상부 백금 전극은 전자들에 대해 고 전위 Pt/TiO2 장벽을 생성한다. 결과로서, 보통의 전압들(1 볼트 미만)에서, 매우 낮은 전류가 구조를 통해 흐를 것이다. 하부 Pt/TiO2-X 장벽은 산소 빈자리들(O+ 2)의 존재에 의해 낮아지고 저 저항 접촉(오믹 접촉)으로서 행동한다. (Ti02 내에 산소 빈자리들은 전기적으로 도전성 도핑된 반도체에서 절연 산화물을 변환하는 n-유형의 도펀트로서 행동하는 것으로 알려져 있다). 결과적인 복합 구조는 비-도전성(고 저항) 상태에 있다.
그러나 큰 음의 전압(이를테면 1.5 볼트)이 구조에 걸쳐 인가될 때, 산소 빈자리들은 상부 전극을 향하여 드리프트하고, 결국, 전위 장벽 Pt/TiO2은 감소되고 비교적 높은 전류가 구조를 통해 흐를 수 있다. 이때 장치는 이의 저 저항(도전성) 상태에 있다. 다른 것들에 의해 보고된 실험들은 도통이 아마도 그레인 경계들을 따라 Ti02의 필라멘트-유사 영역들에서 일어남을 보였다.
도전성 경로는 큰 양의 전압을 도 6의 구조에 걸쳐 인가함으로써 끊어진다. 이 양의 바이어스 하에서, 산소 빈자리들은 상부 Pt/TiO2 장벽 근방에서 멀러 이동하고, 필라멘트를 "끊어지게" 한다. 장치는 이의 고 저항 상태로 복귀한다. 도전성 및 비-도전성 상태들 둘 다 비휘발성이다. 대략 0.5 볼트의 전압을 인가함으로써 메모리 저장 소자의 도통을 감지하는 것은 메모리 소자의 상태를 쉽게 판정할 수 있다.
이 특정의 도통 메커니즘은 그룹으로서 모든 금속 산화물들에 적용하지 않을 수도 있지만, 이들은 유사한 행동을 갖는데, 저 도전성 상태에서 고 도전성으로의 천이는 적합한 전압들이 인가될 때 상태에서 일어나며 두 상태들은 비휘발성이다. 다른 물질들의 예들은 HfOx, ZrOx, WOx, NiOx, CoOx, CoalOx, MnOx, ZnMn2O4, ZnOx, TaOx, NbOx, HfSiOx, HfAlOx을 포함한다. 적합한 상부 전극들은 금속 산화물과 접촉하여 있는 산소를 게터링(getter)하여 접촉에서 산소 빈자리들을 생성할 수 있는 고 일함수(전형적으로 > 4.5 eV)을 가진 금속들을 포함한다. 몇가지 예들은 TaCN, TiCN, Ru, RuO, Pt, Ti 농후 TiOx, TiAlN, TaAlN, TiSiN, TaSiN, IrO2이다. 하부 전극용으로 적합한 물질들은 Ti(O)N, Ta(O)N, TiN 및 TaN과 같은 임의의 도통 산소 농후 물질이다. 전극들의 두께들은 전형적으로 1 nm 이상이다. 금속 산화물의 두께들은 일반적으로 5 nm 내지 50 nm의 범위이다.
메모리 저장 소자들용으로 적합한 또 다른 한 부류의 물질들은 고체 전해질들이지만 이들은 피착되었을 때 전기적으로 도전성이기 때문에, 개개의 메모리 소자들이 형성되고 서로 간에 분리될 필요가 있다. 고체 전해질들은 다소 금속 산화물들과 유사하고, 도통 메커니즘은 상부와 하부 전극 간에 금속 필라멘트의 형성인 것으로 가정된다. 이 구조에서, 필라멘트는 한 전극(산화성 전극)으로부터 셀(고체 전해질)의 바디 내로 이온들을 용해시킴으로써 형성된다. 일예에서, 고체 전해질은 은 이온들 또는 구리 이온들을 내포하며, 산화성 전극은 바람직하게 천이 금속 황화물 또는 Ax(MB2)1-x와 같은 셀렌화물 물질 내에 삽입된 금속이며, A는 Ag 또는 Cu이고, B는 S 또는 Se이며, M은 Ta, V, 또는 Ti와 같은 천이 금속이며, x는 약 0.1 내지 약 0.7의 범위이다. 이러한 조성은 고체 전해질 내에 원하지 않는 물질을 산화하는 것을 최소화한다. 이러한 조성의 일예는 Agx(TaS2)1-x이다. 대안적 조성 물질들은 α-AgI을 포함한다. 다른 전극(중성의(indifferent) 또는 중립의 전극)은 고체 전해질 물질에 용해되지 않는 채로 남아 있는 동안 양호한 전기적 도체이어야 한다. 예들은 금속들, 및 W, Ni, Mo, Pt, 금속 실리사이드들, 등과 같은 화합물들을 포함한다.
고체 전해질 물질들의 예들은 TaO, GeSe 또는 GeS이다. 고체 전해질 셀들로서 사용하기에 적합한 다른 시스템들은 Cu/TaO/W, Ag/GeSe/W, Cu/GeSe/W, Cu/GeS/W, 및 Ag/GeS/W이며, 제 1 물질은 산화성 전극이며, 중간 물질은 고체 전해질이고, 제 3 물질은 중성(중립) 전극이다. 고체 전해질의 전형적 두께들은 30 nm 내지 100 nm이다.
최근에, 탄소가 비휘발성 메모리 물질로서 광범위하게 연구되었다. 비휘발성 메모리 소자로서, 탄소는 일반적으로 도전성(또는 그라펜 유사-탄소) 및 절연(또는 비정질 탄소)인 2가지 형태들로 사용된다. 두 유형들의 탄소 물질에서 차이는 탄소 화학결합들, 소위 sp2 및 sp3 혼성(hybridization)들의 함량이다. sp3 구성에서, 탄소 가전자들은 강한 공유결합들로 유지되고 결과로서 sp3 혼성은 비-도전성이다. sp3 구성이 우위적인 탄소막들을 일반적으로 4면체(tetrahedral)-비정질 탄소, 또는 다이아몬드-유사라고 한다. sp2 구성에서, 모든 탄소 가전자들이 공유결합들로 유지되는 것은 아니다. 약하게 단단한 전자들(파이 결합들(phi bonds))은 대부분이 sp2 구성을 도전성 탄소 물질로 만드는 전기적 도통에 기여한다. 탄소 저항성 스위칭 비휘발성 메모리들의 동작은 적합한 전류(또는 전압) 펄스들을 탄소 구조에 인가함으로써 sp3 구성을 sp2 구성으로 변환하는 것이 가능하다는 사실에 기초한다. 예를 들면, 물질에 걸쳐 매우 짧은(1 ~ 5 ns) 고 진폭 전압 펄스가 인가될 때, 물질 sp2가 sp3 형태("리셋" 상태)로 변하기 때문에 콘덕턴스는 크게 감소된다. 이 펄스에 의해 발생되는 높은 로컬 온도들은 물질 내에 무질서를 야기하고 펄스가 매우 짧다면, 탄소는 비정질 상태(sp3 혼성)에서 "퀀치(quench)"한다는 것이 이론화되어 있다. 반면, 리셋 상태에 있을 때, 더 긴 시간(-300 nsec) 동안 더 낮은 전압을 인가하는 것은 물질의 부분이 sp2 형태("셋" 상태)로 변하게 한다. 탄소 저항 스위칭 비휘발성 메모리 소자들은 상부 및 하부 전극들이 W, Pd, Pt 및 TaN같은 고온 융점 금속들로 만들어지는 캐패시터 유사 구성을 갖는다.
최근에 비휘발성 메모리 물질로서 탄소 나노튜브들(CNTs)의 적용에 현저한 관심이 있었다. (단일 벽의) 탄소 나노튜브는 탄소의 중공 원통으로서, 전형적으로 한 탄소 원자 두께인 두루마리 자폐 시트이며, 전형적인 직경은 약 1 ~ 2nm이고 길이는 수 백배 더 크다. 이러한 나노튜브들은 매우 높은 도전율을 시사할 수 있고, 집적회로 제조와의 호환성에 관하여 다양한 제안들이 행해졌다. CNT들의 패브릭(fabric)을 형성하기 위해 "짧은" CNT들을 불활성 바인더 매트릭스 내에 엔캡슐레이트하는 것이 제안되었다. 이들은 스핀-온 또는 스프레이 코팅을 사용하여 실리콘 웨이퍼 상에 피착될 수 있고, 적용되었을 때 CNT들은 서로에 관하여 무작위 방위를 갖는다. 전계가 이 패브릭에 걸쳐 인가될 때, CNT들은 패브릭의 도전율이 변하게 자신들이 굽어지거나 정렬하는 경향이 있다. 저항을 저에서 고로 저항 및 그 반대로 스위칭하는 메커니즘은 잘 알려져 있지 않다. 다른 탄소 기반의 저항성 스위칭 비휘발성 메모리들에서처럼, CNT 기반의 메모리들은 위에 언급된 것들과 같은 고 융점 금속들로 만들어진 상부 및 하부 전극들을 가진 캐패시터-유사 구성들을 갖는다.
메모리 저장 소자들 용으로 적합한 또 다른 부류의 물질들은 상변화 물질들이다. 바람직한 일 그룹의 상변화 물질들은 흔히 조성 GexSbyTez의 칼코게나이드 글래스들을 포함하며, 바람직하게 x=2, y=2 및 z=5이다. 또한, GeSb는 유용한 것으로 발견되었다. 이외 다른 물질들은 AgInSbTe, GeTe, GaSb, BaSbTe, InSbTe, 및 이들 기본 요소들의 다양한 다른 조합들을 포함한다. 두께들은 일반적으로 1 nm 내지 500 nm이다. 스위칭 메커니즘을 위한 일반적으로 수용되는 설명은 물질의 영역이 용융되게 하기 위해 매우 짧은 시간 동안 고 에너지 펄스가 인가될 때, 물질은 저 도전성 상태인 비정질 상태에서 "퀀치(quench)"한다는 것이다. 온도가 결정화 온도 이상이지만 용융 온도 미만인 채로 있게 더 긴 시간 동안 낮은 에너지 펄스가 인가될 때, 물질은 결정화하여 고 도전율의 폴리-결정 상들을 형성한다. 이들 장치들은 흔히 히터 전극들이 통합된, 서브-리소그래픽 필라들을 사용하여 제조되고, 흔히 상변화가 이루어지는 국부화된 영역은 단차 끝 위에 천이, 또는 물질이 저 열 도전율 물질에서 에칭된 슬롯 위를 가로지르는 영역에 대응하게 설계된다. 접촉 전극들은 1 nm 내지 500 nm의 두께로 TiN, W, WN 및 TaN와 같은 임의의 고 용융 금속일 수 있다.
앞의 예들의 대부분에서 메모리 물질들은 조성들이 특정하게 선택되는 이의 양측 상에 전극들을 이용하는 것에 유의한다. 워드라인들(WL) 및/또는 로컬 비트라인들(LBL)이 이들 전극들을 메모리 물질과 직접 접촉에 의해 형성하는 본원에 3차원 메모리 어레이의 실시예들에서, 이들 라인들은 바람직하게 위에 기술된 도전성 물질들로 만들어진다. 그러므로, 2개의 메모리 소자 전극들 중 적어도 하나에 대해 추가의 도전성 세그먼트들을 이용하는 실시예들에서, 이들 세그먼트들은 메모리 소자 전극들에 대해 위에 기술된 물질들로 만들어진다.
스티어링(steering) 소자들은 공통적으로 제어가능한 저항 유형들의 메모리 저장 소자들 내에 내장된다. 스티어링 소자들은 트랜지스터 또는 다이오드일 수 있다. 본원에서 기술된 3차원 아키텍처의 잇점이 필요하지 않을지라도, 스티어링 소자들을 포함시키는 것이 바람직한 특정의 구성들이 있을 수 있다. 다이오드는 p-n 접합(반드시 실리콘이 아닌), 금속/절연체/절연체/금속(MIIM), 또는 쇼트키 유형 금속/반도체 접촉일 수 있지만 대안적으로 고체 전해질 소자일 수 있다. 이 유형의 다이오드의 특징은 메모리 어레이에서 정확한 동작을 위해서, 각 어드레스 동작 동안에 "온" 및 "오프"로 스위칭되는 것이 필요하다. 메모리 소자가 어드레스될 때까지, 다이오드는 고 저항 상태("오프" 상태)에 있고 저항성 메모리 소자를 교란 전압들로부터 "차폐"한다. 저항성 메모리 소자에 액세스하기 위해, 3개의 서로 다른 동작들이 필요하다: a) 다이오드를 고 저항에서 저 저항으로 전환한다, b) 다이오드에 걸쳐 적합한 전압들을 인가하거나 다이오드들을 통해 전류들을 인가함으로써 메모리 소자를 프로그램, 판독, 또는 리셋(소거)한다, c) 다이오드를 리셋(소거)한다. 일부 실시예들에서 이들 동작들의 하나 이상이 동일 단계에 결합될 수 있다. 다이오드를 리셋하는 것은 다이오드를 포함하는 메모리 소자에 역 전압을 인가함으로써 달성될 수 있는데, 이것은 다이오드 필라멘트가 붕괴되게 하며 다이오드가 고 저항 상태로 복귀하게 한다.
간이성을 위해서 위에 설명은 각 셀 내에 한 데이터 값을 저장하는 가장 간단한 경우를 고찰하였다: 각 셀은 리셋 또는 셋되고 한 비트의 데이터를 유지한다. 그러나, 본원의 기술들은 이 간단한 경우로 제한되지 않는다. ON 저항의 여러 값들을 이용하고 이러한 값들의 몇몇 간을 구별할 수 있기 위해서 감지 증폭기들을 설계함으로써, 각 메모리 소자는 복수의-비트들의 데이터를 복수의-레벨 셀(MLC)에 유지할 수 있다. 이러한 동작의 원리는 앞에서 언급된 미국특허 5,172,338에 기술되어 있다. 3차원 어레이들의 메모리 소자들에 적용되는 MLC 기술의 예들은 Kozicki 등에 의한 "Multi-bit Memory Using Programmable Metallization Cell Technology" 명칭의 논문, Proceedings of the International Conference on Electronic Devices and Memory, Grenoble, France, June 12-17, 2005, pp. 48-53 및 Schrogmeier 등에 의한 "Time Discrete Voltage Sensing and Iterative Programing Control for a 4F2 Multilevel CBRAM"(2007 Symposium on VLSI Circuits)을 포함한다.
3차원 어레이의 특정 구조의 예들
도 1의 3차원 메모리 소자 어레이를 구현하기 위한 3개의 대안적 반도체 구조들이 이제 기술된다.
도 7에 도시된 제 1 예는 먼저 피착되었을 때 비-도전성인 메모리 소자(NVM) 물질의 사용을 위해 구성된다. 위에 논의된 유형의 금속 산화물이 이 특징을 갖는다. 도 6에 관련하여 설명된 바와 같이, 물질의 서로 대향하는 측들의 전극들 상에 가해진 적합한 전압들에 응하여 이들 전극들 사이에 도전성 필라멘트들이 형성된다. 이들 전극들은 어레이 내 비트라인 및 워드라인이다. 물질은 그외에는 비-도전성이기 때문에, 워드라인과 비트라인과의 교차-점들에 메모리 소자들을 서로로부터 격리시킬 필요성이 없다. 도 7의 경우에 y-방향으로 수직 비트라인들의 서로 대향하는 측들을 따라 수직한 방위로 놓여지고 모든 플레인들을 관통하여 위로 확장하는 NVM 물질의 스트립들인 물질의 단일의 연속한 층에 의해 몇몇 메모리 소자들이 구현될 수 있다. 도 7의 구조의 현저한 잇점은 일 그룹의 플레인들 내에 모든 워드라인들 및 이들 밑에 절연 스트립들이 단일의 마스크의 사용에 의해 동시에 정의될 수 있어 이에 따라 제공 프로세스를 크게 단순화시킨다는 것이다.
도 7을 참조하면, 3차원 어레이의 4개의 플레인들(101, 103, 105, 107)의 소 부분이 도시되었다. 도 1의 등가회로의 소자들에 대응하는 도 7 어레이의 소자들은 동일 참조부호들에 의해 확인된다. 도 7은 도 1의 2개의 플레인1 및 플레인2와 이에 더하여 이들 위에 2개의 추가의 플레인들을 도시함에 유의한다. 모든 플레인들은 동일 수평 패턴의 게이트, 유전체 및 메모리 저장 소자(NVM) 물질을 갖는다. 각 플레인 내에 금속 워드라인들(WL)은 x-방향으로 연장되고 y-방향으로 서로 이격된다. 각 플레인은 이의 워드라인들을 자신의 밑에 플레인의 워드라인들, 혹은 플레인(101)의 경우엔 이 밑에 기판 회로 성분들의 워드라인으로부터 격리시키는 절연 유전체층을 포함한다. 각 플레인을 관통하여 확장하는 것은 수직 z-방향으로 연장되고 x-y 방향으로 규칙적인 어레이를 형성하는 일군의 금속 로컬 비트라인(LBL) "필라들"이다.
각 비트라인 필라는, 기판 내에 또한 형성되는 x-방향으로 연장되는 선택 게이트 라인들(SG)에 의해 게이트들이 구동되는 기판 내에 형성된 선택 장치들(Qxy)을 통해 필라 간격과 동일한 피치로 y-방향으로 이어지는 실리콘 기판 내에 한 세트의 전역 비트라인들(GBL) 중 하나에 연결된다. 스위칭 장치들(Qxy)은 통상의 CMOS 트랜지스터들(또는 수직 npn 트랜지스터들)일 수 있으며 그외 다른 통상의 회로를 형성하기 위해 사용되는 것과 동일한 프로세스를 사용하여 제조될 수 있다. MOS 트랜지스터들 대신 npn 트랜지스터들을 사용하는 경우에, 선택 게이트(SG) 라인들은 x-방향으로 연장되는 베이스 접촉 전극 라인들로 대체된다. 도 7엔 도시되지 않았지만 기판 내에는 감지 증폭기들, 입력-출력(I/O) 회로, 제어 회로, 및 이외 어떤 다른 필요한 주변 회로가 또한 제조된다. x-방향으로 각 한 행의 로컬 비트라인 필라들에 대해 한 선택 게이트 라인(SG)과 각 개개의 로컬 비트라인(LBL)에 대해 한 선택 장치(Q)가 있다.
비휘발성 메모리 소자(NVM) 물질의 각 수직 스트립은 수직 로컬 비트라인들(LBL)과 모든 플레인들 내 수직으로 적층된 복수의 워드라인들(WL) 사이에 개재된다. 바람직하게 NVM 물질은 x-방향으로 로컬 비트라인들(LBL) 사이에 존재한다. 메모리 저장 소자(M)는 워드라인(WL)과 로컬 비트라인(LBL)과의 각 교차지점에 위치된다. 메모리 저장 소자 물질에 대해 위에 기술된 금속 산화물의 경우에, 교차하는 로컬 비트라인(LBL)과 워드라인(WL) 사이에 NVM 물질의 작은 영역은 교차하는 라인들에 인가되는 적합한 전압들에 의해 도전성(셋) 및 비-도전성(리셋) 상태들 간에 제어가능하게 교번된다.
또한 플레인들 사이에 LBL과 유전체 사이에 형성되는 기생 NVM 소자가 있을 수 있다. 유전체 스트립들의 두께를 NVM 물질층(즉, 로컬 비트라인들과 워드라인들 사이의 간격)의 두께에 비해 크게 되게 선택함으로써, 동일 수직 워드라인 스택 내 워드라인들 간에 상이한 전압들에 의해 야기되는 필드는 충분히 작아지게 할 수 있어 기생 소자는 현저한 량의 전류를 결코 도통시키지 않는다. 유사하게, 다른 실시예들에서, 비-도통 NVM 물질은 이웃한 LBL들 간에 동작 전압들이 프로그램 임계값 미만에 그대로 있다면 이웃한 로컬 비트라인들 사이에 그대로 있을 수 있다.
도 7의 구조를 제조하기 위한 프로세스의 개요는 다음과 같다:
1. 선택 장치들(Q), 전역 비트라인들(GBL), 선택 게이트 라인들(SG) 및 어레이에 주변의 다른 회로들을 포함한, 지원 회로는 통상의 방식으로 실리콘 기판 내에 형성되고, 이 회로의 상부 표면은 이를테면 회로 상에 놓여진 한 층의 에치 정지 물질을 사용하여 에칭함으로써 평탄화된다.
2. 유전체(절연체)와 금속의 교번하는 층들은 서로 위에, 그리고 선택 장치들(Q)이 형성되는 기판의 적어도 영역 위에 시트들로서 형성된다. 도 7의 예에서 4개의 이러한 시트들이 형성된다.
3. 이어 이들 시트들은 x-방향으로 연장되고 y-방향으로 이격된 슬릿들을 갖는 이들 위에 형성된 마스크를 사용함으로써 에칭(격리)된다. 모든 물질은 로컬 비트라인(LBL) 필라들과 NVM 물질이 나중에 형성되는 도 7에 도시된 트렌치들을 형성하기 위해 에치 정지까지 밑으로 제거된다. 또한, 접촉 홀들은 후속하여 형성되는 필라들의 위치들에 선택 장치들(Q)의 드레인들에의 액세스를 허용하기 위해 트렌치들의 바닥까지 에치 정지 물질층을 관통하여 에칭된다. 트렌치들의 형성은 워드라인들(WL)의 y-방향으로 폭을 정의한다.
4. 비휘발성 메모리(NVM) 물질은 이들 트렌치들의 측벽들을 따라서, 그리고 트렌치들 위에 구조에 걸쳐 얇은 층들 내에 피착된다. 이것은 NVM 물질을 트렌치들 각각의 서로 대향하는 측벽들을 따라서, 그리고 트렌치들 내에 노출되는 워드라인(WL) 표면들과 접촉하여 있게 한다.
5. 이어 비휘발성 메모리(NVM) 물질과 접촉하기 위해서 이들 트렌치들 내에 금속이 피착된다. 금속은 y-방향으로 슬릿들을 가진 마스크를 사용하여 패터닝된다. 이 마스크를 통하여 에칭함으로써 금속 물질의 제거는 로컬 비트라인(LBL) 필라들을 남긴다. x-방향으로 비휘발성 메모리(NVM) 물질이 필라들 사이에 제어될 수도 있다. 이어 x-방향으로 필라들 사이에 간격은 유전체 물질로 채워지고 구조의 상면까지 다시 평탄화된다.
도 7의 구성의 현저한 잇점은 한번에 플레인들의 물질의 모든 층들을 통해 트렌치들을 형성하기 위해 단일의 마스크를 통한 단지 한번의 에칭 동작만이 요구된다는 것이다. 그러나, 프로세스 제한들은 이러한 식으로 함께 에칭될 수 있는 플레인들의 수를 제한할 수 있다. 모든 층들의 총 두께가 너무 두껍다면, 트렌치는 순차적 단계들로 형성될 필요가 있을 수 있다. 제 1 수의 층들이 에칭되고, 제 2 수의 층들이 제 1 수의 트렌치된 층들의 위에 형성된 후에, 상부 층들은 이들 내에, 하부 층들 내 트렌치들과 정렬되는 트렌치들을 형성하기 위해 제 2 에칭 단계가 행해진다. 이 시퀀스는 매우 많은 수의 층들을 갖는 구현에 대해선 훨씬 더 많은 횟수로 반복될 수도 있다.
도 1의 3차원 메모리 셀 어레이를 구현하는 제 2 예가 도 8에 의해 도시되었고, 이 구조를 형성하는 프로세스는 도 9 내지 도 14에 관련하여 개괄된다. 이 구조는 이를테면 위에 기술된 것들과 같이, 구조 상에 피착되었을 때 전기적으로 도전성 또는 비-도전성인, 비휘발성 메모리 저장 소자들을 위한 임의의 유형의 물질을 사용하게 구성된다. NVM 소자는 LBL로부터 격리되고 하부 금속 전극과 워드라인 사이에 개재된다. 하부 전극은 LBL과 전기적으로 접촉하며 반면 워드라인은 절연체를 통해 LBL로부터 전기적으로 격리된다. 로컬 비트라인들(LBL)과 워드라인들(WL)과의 교차지점들에 NVM 소자들은 x 및 z-방향들로 서로 간에 전기적으로 격리된다.
도 8은 로컬 비트라인(LBL)의 단지 한 측 상에 이 제 2 구조의 예의 3개의 플레인들(111, 113, 115) 각각의 부분을 도시한 것이다. 워드라인들(WL) 및 메모리 저장 소자들(Mxy)은 2번의 마스킹 단계들을 사용하여, 플레인이 형성될 때 각 플레인 내에 정의된다. z-방향으로 그룹의 각 플레인을 교차하는 로컬 비트라인들은 그룹 내 마지막 플레인이 정의된 후에 전역적으로 정의된다. 도 8의 구조의 현저한 특징은 저장 소자들(Mxy)이 도 7의 예에서 행해지는 바와 같이 워드라인들(WL)과 수직 로컬 비트라인들(LBL) 사이에 절연체로서 사용되지 않고 이들의 각각의 워드라인들 밑에 있다는 것이다. 또한, 하부 전극은 각 저장 소자(Mxy)의 하측의 표면와 접촉하며 y-방향으로 측방으로 로컬 비트라인(LBL)까지 확장한다. 비트라인을 통하여, 하부 전극을 따라 측방으로, 저장 소자들(Mxy)(및 존재한다면, 장벽 금속의 선택적인 층)의 스위칭 물질을 통하여 수직으로 z-방향으로, 선택된 워드라인(WL)으로, 메모리 셀들 중 하나를 통해 도통된다. 이것은 도 7의 예에서 수직으로 서로의 위에 있는 서로 다른 플레인들 내 워드라인들을 전기적으로 단락되게 되는 저장 소자들(Mzxy)을 위해 도전성 스위칭 물질을 사용할 수 있게 한다. 도 8에 도시된 바와 같이, 워드라인들(WL)은 y-방향으로 로컬 비트라인들(LBL)에 미치지 않고 도 7의 예에 경우에서와 같이 동일한 z-위치에 워드라인과 로컬 비트라인 사이에 개재되는 비휘발성 메모리(NVM) 물질을 갖지 않는다. 유사하게 저장 소자들(Mxy)은 로컬 비트라인들(LBL)로부터 이격되고, 이에 하부 전극에 의해 전기적으로 연결된다.
x-y 방향으로 규칙적인 어레이 내 저장 소자들(Mzxy)을 가진 도 8의 3차원 구조의 한 플레인을 형성하기 위한 프로세스의 개요는 다음과 같다:
a. 연속한 유전체(절연체) 층 상에, 하부 전극, 스위칭 물질 및 (선택적으로) 장벽 금속의 스트립들을 내포하는 평행한 다수 세트들의 스택들을 형성하며, 스택들은 y-방향으로 연장되고 x-방향으론 서로 이격되어 있다. 이 중간 구조가 도 9에 도시되었다. 이 구조를 형성하는 프로세스는 하부 절연체(장치를 층(111) 내 기판으로부터 그리고 층들(113, 115) 내 하측 플레인들로부터 절연시키기 위해서), 전기적 도통 물질(예를 들면, 티타늄)의 하부 전극, 스위칭 NVM 물질 층, 상부 전극 장벽 금속(예를 들면, 백금), 및 이어 제 1 층의 포토레지스트 물질의 층들을 순차적으로 피착하는 것을 포함한다. 포토레지스트를 y-방향으로 이어지는 한 세트의 수평 라인들 및 간격들로서 패터닝한다. 포토레지스트 라인들의 폭은 스택들 사이의 간격들이 라인들의 폭보다 크게 되도록 마스크 물질의 라인들의 폭을 감소시키기 위해 감소된다(포토레지스트는 "가늘어" 진다). 이것은 서로 다른 플레인들 간에 다수 행의 스위칭 소자들의 있을 수 있는 후속되는 오정렬을 보상하고 공통의 수직 로컬 비트라인이 모든 플레인들 내에서 동시에 하부 전극에 접촉할 수 있게 하기 위한 것이다. 이것은 또한 스위칭 소자들의 크기(및 이에 따라 전류)를 감소시킨다. 포토레지스트를 마스크로서 사용하여, 스택은 에칭되고 하부 절연체층 상에서 정지한다. 이어 포토레지스트가 제거되고, 행들 간에 갭들은 또 다른 절연체(도 9에 도시되지 않음)로 채워지고 결과적인 구조는 평탄화된다.
b. 도 10 내지 도 12에 관련하여, 스택들 각각이 y-방향으로 2개의 이웃한 메모리 소자들을 결합하는 하부 전극을 내포하는 것인 개개의 메모리 소자들의 x-y 어레이를 형성하기 위해 분리된다.
1. 구조 상에 유전체 (절연체) 층을 피착한다.
2. x-방향으로 이어지는 평행한 라인들의 포토레지스트를 패턴하고 상부 절연체 층을 에치하여 이 층으로부터 도 10에 도시된 평행한 절연 스트립들(I1)을 형성한다. 이 에칭은 장벽 금속(또는 장벽 금속이 없다면 메모리 물질) 상에서 정지되고 절연체는 스택들(도시되지 않음) 사이의 갭들을 채운다.
3. 이와 같이 하여 형성된 어레이의 노출된 영역들은 절연체(I1)와는 다른 에칭 특성들을 가진 제 2 절연체(I2)로 채워지고, 이어 이것은 평탄화된다. 결과가 도 11에 도시되었다.
4. 이후에, 모든 남아있는 절연체(I1)는 노출된 I2를 마스크로서 사용하는 선택성 에칭에 의해 제거된다. 이어서 스페이서들은 도 12에 도시된 바와 같이 I2의 끝들을 따라 형성된다.
5. 스페이서들 및 I2 스트립들을 마스크로서 사용하여, 하부 전극 스트립들을 포함하여, 평행한 스택들이 에칭되고, 그럼으로써 하부 전극 스트립들을 이들 간에 트렌치들에 의해 격리시켜 각 스트립이 단지 2 개의 이웃한 메모리 소자들(Mzxy)에만 접촉하게 한다. 에치 마스크의 부분으로서 사용하기 위해 스페이서들을 형성하는 것에 대한 대안으로서, 포토레지스트 마스크가 대신에 형성될 수도 있다. 그러나, 이러한 포토레지스트 마스크가 오정렬될 잠재성이 있으며, 이의 피치는 스페이서들의 사용으로 얻어질 수 있는 만큼 작지 않을 수도 있다.
6. 이어 제 3 절연체층이 구조 상에, 그리고 지금 에칭된 트렌치들 내에 피착되고, 제 3 절연체 층은 노출된 스위칭 물질의 높이에 약간 위까지 에치 백되고, 그럼으로써 제 3 절연체들(I3)을 남긴다. 결과는 도 12에 도시되었고 단면이 한 하부 전극 라인을 따라 y-방향으로 도시되었다.
c. 이어 워드라인들은 노출된 영역 내 형성되고, 2개의 이웃한 메모리 소자들에의 오믹 접촉을 형성한다(이것은 다마센 프로세스이다).
1. 스페이서들이 먼저 제거된다. 결과는 도 13처럼 메모리 스택들(위로 면하는 필라들처럼)의 사각 x-y 어레이로서 도시되고, y-방향으로 2개의 이웃한 스택들은 각각은 공통의 하부 전극에 의해 연결된다. 필라들 사이에 하부 전극 위에 영역을 채우는 절연체(I2), 및 하부 전극들과 이웃 필라들을 분리하는 갭들 사이에 트렌치를 채우는 절연체(I3)는 명확성을 위해 도시되지 않았다.
2. 이어 도전성 워드라인 물질이 피착되고, 노출된 트렌치를 채우도록 CMP에 의해 제거되고, 절연체(13) 및 장벽 금속(있다면) 또는 메모리 물질 상에서 정지한다. 절연체(I2)는 도전성 워드라인 물질이 정의(다마센 프로세스로서)되는 트렌치를 형성하는 것에 유의한다. 워드라인들(WL)은 절연체(I3) 및 2개의 이웃한 메모리 스택들(여기에서는 장벽 금속과 함께 도시되었다) 위에 얹어져 있다. 결과적인 구조가 도 14에 도시되었다.
d. 앞에 처리 단계들은 일 그룹의 플레인들 내 각 플레인에 대해 반복된다. 한 플레인 내 메모리 소자들은 포토리소그래피 오정렬 때문에 또 다른 플레인 내 메모리 소자들와 정확히 정렬되지 않게 될 것임에 유의한다.
e. 모든 플레인들의 회로 소자들이 형성된 후에, 수직 로컬 비트라인들이 형성된다:
1. 상부 절연체가 상측의 플레인의 워드라인들 위에 피착된다.
2. 포토레지스트 마스크를 사용하여, 개개의 로컬 비트라인들을 위해 x-y "접촉" 패턴이 개방되고, 에칭이 일 그룹의 플레인들을 관통하여 줄곧 기판까지 수행된다. 다수 행들의 이들 개구들은 x-방향을 따라 워드라인들에 평행하게 정렬되나 y-방향으로 워드라인들 사이의 갭들 내 중간에서 이격된다. 이들 개구들의 크기는 워드라인들 사이의 간격보다는 작고 각 플레인 내 하부 전극들을 잘라내기 위해 x-방향으로 정렬된다. 에치가 몇개의 플레인들의 하부 전극들의 각 층을 관통하여 이동함에 따라, 이것은 하부 전극들 내로 2개의 세그먼트들로 분리하여 각 세그먼트는 단지 한 메모리 소자하고만 접촉하게 된다. 에칭은 기판까지 계속되어 선택 장치들(Qxy)에의 접촉들을 노출시킨다.
3. 이들 홀들은 금속으로 채워져 로컬 비트라인들을 형성하고, 각 로컬 비트라인이 임의의 다른 로컬 비트라인과도 무관하게 되게 상부 표면은 평탄화된다. 장벽 금속은 이 프로세스의 부분으로서 선택적으로 피착될 수도 있다. 결과적인 구조가 도 8의 수직 단면으로 도시되었다.
4. 대안적으로, 로컬 비트라인들을 위한 x-y "접촉" 패턴을 에칭하는 대신에, x-방향으로 연장되고 y-방향으로 이격된 슬릿들이 I2 산화물 영역들에서 에칭된다. 에칭은 일 그룹의 플레인들을 관통하여 기판까지 줄곧 수행되어 로컬 비트라인 필라들이 나중에 형성되는 트렌치들을 형성한다.
5. 이어 이들 트렌치들을 채우게 금속이 피착된다. 피착된 금속은 모든 플레인들 내 메모리 소자의 하부 전극과 접촉한다. 이어 금속은 x-방향으로 슬릿들을 가진 마스크를 사용하여 패터닝된다. 이 마스크를 통하여 에칭함으로써 금속 물질의 제거는 로컬 비트라인 필라들을 남긴다. x-방향으로 필라들 사이에 간격은 유전체 물질로 채워지고 구조의 상면까지 다시 평탄화된다.
제 3의 특정 구조의 예가 3개의 플레인들(121, 123, 125)의 소 부분을 도시한 도 15에 의해 도시되었다. 메모리 저장 소자들(Mzxy)은 또한 도전성 스위칭 물질로부터 형성된다. 이것은 제 2 예의 변형예이며, 도 15의 메모리 소자들은 개별적으로 하부 전극의 형상을 취하며 수직 로컬 비트라인(LBL)에 접촉한다. 도 8의 예의 하부 전극들은 도 15에 도시된 층들에서 빠져 있다.
도 15에 도시된 구조는 근본적으로 제 2 예에 대해 위에 기술된 것과 동일한 프로세스에 의해 만들어진다. 주요 차이는 제 2 예에서, 하부 전극에 대한 참조는 이 제 3 예에선 스위칭 물질로 대체되고, 제 2 실시예의 스위칭 물질에 대한 참조는 이 제 3 실시예에선 사용되지 않는다는 것이다.
도 8의 제 2 예 구조는 절연체 또는 전기 도체로서 피착되는 임의의 스위칭 물질에든 특히 적합하다. 도 15에 도시된 제 3 예 구조는 전기 도체(상변화 물질들, 탄소 물질들, 탄소 나노튜브들, 등의 물질들)로서 피착되는 스위칭 물질들에 주로 적합하다. 두 스택들 사이에 영역에 걸쳐있지 않게 스위칭 물질을 격리시킴으로써, 스위칭 소자들 사이에 도전성 단락의 가능성이 제거된다.
감소된 누설 전류들을 갖는 실시예들
통상적으로, 메모리 어레이의 가변 저항성 소자들을 통해 흐를 수 있는 누설 전류들을 감소시키기 위해 공통적으로 이들과 직렬로 다이오드들이 연결된다. 본 발명에 기술되는 매우 콤팩트한 3D 재프로그램가능 메모리는 누설 전류들을 감소된 채로 유지할 수 있는 반면 각 메모리 소자와 직렬의 다이오드를 요구하지 않는 아키텍처를 갖는다. 이것은 선택적으로 한 세트의 전역 비트라인들에 결합되는 짧은 로컬 수직 비트라인들로 가능하다. 이에 따라, 3D 메모리의 구조들은 반드시 세그먼트되고 메시에서 개개의 경로들 간에 결합들은 감소된다.
3D 재프로그램가능 메모리가 감소된 전류 누설을 가능하게 하는 아키텍처를 가질지라도, 이들을 더욱 감소시키는 것이 바람직하다. 앞에서 그리고 도 5에 관련하여 기술된 바와 같이, 판독 동작 동안에 기생 전류들이 존재할 수 있고 이들 전류들은 2가지 바람직하지 못한 영향들을 미친다. 먼저, 이들은 더 큰 파워 소비를 초래한다. 두 번째로, 그리고 더 심각하게, 이들은 감지되는 메모리 소자의 감지 경로에서 발생하여, 감지된 전류의 오류 판독을 야기할 수도 있다.
도 16은 도 1 및 도 3에 도시된 3D 메모리의 복수의 플레인들을 걸친 판독 바이어스 전압들 및 전류 누설을 도시한 것이다. 도 16은 도 1에 도시된 메모리의 3D 사시도의 부분의 x-방향을 따른 4 플레인들에 걸친 단면도이다. 도 1이 기판 및 2개의 플레인들을 도시하고 있지만 도 16은 한 플레인에서 다른 플레인으로 전류 누설의 영향을 더 잘 예시하기 위해 기판 및 4개의 플레인들을 도시한 것이 명백할 것이다.
도 5에 관련하여 기술된 일반적 원리에 따라, 도 16에 메모리 소자(200)의 저항성 상태가 판정되어질 때, 메모리 소자에 걸쳐 바이어스 전압이 인가되고 이의 소자 전류(IELEMENT)가 감지된다. 메모리 소자(200)는 플레인 4 상에 놓여있고 워드라인(210)(Sel-WLi) 및 로컬 비트라인(220)(Sel-LBLj)을 선택함으로써 액세스될 수 있다. 예를 들면, 바이어스 전압을 인가하기 위해서, 선택된 워드라인(210)(Sel-WLi)은 Ov에 셋되고, 대응하는 선택된 로컬 비트라인(220)(Sel-LBLj)은 감지 증폭기(240)에 의해, 턴 온된 선택 게이트(222)를 통해 0.5V와 같은 기준에 셋된다. 모든 플레인들 내 모든 다른 비선택된 워드라인이 또한 기준 0.5V에 셋되고 모든 비선택된 로컬 비트라인들 또한 기준 0.5V에 셋됨으로써, 감지 증폭기(240)에 의해 감지된 전류는 단지 메모리 소자(200)의 IELEMENT가 될 것이다.
도 1 및 도 16에 도시된 아키텍처는 모두가 감지 증폭기(240)에 대해 동일 전역 비트라인(250)(GBLi)을 공유하는 비선택된 로컬 비트라인들(LBLj+1, LBLj+2,...) 및 선택된 로컬 비트라인(Sel-LBLj)을 갖는다. 메모리 소자(200)의 감지 동안에, 비선택된 로컬 비트라인들은 이들의 각각의 선택 게이트로서 이를테면 게이트(232)를 턴 오프 되게 함으로써 단지 감지 증폭기(240)로부터 격리될 수 있다. 이렇게 하여, 비선택된 로컬 비트라인들은 플로팅된 상태로 있게 되고 0.5V에 있는 이웃 노드들에 의해 기준 0.5V에 결합할 것이다. 그러나, 이웃 노드들은 정확히 기준 0.5V에 있지 않는다. 이것은 0.5V이 인가되는 워드라인의 한 단부로부터 멀리서 점진적인 전압 강하를 초래하는 각 워드라인 내 유한한 저항(도 16에서 플레인에 수직하는)에 기인한다. 이것은 종국에 플로팅된 이웃한 비선택된 로컬 비트라인들이 기준 0.5V과는 약간 다른 전압에 결합하게 한다. 이 경우에, 도 16에 점선 흐름선들로 도시된 바와 같이 선택 및 비선택된 로컬 비트라인들 간에 누설 전류들이 있게 될 것이다. 이어 감지된 전류는 단지 IELEMENT만이 아니라 IELEMENT + 누설 전류들이 된다. 이 문제는 워드라인의 길이 및 저항율이 증가하면 더 악화된다.
이중-전역-비트라인 아키텍처
발명의 일 측면에 따라서, 3D 메모리는 x, y 및 z-방향들을 갖는 직교좌표에 의해 정의된 3차원 패턴으로 배열되고 z-방향으로 적층된 복수의 병렬 플레인들을 가진 메모리 소자들을 포함한다. 각 플레인 내 메모리 소자들은 복수의 전역 비트라인들과 연계하여 복수의 워드라인들 및 로컬 비트라인들에 의해 액세스된다. 복수의 로컬 비트라인들은 복수의 플레인들을 통해 z-방향에 있고 x-방향으로 행들과 y-방향들로 컬럼들의 2차원 사각 어레이로 배열된다. 각 플레인 내 복수의 워드라인들은 x-방향으로 연장되고 개개의 플레인들 내 복수의 로컬 비트라인들 사이에서 y-방향으로 이격되고 이들 로컬 비트라인들로부터 분리된다. 비휘발성의 재프로그램 메모리 소자는 워드라인과 로컬 비트라인 사이에 교차점에 근접하여 위치되고 워드라인 및 비트라인에 의해 액세스될 수 있으며, 일 그룹의 메모리 소자들은 공통의 워드라인 및 한 행의 로컬 비트라인들에 의해 병렬로 액세스될 수 있다. 3D 메모리는 각각 y-방향으로 자신의 컬럼 내 우수 및 기수 로컬 비트라인들에 사용하는 2개의 전역 비트라인들을 가진 이중-전역-비트라인 아키텍처를 더욱 포함한다. 이 아키텍처는 한 전역 비트라인이 선택된 로컬 비트라인에 액세스하기 위해 감지 증폭기에 의해 사용될 수 있게 하며 다른 전역 비트라인이 y-방향으로 선택된 로컬 비트라인에 이웃한 비선택된 로컬 비트라인들에 액세스하기 위해 사용될 수 있게 한다. 이렇게 하여, 이웃한 비선택된 로컬 라인들은 이웃한 비트라인들 간에 누설 전류들을 제거하기 위해 선택된 로컬 비트라인의 것과 정확히 동일하게 기준 전압에 셋될 수 있다.
도 17은 한 세트의 로컬 비트라인들에의 개선된 액세스를 위한 이중-전역-비트라인 아키텍처를 가진 3차원 메모리를 도시한 것이다. 3차원 메모리(10')의 아키텍처는 이러한 메모리의 부분의 등가회로 형태로 개요적으로 그리고 일반적으로 도시되었다. 이것은 위에 요약된 3차원 어레이의 특정한 예이다. 표준 3차원 직교좌표계(11)이 기준을 위해 사용되고, 벡터들 x, y 및 z 각각의 방향들은 바람직하게 다른 두 개와 직교하며 z-방향으로 적층된 복수의 평행한 플레인들을 갖는다. 로컬 비트라인들은 z-방향으로 수직으로 연장되고, x(행) 및 y(컬럼) 방향들로 규칙적인 2차원 어레이를 형성한다.
메모리 저장 소자들(Mzxy)은 기판(13) 위에 z-방향으로 서로 다른 거리들에 위치된 복수의 플레인들 내 형성된다. 두 플레인들 1 및 2이 도 17에 도시되었지만 전형적으로 4, 6 혹은 그 이상과 같이 더 있을 것이다. 거리 z에 각 플레인에서, 워드라인들(WLzy)은 x-방향으로 연장되고 로컬 비트라인들(LBLxy) 사이에서 y-방향으로 이격된다. 각 플레인의 각 한 행의 로컬 비트라인들(LBLxy)은 한 쌍의 워드라인들(WLzy, WLzy+1)에 의해 개재된다. 개별적으로 로컬 비트라인 워드라인 간에 교차점들은 로컬 비트라인이 플레인과 교차하는 각 플레인에서 발생한다. 개개의 메모리 저장 소자들(Mzxy)은 한 로컬 비트라인(LBLxy)과 이들 개개의 교차점들에 이웃한 한 워드라인(WLzy) 사이에 연결된다. 그러므로, 개개의 메모리 소자(Mzxy)는 로컬 비트라인(LBLxy)과 메모리 소자가 연결되는 워드라인(WLzy) 간에 적합한 전압들을 가함으로써 어드레스될 수 있다. 전압들은 메모리 소자의 상태가 현존의 상태에서 요망되는 새로운 상태로 변하게 하는데 전기 자극을 제공하기 위해 선택된다. 이들 전압들의 레벨들, 기간 및 그외 다른 특징들은 메모리 소자들을 위해 사용되는 물질에 따른다.
3차원 메모리 셀 구조의 각 "플레인"은 전형적으로 도전성 워드라인들(WLzy)이 위치되는 층과, 플레인들을 서로로부터 전기적으로 격리시키는 유전체 물질의 층인 적어도 2개의 층들로 형성된다. 또한, 추가의 층들이 예를 들면 메모리 소자들(Mzxy)의 구조에 따라, 각 플레인 내에 있을 수도 있다. 플레인들은 반도체 기판 상에 서로 위에 적층되고 로컬 비트라인들(LBLxy)은 각 플레인 -이를 관통하여 로컬 비트라인들이 확장한다- 의 저장 소자들(Mzxy)에 연결된다.
근본적으로 도 17에 도시된 3차원 메모리(10')는 2배의 전역 비트라인들를 갖는 전역 비트라인들의 구조를 제외하고 도 1에 도시된 3D 메모리(10)와 유사하다.
내부 메모리 소자들을 외부 데이터 회로들에 선택적으로 연결하기 위한 회로는 바람직하게 반도체 기판(13) 내에 형성된다. 이 특정의 예에서, 선택 또는 스위칭 장치들(Qxy)의 2차원 어레이가 이용되는데, x는 x-방향으로 장치의 상대적 위치를 주며, y는 y-방향으로 이의 상대적 위치를 준다. 개개의 장치들(Qxy)는 예들로서 선택 게이트 또는 선택 트랜지스터일 수 있다.
한 쌍의 전역 비트라인들(GBLxA, GBLxB)이 y-방향으로 연장되고 첨자에 의해 표시된 x-방향으로 상대적 위치들을 갖는다. 개개의 장치들(Qxy) 각각은 로컬 비트라인을 한 전역 비트라인에 결합한다. 근본적으로, 한 행 내 각 로컬 비트라인은 대응하는 한 쌍의 전역 비트라인들 중 하나에 결합될 수 있다. 한 컬럼의 로컬 비트라인들을 따라, 우수 로컬 비트라인들은 대응하는 한 쌍의 전역 비트라인 중 제 1 비트라인에 결합될 수 있고 기수 로컬 비트라인들은 대응하는 한 쌍의 전역 비트라인 중 제 2 비트라인에 결합될 수 있다.
이에 따라, 거의 x'-위치에 한 쌍의 전역 비트라인들(GBLx'A, GBLx'B)은, x'-위치에, 그리고 y-방향을 따른 로컬 비트들(LBLx'y)이 대안적으로 한 쌍의 전역 비트라인들(GBLx'A, GBLx'B )에 결합할 수 있게 선택 장치들(Q)의 소스 또는 드레인에 개별적으로 연결될 수 있다. 예를 들면, x=1 위치(LBL11, LBL13,...)에 y-방향으로 컬럼을 따른 기수 로컬 비트라인들은 각각 선택 장치들(Q12, Q13,...)을 통해 x=1에 한 쌍의 전역 비트라인의 제 1 비트라인(GBL1A)에 결합될 수 있다. 유사하게, x=1 위치에 동일 컬럼을 따른 우수 로컬 비트라인들(LBL12, LBL14,...)은 각각 선택 장치들(Q12, Q14,...)을 통해 x=1에 한 쌍의 전역 비트라인의 제 2 비트라인(GBL1B)에 결합될 수 있다.
판독 및 또한 전형적으로 프로그램 동안에, 각 전역 비트라인은 전형적으로, 턴 온 되어 있는 대응하는 선택 장치를 통해 액세스함으로써 한 로컬 비트라인에 결합된다. 이에 따라, 감지 증폭기는 결합된 전역 비트라인을 통해 로컬 비트라인에 액세스할 수 있다.
한 세트의(이 예에선, 한 행으로서 지정된)의 로컬 비트라인들을 대응하는 한 세트의 전역 비트라인들에 연결하기 위해서, 제어 게이트 라인들(SGy)은 x-방향으로 연장되고, y-방향으로 공통의 위치를 갖는 단일의 한 행의 선택 장치들(Qxy)의 제어 단자들(게이트들)에 연결한다. 이에 따라, 한 세트의 한 페이지의 메모리 소자들이 병렬로 액세스될 수 있다. 그러므로 선택 장치들(Qxy)는 제어 게이트 라인들(SGy)중 어느 것이 이것이 연결된 선택 장치들을 턴 온 시키는 전압을 수신하는가에 따라, 한번에 x-방향(y-방향으로 동일 위치를 갖는)을 걸쳐 한 행의 로컬 비트라인들(LBLxy)을 대응하는 전역 비트라인들의 대응하는 것들에 연결한다. 이중-전역-비트라인 아키텍처에서, 거의 각 x-위치에 한 쌍의 전역 비트라인들이 있다. x-방향들을 따른 한 행의 로컬 비트라인들이 각 한 쌍의 대응하는 전역 비트라인들 중 제 1 비트라인에 연결될 수 있다면, y-방향을 따라, 이웃한 한 행의 로컬 비트라인들은 각 한 쌍의 대응하는 전역 비트라인들 중 제 2 비트라인에 결합될 수 있을 것이다. 예를 들면, x-방향을 따른 한 행의 로컬 비트라인들(LBL11, LBL21, LBL31,...)은 제어 게이트 라인(SG2)을 통해 선택 장치들(Q11, Q21, Q31,...)을 턴 온 시킴으로써 각 한 쌍의 대응하는 전역 비트라인들(GBL1A, GBL2A, GBL3A,...) 중 제 1에 결합된다. y-방향을 따라, x-방향을 따라 있는 이웃한 한 행의 로컬 비트라인들(LBL12, LBL22, LBL32,...)은 제어 게이트 라인(SG2)을 통해 선택 장치들(Q12, Q22, Q32,..)을 턴 온 시킴으로써 각 한 쌍의 대응하는 전역 비트라인들(GBL1B, GBL2B, GBL3B,...) 중 제 2에 결합된다. 유사하게, 다음 이웃한 한 행의 로컬 비트라인들(LBL13, LBL23, LBL33,...)은 각 쌍의 제 1 비트라인과 제 2 비트라인 간에 교번하는 방식 각 한 쌍의 대응하는 전역 비트라인들(GBL1A, GBL2A, GBL3A,...) 중 제 1에 결합된다.
각 한 쌍의 대응하는 전역 비트라인들의 서로 다른 것들을 사용하여 한 행의 로컬 비트라인들 및 이웃한 행에 액세스함으로써, 한 행 및 이웃한 한 행의 로컬 비트라인들은 독립적으로 동시에 액세스될 수 있다. 이것은 한 행 및 이의 이웃한 한 행의 로컬 비트라인들 모두가 동일 대응하는 전역 비트라인들을 공유하는, 도 1에 도시된 단일의-전역-비트라인 아키텍처의 경우와는 대조적이다.
도 16에 관련하여 논의된 바와 같이, 이웃한 행들에 기인한 누설 전류들은 전류 누설을 제거하기 위해서 이웃한 비트라인들이 독립적으로 기준 전압에 셋될 수 없을 때 잘 제어되지 않는다.
도 18은 도 17의 이중-전역-라인 아키텍처 3D 어레이에서 누설 전류들의 제거를 도시한 것이다. 누설 전류의 분석은 도 16에 관련하여 기술된 것과 유사하다. 그러나, 이중-전역-비트라인 아키텍처에 있어서, 선택된 로컬 비트라인(220)(Sel-LBLj)는 기준 전압(예를 들면, 0.5V)에 유지되는, 한 쌍의 전역 비트라인(GBLiA) 중 제 1 비트라인을 통해 메모리 소자(200)가 감지 증폭기(240)에 의해 감소될 수 있게 한다. 동시에, 이웃한 로컬 비트라인(230)은 한 쌍의 전역 비트라인(GBLiB) 중 제 2 비트라인에 의해 독립적으로 액세스될 수 있다. 이것은 이웃한 로컬 비트라인(230)이 동일 기준 전압에 셋될 수 있게 한다. 선택된 로컬 비트라인(220) 및 이의 이웃한 로컬 비트라인(y-방향을 따른) 모두가 동일 기준 전압에 있기 때문에, 서로에 이웃한 두 로컬 비트라인들 간에 누설 전류들은 없게 될 것이다.
이중-전역-비트라인 아키텍처는 도 1에 도시된 아키텍처에 비교하여 메모리 어레이 내 전역 비트라인들의 수를 2배가 되게 한다. 그러나, 이 단점은 메모리 소자들 간에 덜 누설 전류들을 메모리 어레이에 제공함으로써 벌충된다.
단일측 워드라인 아키텍처
발명의 또 다른 실시예에 따라, 3D 메모리는 x, y 및 z-방향들을 가진 직교좌표에 의해 정의되는 3차원 패턴으로 배열되고 z-방향으로 적층된 복수의 평행한 플레인들을 가진 메모리 소자들을 포함한다. 각 플레인 내 메모리 소자들은 복수의 워드라인들, 및 복수의 전역 비트라인들과 연계하여 로컬 비트라인들에 의해 액세스된다. 복수의 로컬 비트라인들은 복수의 플레인들을 통해 z-방향에 있고 x-방향으로 행들과 y-방향들로 컬럼들의 2차원 사각 어레이로 배열된다. 각 플레인 내 복수의 워드라인들은 x-방향으로 연장되고 개개의 플레인들 내 복수의 로컬 비트라인들 사이에서 y-방향으로 이격되고 이들 로컬 비트라인들로부터 분리된다. 비휘발성 재프로그램 메모리 소자는 워드라인과 로컬 비트라인 사이에 교차점에 근접하여 위치되고 워드라인 및 비트라인에 의해 액세스될 수 있으며, 일 그룹의 메모리 소자들은 공통의 워드라인 및 한 행의 로컬 비트라인들에 의해 병렬로 액세스될 수 있다. 3D 메모리는 각 워드라인이 한 행의 메모리 소자들에만 연결되는 단일측 워드라인 아키텍처를 갖는다. 이것은 두 행들의 메모리 소자들 사이에 한 워드라인을 공유하는 대신 각 한 행의 메모리 소자들에 대해 한 워드라인을 제공하고 워드라인들에 대해 어레이에 걸쳐 메모리 소자를 연결함으로써 달성된다. 한 행의 메모리 소자들 또한 대응하는 한 행의 로컬 비트라인들에 의해 액세스될 때, 워드라인을 넘어 한 행의 로컬 비트라인들에 대한 결합의 확장은 없다.
각 워드라인이 하나는 워드라인의 일 측을 따른 행에 이웃하고 또 다른 하나는 다른 측을 따른 행에 이웃한, 2개의 대응하는 행들의 로컬 비트라인들에 연관된 2개의 이웃한 행들의 메모리 소자들에 연결되는, 이중 측 워드라인 아키텍처는 앞에서 기술되었다. 예를 들면, 도 1 및 도 3에 도시된 바와 같이, 워드라인(WL12)은 일 측에서 각각 로컬 비트라인들(LBL12, LBL22, LBL32,...)에 연관된 제 1 행(또는 페이지)의 메모리 소자들(M114, M124, M134,...)에 연결되고, 또한 또 다른 측에서 각각 로컬 비트라인들(LBL13, LBL23, LBL33,...)에 연관된 제 2 행(또는 페이지)의 메모리 소자들(M115, M125, M135,...)에 연결된다.
도 19는 단일측 워드라인 아키텍처를 개요적으로 도시한 것이다. 각 워드라인은 단지 한 측에서만 한 행의 로컬 비트라인들에 연관된 이웃한 한 행의 메모리 소자들에 연결된다.
도 1에 도시된 이중 측 워드라인 아키텍처를 가진 3D 메모리 어레이는 어레이의 끝에 있는 것들을 제외하고 각 워드라인이 한 쌍의 워드라인들에 의해 대체될 단일측 워드라인 아키텍처로 수정될 수 있다. 이에 따라, 각 워드라인은 한 행의 메모리 소자들에만 연결되고 있다. 이에 따라, 도 1에 도시된 워드라인(WL12)은 이제 도 19에서 한 쌍의 워드라인들(WL13, WL14)에 의해 대체된다. WL13은 한 행의 메모리 소자들(M114, M124, M134,...)에 연결되고, WL14은 한 행의 메모리 소자들(M115, M125, M135,...)에 연결됨을 알 것이다. 전에 기술된 바와 같이, 한 행의 메모리 소자들은 병렬로 판독 또는 기입되는 페이지를 구성한다.
도 20은 단일측 워드라인 아키텍처를 가진 3D 어레이의 한 플레인 및 기판을 도시한 것이다. 도 3의 이중 측 워드라인 아키텍처로부터 가면, 유사하게, 도 3에 WL12은 도 20에 쌍 WL13, WL14에 의해 대체될 것이다, 등등. 도 3에서, 전형적인 이중 측 워드라인(예를 들면, WL12)은 두 행들의 메모리 소자들(워드라인의 양 측에)에 연결된다. 도 20에서, 각 단일측 워드라인 (예를 들면, WL13)은 한 행의 메모리 소자들에만 연결된다.
또한, 도 20은 동일한 한 행의 로컬 비트라인들(예를 들면, LBL12, LBL22, LBL32,...)을 공유하는 두 행의 메모리 소자들(M113, M123, M133,..., 및 M114, M124, M134,...)에 의해 정의되는 유닛으로서 소거될 수 있는 최소 한 블록의 메모리 소자들을 도시한 것이다.
도 21은 도 19 및 도 20의 단일측 워드라인 아키텍처 3-D 어레이에서 누설 전류들의 제거를 도시한 것이다. 누설 전류의 분석은 도 16에 관련하여 기술된 것과 유사하다. 그러나, 단일측 워드라인 아키텍처로서, 선택된 로컬 비트라인(220)(Sel-LBLj)은 별도의 워드라인들(210, 212)에 걸쳐 이웃 비트라인(230)에 결합되지 않는다. 이에 따라, 이웃 로컬 비트라인들 간에 누설 전류는 없을 것이며, 전역 비트라인(250) 및 로컬 비트라인(220)을 통해 감지 증폭기(240)에서 감지 전류는 단지 메모리 소자(IELMENT)의 전류로부터의 전류일 것이다.
단일측 워드라인 아키텍처는 도 1에 도시된 아키텍처에 비해 메모리 어레이 내 워드라인들의 수를 2배가 되게 한다. 그러나, 이 단점은 메모리 소자들 간에 덜 누설 전류들을 가진 메모리 어레이를 제공함으로써 벌충된다.
도 22는 도 19에 도시된 단일측 워드라인 아키텍처를 가진 3D 어레이의 부분의 투영도이다. 다시, 도 7에 도시된 이중-측 워드라인 아키텍처에 대한 투영도와 유사하게, 도 22는 단일측 워드라인 아키텍처에 대한 구현의 한 특정의 예이다. 도 7과 비교하여 주 차이는 각 워드라인이 한 행의 메모리 소자들에 일 측에 연결된다는 것이다. 앞에서 설명된 바와 같이, 이 아키텍처는 y-방향으로 복수의 워드라인들에 걸친 비트라인 대 비트라인 결합을 분리시키는 잇점을 갖는다.
3D 어레이는 먼저 피착되었을 때 비-도전성인 메모리 소자(NVM) 물질의 사용을 위해 구성된다. 앞에서 논의된 유형의 금속 산화물이 이 특징을 갖는다. 도 6에 관련하여 설명된 바와 같이, 물질의 서로 반대되는 측들의 전극들 상에 가해진 적합한 전압들에 응하여 이들 전극들 사이에 도전성 필라멘트들가 형성된다. 이들 전극들은 어레이 내 비트라인 및 워드라인이다. 물질은 그외에는 비-도전성이기 때문에, 워드라인과 비트라인과의 교차-점들에 메모리 소자들을 서로로부터 격리시킬 필요성이 없다. 몇몇 메모리 소자들은, 도 22의 경우에 y-방향으로 수직 비트라인들의 서로 대향하는 측들을 따라 수직한 방위로 놓여지고 모든 플레인들을 관통하여 위로 확장하는 NVM 물질의 스트립들인, 단일의 연속한 물질층에 의해 구현될 수 있다. 도 22의 구조의 현저한 잇점은 일 그룹의 플레인들 내에 모든 워드라인들 및 이들 밑에 절연 스트립들이 단일의 마스크의 사용에 의해 동시에 정의될 수 있어 이에 따라 제공 프로세스를 크게 단순화시킨다는 것이다.
도 22를 참조하면, 3차원 어레이의 4개의 플레인들(101, 103, 105, 107)의 소 부분이 도시되었다. 도 19의 등가회로의 것들에 대응하는 도 22 어레이의 소자들은 동일 참조부호들에 의해 확인된다. 도 22는 도 19의 2개의 플레인1 및 플레인2와 이에 더하여 이들의 위에 에 2개의 추가의 플레인들을 도시함에 유의한다. 모든 플레인들은 동일 수평 패턴의 워드라인들, 유전체 및 메모리 저장 소자(NVM) 물질을 갖는다. 각 플레인 내에 금속 워드라인들(WL)은 x-방향으로 연장되고 y-방향으로 서로 이격된다. 각 플레인은 이의 워드라인들을 자신의 밑에 플레인의 워드라인들, 혹은 플레인(101)의 경우엔 이 밑에 기판 회로 성분들의 워드라인으로부터 격리시키는 한 층의 절연 유전체를 포함한다. 각 플레인을 관통하여 확장하는 것은 수직 z-방향으로 연장되고 x-y 방향으로 규칙적인 어레이를 형성하는 일군의 금속 로컬 비트라인(LBL) "필라들"이다.
각 비트라인 필라는, 기판 내에 또한 형성되는 x-방향으로 연장되는 선택 게이트 라인들(SG)에 의해 게이트들이 구동되는 기판 내에 형성된 선택 장치들(Qxy)을 통해 필라 간격과 동일한 피치로 y-방향으로 이어지는 실리콘 기판 내에 한 세트의 전역 비트라인들(GBL) 중 하나에 연결된다. 스위칭 장치들(Qxy)은 통상의 CMOS 트랜지스터들(또는 수직 npn 트랜지스터들)일 수 있으며 다른 통상의 회로를 형성하기 위해 사용되는 것과 동일한 프로세스를 사용하여 제조될 수 있다. MOS 트랜지스터들 대신 npn 트랜지스터들을 사용하는 경우에, 선택 게이트(SG) 라인들은 x-방향으로 연장되는 베이스 접촉 전극 라인들으로 대체된다. 도 22엔 도시되지 않았지만 기판 내에는 감지 증폭기들, 입력-출력(I/O) 회로, 제어 회로, 및 이외 어떤 다른 필요한 주변 회로가 또한 제조된다. x-방향으로 각 한 행의 로컬 비트라인 필라들에 대해 한 선택 게이트 라인(SG)과 각 개개의 로컬 비트라인(LBL)에 대해 한 선택 장치(Q)가 있다.
비휘발성 메모리 소자(NVM) 물질의 각 수직 스트립은 수직 로컬 비트라인들(LBL)과 모든 플레인들 내 수직으로 적층된 복수의 워드라인들(WL) 사이에 개재된다. 바람직하게 NVM 물질은 x-방향으로 로컬 비트라인들(LBL) 사이에 존재한다. 메모리 저장 소자(M)는 워드라인(WL)과 로컬 비트라인(LBL)과의 각 교차지점에 위치된다. 메모리 저장 소자 물질에 대해 위에 기술된 금속 산화물의 경우에, 교차하는 로컬 비트라인(LBL)과 워드라인(WL) 사이에 NVM 물질의 작은 영역은 교차하는 라인들에 인가되는 적합한 전압들에 의해 도전성(셋) 상태와 비-도전성(리셋) 상태 간에 제어가능하게 교번된다.
또한 플레인들 사이에 LBL과 유전체 사이에 형성되는 기생 NVM 소자가 있을 수 있다. 유전체 스트립들의 두께를 NVM 물질층의 두께(즉, 로컬 비트라인들과 워드라인들 간에 간격)에 비해 크게 되게 선택함으로써, 동일 수직 워드라인 스택 내 워드라인들 간에 상이한 전압들에 의해 야기되는 필드는 충분히 작아지게 할 수 있어 기생 소자는 현저한 량의 전류를 결코 도통하지 않는다. 유사하게, 다른 실시예들에서, 비-도통 NVM 물질은 이웃 LBL들 간에 동작 전압들이 프로그램 임계값 미만에 머물러 있다면 이웃 로컬 비트라인들 사이에 그대로 있을 수 있다.
단일측 워드라인 아키텍처는 이중 측 아키텍처에 비해 메모리 어레이 내 워드라인들의 수를 2배가 되게 한다. 이 단점은 메모리 소자들 간에 덜 누설 전류들을 가진 더 분할된 메모리 어레이를 제공함으로써 벌충된다.
예시적인 실시예들이 바람직하게 직교하는 축선들을 가진 3D 좌표계를 사용하여 기술되었지만, 로컬 비트라인들(LBL), 워드라인들(WL) 및 전역 비트라인들(GBL)이 90도와는 다른 각도들에 교차하는 다른 실시예가 가능하고 고찰된다.
수직 비트라인들 및 측방으로 정렬된 능동 소자들을 가진 판독/기입 소자들의 3D 어레이
소거된 상태부터 시작하여 프로그램되어야 하는 전하 저장 소자들을 가진 메모리 장치들와는 달리, 앞서 기술된 가변 저항성 메모리 소자는 주어진 상태부터 시작함이 없이 이의 상태들 중 어느 하나에 기입될 수 있다. 이러하기 때문에, 전하 저장 유형의 판독/소거/프로그램 메모리와 비교하여 판독/기입(R/W) 메모리라고 언급된다. 이에 따라, 앞에서 언급된 저항성 메모리 소자들은 R/W 메모리 소자들 또는 R/W 소자들로서 알려져 있다. 이러한 R/W 소자들의 3D 어레이는 3D 상호연결된 저항성 메시로서 간주될 수 있다.
앞에서 기술된 바와 같이, 통상적으로, 다이오드들은 저항성 메시에서 누설 전류들을 감소시키기 위해 공통적으로 3D 메모리 어레이의 R/W 소자들과 직렬로 연결된다. 워드라인과 비트라인 간에 각 교차점에 걸쳐, 직렬로 적층된 다이오드를 가진 R/W 소자(앞에서 NVM라고도 지칭된)이 배치된다. 다이오드는 전형적으로 NVM과 비교해서 크기가 훨씬 더 크다. 이에 따라, 다이오드들은 NVM 위에 층을 형성하며 실질적으로 메모리의 두께를 증가시킨다.
도 1 및 도 7에 관련하여 앞서 기술된 상대적으로 짧은 수직 비트라인들을 가진 3D 어레이는 저항성 메시의 상호연결성, 따라서 누설을 제한시키는데 도움을 준다.
또한, 도 19에 관련하여 앞서 기술된 3D 어레이를 위한 단일측 워드라인 아키텍처 또한 저항성 메시를 세그먼트하고 상호연결성 및 누설을 더욱 감소시키는데 도움을 준다.
R/W 소자의 물질 및 특성에 따라, 누설에 감소는 매 R/W 소자와 직렬의 다이오드를 없앨 수 있는 생육 3D 어레이를 가능하게 한다. 적어도, 짧은 비트라인들 및 단일-측 워드라인들에 의해 가져온 누설의 감소는 생육 3D 어레이가 각 R/W 소자와 직렬의 덜 이상적인 다이오드(혹은 "라우지(lousy) 다이오드"로서 간주될 수도 있는 것)를 채용할 수 있게 한다.
발명의 일 측면에 따라서, R/W 소자들의 2D 어레이의 복수의 층들에 사용되는 수직 방향의 방위로 놓인 비트라인들 및 각 층 내에 수평 또는 측 방향으로 워드라인들을 갖고, 다이오드와 직렬의 각 R/W 소자는 교차점에서 워드라인과 비트라인 간에 측 방향으로 형성된다. 수평 또는 측 방향으로 다이오드 및 R/W 메모리 소자를 정렬시킴으로써, 각 층의 워드라인들의 두께는 증가되지 않는다. 또한, 다이오드는 비트라인 구조의 부분으로서 형성 또는 탑재되고, 그럼으로써 이를 위한 추가의 공간을 소비함이 없이 다이오드를 제공한다.
본 발명의 또 다른 측면에 따라서, 종래기술에서처럼 수직으로 층별로가 아니라, 병렬로 모든 층들 상에 측방으로, R/W 소자들 및 다이오드들이 형성되는 프로세스에 의해 3D 어레이가 형성된다. 이것은 단순한 복수-층 구조를 생성하고, 포탈(portal)을 개구하여 희생층들의 단면을 노출시키고, 측 방향으로 노출된 층들 각각에서 미세 구조들을 형성함으로써 달성된다. 이 프로세스는 다이오드들이 포함되든 그렇지 않든간에 잇점이 있다.
다이오드들과 같은 능동 장치들을 형성하는 것은 고온 프로세스이다. 전에 금속화가 행해졌다면, 금속은 후속하는 고온 프로세스들을 견딜 수 있어야 할 것이다. 이것은 이들의 더 나은 도전율 및 절약을 위해서 알루미늄 또는 구리의 사용을 배제할 수도 있다. 워드라인들에서 증가된 저항은 누설 문제들을 악화시킬 수 있다.
본 프로세스는 모든 층들에 대한 고온 프로세스가 함께 무리를 이룰 수 있게 하며, 워드라인들에 대한 금속화가 고온 프로세스 후에 수행될 수 있게 한다.
도 23은 수직 로컬 비트라인들 및 수평으로 형성된 능동 메모리 소자들 및 다이오드들을 가진 바람직한 3D 메모리 구조를 도시한 것이다. 3D 메모리 구조는 x-y-z 좌표계에 관련하여 정의된다. 로컬 비트라인들은 z-방향에 있고, 워드라인들은 x-방향에 있고 전역 라인들은 y-방향에 있다.
3D 구조는 두 부분들을 포함하는 것으로서 간주될 수 있다. 공통적으로 FEOL("Front End OF (manufaturing) Lines")이라 지칭되는 베이스 부분은 선택 또는 스위칭 장치들(Qxy)과 같은 능동 소자들이 형성되는(또한 도 1 및 도 7 참조) 반도체 기판에 의해 지지된다. 전역 라인들 및 여러 금속 접촉 패드들로서 작용하는 일련의 금속 라인들은 능동 소자들 위에 형성된다. 각 선택 장치(Qxy)는 금속 라인에 연결된 소스 및 드레인 단자에 연결된 드레인을 갖는다. 이에 따라, 선택 장치는 금속 라인과 드레인 단자 간에 스위칭으로서 기능한다. 전에 기술된 바와 같이, x-방향을 따라 주어진 y에 대한(Qxy)은 x-방향을 따라 이어지는 폴리 라인 형태의 공통 게이트를 갖는다. 예를 들면, 선택신호 SG1이 Q11, Q21, Q31,...의 y=1에 대해 공통 게이트 상에 발현되었을 때, x=1, 2, 3,...을 따른 드레인 단자들은 각각 전역 라인들(GBL1, GBL2, GBL3,...)에 연결된다. 나중에 알게 되는 바와 같이, 드레인 단자들은 접촉 패드들(310)을 통해 각각의 로컬 비트라인들 또는 워드라인들에 연결된다.
베이스 부분 위에 제 2 부분을 BEOL("Back End of (Manufacturing) Lines")라 지칭한다. BEOL는 R/W 물질, 워드라인들 및 수직 로컬 비트라인들의 복수의 층들이 형성되는 곳이다. 로컬 비트라인들은 FEOL 부분에서 각각의 접촉 패드들에 연결된다. 개요적으로, z-방향으로 복수의 로컬 비트라인들(330)은 한 세트의 접촉 점들(310)에 연결된다. z-방향을 따라, 한 스택의 메모리 소자 층들이 형성된다. 각 층에, 한 쌍의 워드라인들(340)은 서로 대향하는 측들로부터 한 세트의 로컬 비트라인(330)을 둘러싼다. 예를 들면, 한 세트의 로컬 비트라인들(LBL11, LBL21, LBL31,...)은 층 1에 워드라인들(WL10, WL11) 및 층 2에 (WL20, WL21),...에 의해 둘러싸인다.
비트라인(330)은 바람직하게 P+ 폴리실리콘으로부터 형성된다. 워드라인에 이웃한 비트라인의 영역 내에 영역(332)은 N+ 도핑으로 도핑된다. 이에 따라, 다이오드(336)는 워드라인(340)에 이웃할 때 비트라인(330)의 각 영역 내에 형성된다. 각 워드라인(340)과 다이오드(336) 사이에는 R/W 메모리 소자(346)가 형성된다. 바람직한 실시예에서, 저항성 메모리 소자(346)는 워드라인(340) 옆에 Ti 층(344) 및 이 옆에 HfOx 층(342)에 의해 형성된다. 3D 구조의 상부 층은 질화물층(350)에 의해 캡핑(cap) 된다. 이에 따라, R/W 소자들(342, 344) 및 다이오드들(332, 330)의 여러 층들은 x-방향을 따라 각 수직 로컬 비트라인(330)(예를 들면, LBL11, LBL21, LBL31,...)에 관하여 형성되고 따라서 이들은 일 측 상에서 각각의 비트라인들(330)에, 그리고 다른 측 상에서 후속하여 형성된 각각의 워드라인들 WL(340)(예를 들면, WL10, WL20, WL30,...)에 결합된다. 유사하게 R/W 소자들 및 다이오드들이 x-방향을 따라 동일한 한 세트의 비트라인들(330)(LBL11, LBL21, LBL31,...)의 또 다른 측 상에 형성되고 각각의 워드라인들(WL11, WL21, WL31,...)에 또한 연결된다.
BEOL 부분의 다른 볼륨들은 산화물(320)과 같은 유전체에 의해 채워진다. 이에 따라, 3D R/W 어레이는 각 R/W 소자와 이의 각각의 비트라인 간에 직렬의 다이오드를 제외하고 도 19에 개요적으로 도시된 것과 유사하게 형성된다.
도 24a는 교차점에서 한 쌍의 워드라인과 비트라인 간에 형성된 R/W 소자 및 다이오드를 더 상세히 도시한 것이다. 일실시예에서, R/W 메모리 소자(346)는 Ti층(344) 및 HfOx 층(342)으로 형성된다. Ti 층은 워드라인(340)에 전기적으로 접촉하고 HfOx 층(342)은 다이오드(336)와 전기적으로 접촉한다. 비트라인(330)은 일반적으로 P+ 폴리실리콘으로서 도핑된다. 그러나, 워드라인(340)과 같은 워드라인과의 교차점이 있는 곳인 영역(332)에는 N+로서 반대 도핑된다. 결과적인 PN 접합은 워드라인(340)과 로컬 비트라인(330) 간에 R/W 소자(346)와 직렬로 배치된 다이오드(336)를 효과적으로 형성한다.
도 24b는 워드라인(340)과 로컬 비트라인(330)과의 각 교차점 사이에 직렬의 R/W 메모리 소자(346) 및 다이오드(336)의 등가회로를 개요적으로 도시한 것이다.
도 23와 도 24a 및 도 24b에도 도시된 3D 메모리 구조는 각 메모리 소자가 이웃 로컬 비트라인들에의 전류 결합을 감소시키기 위해 다이오드 격리를 가진 3D 메모리를 실현하는 잇점을 갖는다. 다이오드가 z-방향으로 각 메모리 소자 위에 형성되는 종래 기술의 구조와는 달리, 메모리 소자(346)의 수평 (x-방향) 방위는 각 다이오드가 로컬 비트라인의 영역으로서 형성될 수 있게 하며, 그럼으로써 추가의 공간을 차지하지 않는다.
도 25a ~ 도 25f는 여러 처리 단계들에서 도 23에 도시된 3D 메모리의 BEOL (상부) 부분의 형성을 도시한 것이다.
도 25a는 FEOL 베이스 층 위에 형성되는 복수층 구조로서 BEOL 부분의 형성을 도시한 것이다. 전체 구조는 산화물(320) 및 희생 물질층(322)이 교번하는 복수의 층들의 샌드위치로서 형성된다. 비도핑된 폴리실리콘은 쉽게 에칭되고 다른 구조들에 의해 대체될 수 있기 때문에 희생층(322)을 형성하기 위해 바람직하게 사용된다. FEOL 베이스 층에는 앞에서 기술된 바와 같이 각각의 전역 라인과 드레인 단자들 간에 스위칭하는 스위칭 장치들(Qxy)이 형성된다. 바람직하게 W 또는 TiN의 금속 패드는 연결하기 위해 각 드레인 단자 상에 형성된다. 이에 한 층의 산화물(320)이 이어진다. 이어 산화물층은 금속 패드들과 같은 높이가 되게 평탄화된다. 이어서, 비도핑된 폴리실리콘(322)과 산화물(320)이 교번하는 층들의 샌드위치가 놓여진다. 샌드위치는 보호 질화물층(350)에 의해 캡핑된다. 바람직한 실시예에서, 또 다른 희생 산화물층이 질화물층 위에 피착된다.
도 25b는 복수의 로컬 비트라인들(330)이 도 25a의 3D 구조에서 형성되어질 트렌치들의 형성을 도시한 것이다. 근본적으로 3D 구조에서 x-방향을 따라 이어지는 수직 트렌치들이 에칭되어 로컬 비트라인들이 형성되어질 트렌치들을 형성할 수 있게 하드 마스크("HM") 피착 및 리소그래피가 셋업된다. 트렌치들은 로컬 비트라인들이 접촉 패드들과 접촉하기 위해 형성되어지도록 x-방향으로 접촉 패드들과 일렬이 된다.
도 25c는 도 25b의 트렌치들 내에 로컬 비트라인들의 형성을 도시한 것이다. HM 제거 후에, BOE("버퍼드 산화물 에치)는 상부 층으로서의 질화물층을 노출시키는 구조를 청정하게 하는데 도움을 준다. 이어, 트렌치들을 P+ 폴리로 채움으로써 로컬 비트라인들(330)이 형성된다(x-방향을 따른 슬랩 형태로). 이어 P+ 폴리는 평탄화된다.
도 25d는 층상 3D 구조를 측방에서 액세스하기 위한 포탈의 형성을 도시한 것이다. 이것은 각 층 내에 R/W 소자들, 다이오드들 및 워드라인들과 같은 구조들이 병렬로 모든 층들에 대해 형성될 수 있게 한다. 이것은 HM 피착 및 이에 이은 리소 및 에치에 의해 달성된다.
도 25e는 각 층 내에 구조들을 형성하기 위한 홈형상 공간들의 형성을 도시한 것이다. 모든 층들에 대한 홈형상 공간들은 병렬로 생성된다. 이것은 KOH 습식 에치 및 이에 이어 로컬 비트라인들의 컬럼들에까지 비도핑된 폴리를 선택적으로 제거하는 제 2의 등방성 홈 에치에 의해 달성된다.
이어 로컬 비트라인들의 슬랩들의 노출된 대역들은 기체-상 도핑 프로세스에 의해 N+로 반대 도핑된다. 이것은 로컬 비트라인들의 노출된 표면 바로 밑에 PN 접합을 생성할 것이다.
또 다른 실시예에서, 로컬 비트라인들은 N+ 폴리실리콘으로 형성된다. 이어 다이오드는 P+ 확산에 의해 만들어질 것이다.
다이오드들이 구현되지 않는 또 다른 실시예에서, N+ 도핑은 생략될 것이다. 이 경우에, 로컬 비트라인들은 금속으로 형성될 수 있다.
도 25f는 R/W 층 및 이에 이어 모든 홈형상 공간들 각각에 대해 워드라인의 형성을 도시한 것이다. 홈형상 공간은 제 1 BOE(버퍼드 산화물 에칭) 에칭된다. 이어 R/W 물질은 제 1 층(342)(예를 들면, HFOx)의 원자층 피착에 의해 형성된다. 이에 이어 화학기상 피착에 의해 제 2 층(344)(예를 들면, Ti(티타늄))이 피착된다.
다음에, 워드라인들(340)이 형성될 수 있다. 모두가 도 25e에 기술된 바와 같이 완성되는 다이오드들(332, 330)의 능동 소자들을 형성하는 고온 프로세스에 있어서, 후속 고온 열화에 관하여 자신의 도전율을 위해 금속화가 최적화될 수 있다. 예를 들면, 알루미늄 또는 구리가 피착될 수도 있을 것이다. 다른 실시예들에서, TiN 및 이에 이어진 화학기상 피착에 의한 W(티타늄)의 벌크층과 같은 고온 금속들이 또한 고찰될 수 있다. 여러 피착들로부터의 과잉은 에치 백될 수 있다.
도 25g는 먼저 x-방향을 따른 로컬 비트라인 슬랩의 부분들을 제거함으로써 개개의 로컬 비트라인 컬럼들의 형성을 도시한 것이다. 이어 결과적인 보이드들은 도 23에 도시된 바와 같이 산화물(320)로 채워진다. 상부 표면은 화학기계식 연마에 의해 평탄화된다.
도 26a ~ 도 26b는 금속 라인들 및 도 23에 도시된 3D 메모리의 워드라인들(340)에 액세스하기 위한 접촉들의 형성을 도시한 것이다. 근본적으로, 워드라인들은 3D 메모리 구조의 상부 또는 하부로부터 접촉들에 의해 액세스된다. 각 워드라인은 수직 라이저(riser) 컬럼에 의해 3D 메모리 구조의 표면에서 금속 라인에 연결된다.
도 26a는 3D 구조가 서로 다른 층들에서 오프셋을 제공하기 위해 계단화 한 것을 도시한 것이다. 서로 다른 층들을 계단화함으로써, 각 층에 워드라인들은 맨 위로부터 이의 라이저 컬럼을 위해 방해받지 않는 경로를 가질 것이다. 바람직하게, 액세스는 워드라인들의 단부들에서 된다. 예를 들면, 계단화하는 것은 표면에 금속 라인들이 한 단부로부터 모든 워드라인들에 액세스하는 것에 비해 절반의 밀도에 있도록 x-방향을 따라 3D 구조의 양 단부들에 형성된다. 계단화하여 워드라인들의 각 층에 대해 방해받지 않는 뷰(view)를 생성한 후에, 계단화 동안에 제거된 볼륨은 산화물로 다시 채워지고 평탄화된다.
도 26b는 라이저 컬럼들에 의해 각각의 워드라인들에 연결하는 표면 금속 라인들의 형성을 도시한 것이다. 라이저 컬럼들을 위한 공간들은 라이저 컬럼을 위한 길을 만들기 위해 계단식 층들의 각각의 상부부터 에칭된다. 이어, 결과적인 보이드는 워드라인을 3D 구조의 상부 표면에 연결하는 라이저 컬럼(316)으로 채워진다.
일실시예에서, 라이저 컬럼(314)는 상부 표면에 형성된 금속 라인(312)에 의해 연결될 수 있다.
다음 단락에서 더 상세히 기술될 발명의 또 다른 측면에 따라서, 워드라인들은 도 22에 도시된 것들과 같은, 전역 비트라인들의 일부를 통해 액세스된다.
도 27은 전역 워드라인들로서 작용하는 도 22에 도시된 전역 비트라인들의 일부를 전용하는 등의 3D 구조의 베이스 부분에 금속 와이어들에 의해 워드라인들이 액세스되는 또 다른 실시예를 도시한 것이다. 일실시예에서, 워드라인에의 연결은 도 26a 및 도 26b에서와 같은 3D 구조의 상부에 금속 라인에 이어진다. 연결 브리지로서 작용하는 상부에 금속 라인을 갖고, 제 2 컬럼 라이저(316)은 밑으로 관통하여 접촉 패드들(310) 중 하나를 통해 적합한 전역 워드라인과 접촉한다. 제 2 라이저 컬럼들(316)을 형성하기 위해서, 컬럼들은 3D 구조의 상부로부터 비워지고 이어 금속과 같은 도전성 물질로 채워진다. 이어 연결 브리지들로서 작용하는 상부에 금속 라인들(312)이 형성된다.
수직 비트라인들 및 수평 워드라인들의 효율적 디코딩
본 발명의 또 다른 측면에 따라서, x-y 플레인에 R/W 소자들의 2D 어레이의 복수의 층들을 갖는 3D 메모리는 각 층 사이에 한한 워드라인들 및 모든 층들에 공통인 z-방향으로 수직 로컬 비트라인들의 어레이에 의해 액세스될 수 있다. y-방향을 따른 복수의 금속 라인들은 3D 메모리의 베이스 부분 또는 상부 표면에 제공된다. 제 1 세트의 금속 라인들은 선택된 그룹 수직 로컬 비트라인들에 액세스를 허용하기 위해 스위칭가능하게 연결되고, 제 2 세트의 금속 라인들은 층들 중 어느 하나 내 선택된 워드라인에 액세스를 허용하기 위해 스위칭가능하게 연결된다.
한 세트의 금속 라인들은 선택된 다수 세트들의 로컬 비트라인들 및 워드라인들을 위한 전역 액세스 라인들로서 사용된다. 선택된 다수 세트들의 로컬 비트라인들 및 워드라인들로의 한 세트의 금속 라인들의 스위칭은 3D 메모리의 베이스 부분에 한 세트의 스위칭 트랜지스터들에 의해 달성된다. 금속 라인들이 3D 메모리의 상부 표면에 위치될 때, 한 세트의 라이저 컬럼들은 스위칭 트랜지스터들에서 금속 라인들로의 연결들을 제공한다.
앞에서 기술된 바와 같이, 3D 메모리 어레이는 베이스 층(FEOL) 부분 및 복수의 층들의 메모리 소자 플레인들을 가진 또 다른 부분(BEOL)을 갖는다. 도 1, 도 7 및 도 22에 관련하여 앞에서 기술된 실시예들에서, 전역 비트라인들로서 작용하는 한 세트의 금속 라인들은 3D 구조의 베이스 부분(FEOL)에 형성된다.
본 발명에서 세트 내 모든 금속 라인들이 로컬 비트라인들을 디코딩하기 위해 사용되는 것은 아니다. 대신에 이들 중 일부는 각 층으로부터 2개로서, 한 세트의 선택된 워드라인들을 디코딩하기 위해 유보된다. 이 구성은 매우 확장가능한 디코딩 아키텍처를 제공한다. 이것은 워드라인들 및 로컬 비트라인들의 임의의 조합의 디코딩을 허용한다. 이것은 또한 로컬 워드라인들로 워드라인들의 세그먼트화를 허용하며, 그럼으로써 워드라인 저항 및 3D 저항성 메시의 상호작용성을 감소시키는데 도움을 준다.
도 28은 한 세트의 전역 라인들 및 선택 장치들을 통해 3D 메모리 어레이에서 수직 비트라인들 및 수평 워드라인들의 효율적 디코딩을 도시한 것이다. z-방향을 따라 적층된 4 층들을 가진 3D 어레이의 예가 도시되었다. 도 17 및 도 23에 도시된 3D 어레이와 유사하게, 4 층들은 수직 또는 z-방향으로 2D 어레이의 로컬 비트라인들에 의해 액세스될 수 있다. 각 층에는 y-방향을 따라 서로 이격된 한 세트의 워드라인들이 있게 될 것이며 각 워드라인은 x-방향을 따라 이어진다.
도 28은 선택된 한 페이지의 로컬 비트라인들(LBL11, LBL21, LBL31, LBL(P-1)1, LBLP1)의 양 측들 상에 둘러있는, 각 층 상에 선택된 한 쌍의 워드라인들로부터 구성된 한 블록의 메모리 소자들만을 도시한 것이다. 이에 따라, WL10 및 WL11은 층 1에서 선택된 한 쌍의 워드라인들이며; WL20 및 WL21은 층 2에서 선택된 한 쌍의 워드라인들이며; WL30 및 WL31은 층 3에서 선택된 한 쌍의 워드라인들이며; WL40 및 WL41은 층 4에서 선택된 한 쌍의 워드라인들이다. 블록은 2*P_b1*L_Layer의 메모리 소자들로부터 구성된다. 현 예에서, P_b1 = P이고 L_Layer = L이어서, 2PL 메모리 소자들에 이른다.
선택된 한 페이지의 로컬 비트라인들의 디코딩은 이전과 유사한 것으로서, 선택된 한 페이지의 로컬 비트라인들에 액세스하기 위해 전역 비트라인들로서 작용하는 제 1의 한 세트의 P 금속 라인들(GBL1, GBL2, GBL3, GBLP)이 있다. 메모리 아키텍처는 동일한 한 페이지의 로컬 비트라인들 주위에 각 층 상에 2개의 워드라인들(우수 및 기수)을 갖기 때문에, 전역 워드라인들로서 작용하는 제 2의 한 세트의 2x4 금속 라인들이 있다. 4 층들 각각에서 각각 기수 워드라인들(WL11, WL21, WL31, WL41)을 위한 4개의 금속 라인들(GWL11, GWL21, GWL31, GWL41)의 좌측면을 갖고, 금속 라인들은 제 1의 한 세트의 양 측 상에 분포된다. 유사하게, 4 층들 각각에서 각각 우수 워드라인들(WL10, WL20, WL30, WL40)을 위한 4개의 금속 라인들(GWL10, GWL20, GWL30, GWL40)의 우측면이 있다. 선택된 워드라인들 및 로컬 비트라인들에의 금속 라인들(전역 라인들)의 연결들은 SG1과 같은 선택라인에 의해 제어되는 선택 장치들(Qxy)을 통해 된다.
도 29는 도 28에 도시된 3D 어레이를 위한 제 1 아키텍처에 따른 워드라인들 및 R/W 소자들을 위한 BEOL(3D 메모리의 상부 부분)를 도시한 것이다. 제 1 BEOL 아키텍처에서, 전역 라인들(전역 워드라인들 및 전역 비트라인들을 포함한다)은 수직 로컬 비트라인들의 필라들 각각으로부터 오프셋된다(~1F; F는 피처(feature)의 길이이다). 유닛 셀은 치수 XF*YF를 갖는다. XF는 비트라인 필라 내지 비트라인의 간격(~4F)에 의해 제한된다. YF는 로컬 WL 내지 로컬 WL 내지 R/W 물질 내지 BL 필라(-2.5F)에 의해 제한된다. 이들은 각 층에 대해 ~10F2의 셀 크기를 준다. 복수의 층들에 대해 분할(amortized)되었을 때, 셀 크기는 XF*XY/L_layer이다. 그러나, WL 드라이버들에 의해 점유되는 공간을 고려할 때, 유효 셀 크기 = XF*XF/L_layer + 2*XF*XF/P_b1이며, L_층 = 층들의 수이며 P_b1은 병렬로 판독 또는 기입되는 한 페이지의 셀들 내 비트라인 수이다. 그러므로, WL 드라이버들에 기인한 백분률 손실 = 2*L_층/P_bl이다.
블록은 공통 게이트 선택라인(예를 들면, SG1)을 통해 한 뱅크의 선택 장치들을 활성화함으로써 선택될 수 있다. 이에 따라, FEOL(3D 메모리의 베이스 부분)의 레이아웃은 P + 2L 금속 라인들 및 이에 더하여 (P+2L)*(각 층 내 한 쌍의 워드라인들의 수)과 동일한 선택 장치들의 수를 수용해야 할 것이다. 각 선택 장치는 3D 메모리의 베이스 부분(또는 FEOL 플레인) 상에 활성 영역이다. 전형적으로, 선택 장치는 한 쌍의 소스 및 드레인 확산 부위들 상에 폴리 게이트를 갖고 기판 상에 형성된다. 한 뱅크의 선택 장치들에 대해서, 공통의 폴리 라인은 병렬로 한 뱅크의 선택 장치들에 대해 제어할 수 있게 한다.
도 30a는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 1 실시예를 도시한 것이다. 폴리 라인의 양측들 상에, 복수의 선택 트랜지스터들이 존재하고, 각각은 로컬 비트라인 필라 또는 접촉과 일치하는 이의 소스 및 드레인을 갖는다는 것이 이해될 것이다. 선택 트랜지스터들은 도 28에 도시된 선택 장치들(Qxy)이다. 전역 라인들에 비트라인들 및 워드라인들을 위한 선택 장치들은 y-방향을 따른 필라들 사이의 간격에 의해 제한된 크기를 가짐을 알 수 있다. 그러나, 로컬 비트라인 필라에 이웃한 2개의 접촉들이 동일 전역 비트라인에 연결되기 때문에, 2개의 뱅크들의 선택 장치들이 병렬로 사용될 수 있게 함으로써 구동 파워를 2배가 되게 하는 잇점을 갖는다. 그러므로, 승수 M=2을 갖는다.
도 30b는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 2 실시예를 도시한 것이다. 능동 소자들을 전역 라인들을 기준으로 하여 대각으로 형성함으로써, 선택 장치들의 길이는 SQRT(2) 배만큼 증가될 수 있다. 그러나, 2개의 뱅크들의 선택 장치를 2배가 되게 하는 특징은 로컬 비트라인 필라에 이웃한 2개의 접촉 점들이 동일 전역 라인에 연결되지 않기 때문에 사용될 수 없다. 그러므로, 이것은 승수 M=1만을 갖는다.
도 30c는 BEOL이 도 29의 제 1 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 3 실시예를 도시한 것이다. 제 3 실시예는 제 2 실시예의 M=1로 감소된 구동 파워의 부족을 극복하게 작용한다. 도 30c에 레이아웃으로, 로컬 비트라인 필라의 양측들 상에 2개의 접촉들은 동일 전역 라인에 연결된다. 이에 따라, M은 2와 같다.
도 31은 도 28에 도시된 3D 어레이에 대한 제 2 아키텍처에 따른 워드라인들 및 R/W 소자들을 위한 BEOL(3D 메모리의 상부 부분) 레이아웃을 도시한 것이다. 제 2 BEOL 아키텍처에서, 전역 라인들(전역 워드라인들 및 전역 비트라인들을 포함한다)은 3D 메모리의 상부 부분 상에 형성된다. 전역 라인들은 수직 로컬 비트라인들의 필라들에 정렬된다. 유닛 셀은 치수 XF*YF을 갖는다. XF는 비트라인 필라 내지 비트라인 간격(~2F)에 의해 제한된다. YF는 로컬 WL 내지 로컬 WL 내지 R/W 물질 내지 BL 필라 및 접촉(-3.5F)을 위한 추가의 공간에 의해 제한된다. 이들은 각 층에 대해 ~7F2의 셀 크기를 준다. 각 비트라인 필라는 전역 라인과 접촉한다.
도 32는 y-z 플레인에서 도 31의 BEOL 레이아웃의 단면을 도시한 것이다. 근본적으로, 로컬 비트라인 또는 워드라인은 선택 트랜지스터의 한 단자 상에 놓여지며, 선택 트랜지스터 및 3D 메모리 위에 전역 라인들 중 하나를 가진 라이저 컬럼을 통해 연결한다.
도 33은 BEOL이 도 31의 제 2 아키텍처를 가질 때 유닛 블록의 FEOL 레이아웃의 제 1 실시예를 도시한 것이다. 로컬 비트라인 필라의 양측들 상에 2개의 접촉들이 있고 이들은 동일 전역 라인에 연결된다. 이에 따라, M은 다시 2와 같다.
도 33에 도시된 제 2 아키텍처의 제 1 실시예는 도 30a에 도시된 제 1 아키텍처의 제 1 실시예와 유사하다. 동일한 방식으로, 도 30b 및 도 30c에 각각 도시된 제 1 아키텍처의 제 2 및 제 3 실시예들은 쉽게 제 2 아키텍처에 맞게 개조될 수 있다.
도 34는 주변 회로들을 포함한 전체 3D 어레이의 개요적 평면도를 도시한 것이다. 로컬 비트라인들 및 워드라인들 모두를 디코딩하기 위해 전역 라인들을 사용하는 본 아키텍처는 매우 확장가능함을 알 것이다. 전역 워드라인 드라이버들, 감지 증폭기들 및 블록 선택 드라이버들은 어레이의 동일 측 또는 하나 거른 측 상에 있을 수 있다.
저 전류 구조들을 가진 판독/기입 소자들의 3D 어레이
본 발명의 또 다른 측면에 따라서, 3D 어레이의 판독/기입(R/W) 메모리 소자들을 가진 비휘발성 메모리가 제공된다. 각 R/W 메모리 소자는 2개의 저항성 상태들 중 적어도 하나로 셋 또는 리셋될 수 있다. R/W 메모리의 판독은 한 이들 저항성 상태들로부터 비롯되는 대응하는 전류를 검출함에 의한다. 저 전류 및 고 저항성 상태들을 갖고 동작하는 것이 바람직하다. 이들 저항성 상태들의 저항은 R/W 소자들의 치수에도 의존한다. 각 R/W 소자는 워드라인와 비트라인 간에 교차점에 형성되기 때문에, 치수는 프로세스 기술에 의해 사전의 결정된다. 발명의 이 측면은 R/W 메모리 소자의 저항을 조절하는 또 다른 자유도를 제공한다. 이것은 워드라인에서 비트라인으로의 회로 경로에서 감소된 단면 접촉을 가진 시트 형태로 전극을 제공함으로써 달성된다. 이것은 R/W 메모리 소자가 더 증가된 저항을 갖게 하며 따라서 더 감소된 전류들로 동작할 수 있게 한다. 시트 전극은 셀 크기를 거의 증가시키지 않고 형성된다.
일실시예에 따라, 수직 방향 방위로 놓인 비트라인들은 복수의 층들의 2D 어레이들에 사용된다. 각 층은 수평 또는 측방향으로 워드라인들을 가진 2D 어레이의 R/W 소자들이다. 각 R/W 소자는 한 쌍의 접촉들을 통해 교차점에 워드라인과 비트라인 간에 측방향으로 형성된다. 또한, 접촉들의 적어도 하나는 저 전류 R/W 소자들을 실현하기 위해서 사전의 조절가능한 단면 영역을 가진 구조를 갖는다.
한 바람직한 실시예에서, 접촉들 중 하나는, R/W 소자와 비트라인 간에 시트 전극 연결 형태이다. 시트 전극은 R/W 소자가 비트라인과 직접 교차하였다면 이의 단면 영역으로부터 실질적으로 감소된 사전에 조절가능한 단면 영역을 갖는다.
또 다른 바람직한 실시예에서, 시트 전극은 자신이 R/W 소자의 부분이다. 이의 감소된 단면은 R/W 소자가 감소된 전류로 동작할 수 있게 한다.
저 전류 R/W 소자들의 3D 메모리 어레이를 동작시키는 것은 파워를 절약하고 워드라인의 유한한 저항에 기인하여 이를 따른 임의의 전위차(potential differentials)을 감소시키는 잇점이 있다. 워드라인에 걸쳐 더 균일한 전압을 유지하는 것은 3D 어레이에서 상이한 R/W 소자들 간에 누설 전류들을 감소시킬 수 있게 한다.
도 35는 수직 로컬 비트라인들 및 수평으로 형성된 능동 R/W 메모리 소자들을 가진 바람직한 3D 메모리 구조를 도시한 것이다. 3D 메모리 구조는 x-y-z 좌표계에 관련하여 정의된다. LBL(440)과 같은 로컬 비트라인들은 z-방향에 있고, WL(470)과 같은 워드라인들은 x-방향에 있다.
3D 구조는 두 부분들을 포함하는 것으로서 간주될 수 있다. 공통적으로 FEOL("Front End Of (Manufacturing) Line")이라 지칭되는 베이스 부분은 능동 소자들이(도시되지 않았지만, 예를 들면 도 1, 도 7, 도 23, 도 27을 참조) 형성될 수 있는 반도체 기판에 의해 지지된다.
도 35는 BEOL("Back End Of (Manufacturing) Line")이라 지칭되는 베이스 부분 위에 제 2 부분을 도시한 것이다. BEOL는 R/W 물질, 워드라인들 및 수직 로컬 비트라인들의 복수의 층들이 형성되는 곳이다. LBL(440)과 같은 로컬 비트라인들은 각각의 접촉 패드들(310)을 통해 FEOL 부분 내 구조들에 연결된다. z-방향을 따라, 한 스택의 메모리 소자 층들이 형성된다. 각 층에서, 각 한 행의 로컬 비트라인들(440)은 한 쌍의 워드라인들 WL(470)에 의해 둘러싸인다.
비트라인(440)는 바람직하게 N+ 폴리실리콘으로부터 형성된다. 바람직한 실시예에서, 저항성 R/W 메모리 소자는 HFOx층(430)에 의해 형성된다. 바람직하게, TiN층(460) 또한 워드라인을 위한 장벽층으로서 작용하게 워드라인(470) 상에 형성된다. HFOx층(430)은 비트라인(440)의 측 상에 피착된다.
본 발명의 3D 메모리와 같은 RRAM 장치들 상에 사용될 수 있는 R/W 물질들 또한 도 6에 관련하여 앞에서 기술되었다. 일반적으로, 장치는 제 1 및 제 2 전극들(도체들) 간에 스위칭 물질을 가진 캐패시터 유사 구조이다. 애노드로서 작용하는 제 1 전극은 Al(반응성), Pt, Pd, Au, Ag, TiN, TaN, TaCN, Ti(반응성)/TiN, Ni, C, Co 중 하나를 포함한다. 캐소드로서 작용하는 제 2 전극은 다음 중 하나를 포함한다: Pt, Pd, Au, Ag, Cu, TiN, TaN, TaCN, W, n+Si.
스위칭 물질들은 2개의 범주들 중 하나에 주로 속한다. 제 1 범주는 Me 도핑된 산화물들의 구조를 갖는 복합 산화물들이며 Me은 Me1Me2...0x이다. 예들은 PCMO (PrCaMnO), LCMO (LaCaMnO), LaSrGaMg(Co)0, (CeO2)x(GdO0.5)y, Cu:MoOx/GdOx, Nb:STO (Nb:SrTiO),..., Cu:ZrOx,..., Y(Sc)SZ(Yt(Sc) 안정화된 ZrOx), 도핑된 Y(Sc)SZ: YTiZrO, YZrON,...이다.
제 2 범주는 단일의 층들 또는 이중 층들의 구조를 갖는 구조 TMO들(천이 금속 산화물들)을 가진 바이너리 산화물들이다: Me1Ox/Me2Ox... 예들은 WOx, HfOx, ZrOx, TiOx, NiOx, AlOx, AlOxNy, ZrOx/HfOx, AlOx/TiOx, Ti02/TiOx, GeOx/HfOxNy,...이다.
이전의 실시예들에서, R/W 소자 회로는 TiN층(460)이 워드라인에 접촉하는 일 측과 비트라인 상에 HFOx층(430)과 접촉하는 다른 측을 갖도록 회로의 부분을 형성하기 위해 R/W 소자가 비트라인 및 워드라인 둘 다에 이웃하게 함으로써 형성된다. 그러나, 이것은 워드라인을 비트라인에 이들의 교차점에서 교차시킴으로써 접촉 영역(472)이 정의되게 하는 회로를 통하는 임의의 전류 경로를 수반할 것이다. 이 접촉 영역(472)은 워드라인 및 비트라인 자신들의 치수를 변경함이 없이는 달라질 수 없다.
본 구조는 근본적으로 워드라인과 비트라인과의 교차점에서 이들 사이에 더 많은 오프셋을 갖는다. 이것은 TiN층(460)과 HFOx층(430) 간에 갭을 생성한다. 워드라인(470)(바깥과의 금속 상호작용을 감소시키기 위해 TiN층(460)에 의해 클래드된다)과 R/W 물질을 구성하는 HFOx/TiOx층(430) 간에 연결을 제공하기 위해서 시트 전극 형태인 추가의 전극(400)이 제공된다. 바람직하게, 추가의 전극(400)은 위에 기술된 바와 같이 R/W 소자의 애노드 전극으로서 작용한다.
시트 전극(400)은 2개의 넓은 면 표면들 및 4개의 끝면 표면들을 갖는다. 시트 전극(400)의 두께는 끝면 표면들 중 하나를 위한 사전에 특정된 단면 영역(402)을 얻기 위해 조정될 수 있다. 시트 전극(400)은 각 교차점에 워드라인과 비트라인 필라 사이에 R/W 소자를 포함하는 인라인 회로에 직렬로 이의 표면들의 반분에 연결된다. 두 표면들 중 하나는 넓은 면 표면이고 두 표면들 중 다른 하나는 끝면 표면이다.
예를 들면, 시트 전극(400)은 넓은 면 표면을 통해 일 측 상에 그리고 끝면 표면을 통해 또 다른 측에 연결된다. 이에 따라, 이의 두께를 제어함으로써, 시트 전극의 치수는 흐르는 전기 전류를 위한 단면 영역(402)을 갖게 조절될 수 있다. 이 단면 영역은 특정 반도체 처리에 의해 통상적으로 고정되는 워드라인 및 비트라인의 치수들과는 무관하다. 예를 들면, 이 단면 영역은 이전의 실시예들에서 단면 영역이었을 영역(472)보다 실질적으로 더 작아지게 조절될 수 있고, 그럼으로써 회로를 통해 전류 흐름을 제어하기 위한 독립적 파라미터를 제공한다.
오프셋 사이에 공간은 질화물과 같은 절연체(410)로 채워진다. 일실시예에서, 시트 전극(400)은 이의 플레인을 갖고 형성되거나 이의 넓은 면 표면들 중 하나는 워드라인(470)에 이웃한 TiN층(460)과 접촉하고 단면 영역(406)을 가진 이의 끝면 표면들 중 하나는 비트라인 필라(440)에 이웃한 R/W 물질층(430)과 접촉한다. 앞에서 기술된 바와 같이, 전의 구조들이 접촉 단면 영역(472)을 갖지만, 시트 전극의 끝면 표면은 이제 실질적으로 더 작은 접촉 단면 영역(402)을 갖는다.
일실시예에서, 추가 전극(400)은 금속 또는 TiN 또는 탄소와 같은 도전성 물질로부터 구성된다.
대안적 실시예에서, 추가 전극(400)은 자신이 HfOx 또는 TiOx와 같은 금속 산화물들로부터 구성되는 R/W 소자이다. 이 경우에, 로컬 비트라인 필라(440) 상에 R/W 물질 클래딩(430)은 선택적이다.
기술된 실시예는 추가 시트 전극(400)의 넓은 면이 x-y 플레인에서 워드라인의 표면에 이웃하게(층(460)과 같은 임의의 개재된 층과 더불어) 형성되게 하기 위한 것이다. 워드라인이 비트라인 필라로부터 오프셋된 반면, 시트 전극은 워드라인에서 비트라인으로 전기 회로를 완성하기 위해 비트라인 필라에 이웃한 자신의 끝면 표면을 갖는다.
요점은 워드라인과 비트라인 간에 전기 회로에 전류를 제어하기 위한 제어가능한 단면 영역을 도입하는 것이다. 이에 따라, 시트 전극이 전기 회로와 직렬로 배치되지만 자신의 넓은 면이 비트라인 필라에 결합되고 자신의 끝면이 워드라인에 결합되는 다른 실시예들 또한 고찰된다.
이에 따라, 3D 메모리에 있어서, R/W 소자들의 여러 메모리 층들(3개가 도시되었다)은 x-방향을 따른 각 수직 로컬 비트라인(330)에 관하여 형성되고 따라서 이들은 일 측 상에서 시트 전극(400)을 통해 각각의 비트라인들(440)에 결합되고 다른 측 상에서 각각의 워드라인들 WL(470)에 결합된다. 유사하게 R/W 소자들 및 워드라인들이 x-방향을 따른 각 비트라인의 서로 대향한 측 상에 형성된다.
BEOL 부분의 다른 볼륨들은 산화물(320)과 같은 유전체에 의해 채워진다. 이에 따라, 3D R/W 어레이는 도 19에 개요적으로 도시된 된 것과 유사하게 형성된다.
도 36a ~ 도 36c은 여러 처리 단계들에서 도 35에 도시된 3D 메모리의 BEOL (상부) 부분의 형성을 도시한 것이다.
도 36a는 FEOL 베이스 층(도시되지 않음)의 위에 형성되는 복수층 구조로서 BEOL 부분의 형성을 도시한 것이다. 전체 구조는 시트 전극층(400), 희생 물질층(410) 및 산화물층(320)의 복수의 교번하는 층들의 샌드위치로서 형성된다.
바람직하게 W 또는 TiN의 금속 패드는 형성될 로컬 비트라인 컬럼에의 연결을 위해 산화물(320)의 제 1 베이스 층 상에 형성된다. 이어 한 층의 산화물은 금속 패드들의 높이와 동일하게 되게 평탄화된다. 이어 제 2 베이스 산화물층(320)이 피착된다. 이에 이어 연속하여 시트 전극층(400), 희생 물질층(410) 및 산화물층(320)을 포함하는 3개씩의 층들을 피착한다. 이 3개씩의 층은 종국에 메모리 구조의 한 층을 구성할 것이다. 일반적으로, 3D 메모리가 가질 메모리 구조의 모든 층에 대해 하나의 이러한 3개씩이 있게 될 것이다. 샌드위치는 보호층(420)에 의해 캡핑된다.
한 바람직한 실시예에서, 시트 전극층(400)은 TiN 또는 대안적으로 WN, TaN, TaCN, Al, W, 또는 탄소의 피착이다. 희생층(410)은 질화물이 쉽게 에칭되고 다른 구조들에 의해 대체될 수 있기 때문에 이것의 피착이다. 보호층(420)은 P-폴리이거나 대안적으로 탄소와 같은 하드-마스크 또는 진보된-패터닝층들이다.
도 36b은 복수의 로컬 비트라인들이 도 35의 3D 구조에서 형성되어질 트렌치들(402)의 형성을 도시한 것이다. 근본적으로 3D 구조에서 x-방향을 따라 이어진 수직 트렌치들이 에칭되어 로컬 비트라인들이 형성되어질 트렌치들을 형성할 수 있게 하드 마스크("HM") 피착 및 리소그래피가 셋업된다. 트렌치들은 로컬 비트라인들이 접촉 패드들와 접촉하기 위해 형성되어지도록 x-방향으로 접촉 패드들과 일렬로 된다.
도 36c는 한 행의 비트라인들이 종국에 형성되어질 x-방향을 따라 트렌치들(402)이 절단되는 도 36b에 도시된 구조의 사시도이다. 비트라인들 간에 공간은 산화물로 채워질 것이다. 이에 따라, 트렌치를 따라 대안적으로 비트라인 및 산화물 컬럼들로 채워진다. 이 구조를 달성하는 2가지 방법들, 즉 트렌치 프로세스 및 다마센 프로세스가 있다. 트렌치 프로세스에서, 트렌치는 먼저 비트라인 물질의 벌크로 채워지고 이어서 공간들이 이들 사이에서 절단되고 산화물으로 채워진다. 다마센 프로세스에서, 트렌치는 먼저 산화물로 채워지고 공간들이 이들 사이에서 개방되고 비트라인들로 채워진다.
도 37a ~ 도 37i는 트렌치 프로세스를 사용한 도 36c의 트렌치들 내 로컬 비트라인 구조들의 형성을 도시한 것이다.
도 37a는 확장된 비트라인 구조가 먼저 트렌치를 채우고 이어 공간들이, 충전된 트렌치로부터 비워져 서로 이격된 개개의 비트라인들을 생성하는 트렌치 프로세스를 도시한 것이다. 비워진 곳은 종국에 산화물로 다시 채워질 것이다.
HfOx 또는 TiOx와 같은 R/W 물질(430)의 제 1 층은 ALD(원자 층 피착)에 의해 피착된다. 이에 이어 LPCVD에 의해 N+ 폴리(440)의 보호층이 이어진다.
도 37b는 금속 패드(310)를 노출시키기 위해 트렌치/비워진 곳의 바닥 표면이 에칭되는 것을 도시한 것이다. 이것은 트렌치들(402)의 개구들을 통한 비등방성 에치에 의해 달성된다.
도 37c는 트렌치들 내 벌크 비트라인 구조들의 형성 및 이에 이어 각 비트라인 구조의 양측 상에 포탈들을 개구하는 것을 도시한 것이다. HM 제거 후에, BOE("버퍼드 산화물 에치)는 상부 층으로서 P-폴리층(420)을 노출시키는 구조는 청정하게 하는데 도움을 준다. 이어 로컬 비트라인들(440)은 LPCVD를 사용하여 N+ 폴리로 트렌치들을 채움으로써 형성된다(x-방향을 따른 슬랩 형태로). 이어 N+ 폴리는 평탄화된다.
비트라인 구조들이 형성된 후에, 층상 3D 구조 측방으로 액세스하기 위해 비트라인 구조들의 양 측들 상에 포탈들(412)이 개구된다. 이것은 각 층 내에 R/W 소자들 및 워드라인들과 같은 구조들이 병렬로 모든 층들에 대해 형성될 수 있게 한다. 층상 3D 구조의 형성은 포탈들(412)을 통해 비등방성 에치 RIE(반응성 이온 에칭)에 의해 달성된다.
도 37d는 각 층 내에 워드라인 구조들을 형성하기 위한 홈형상 공간들의 형성을 도시한 것이다. 모든 층들을 위한 홈형상 공간들은 병렬로 생성된다. 이것은 희생 질화물층(410)이 비트라인(440)을 향하여 홈형상이 되는 포탈들(412)을 통한 선택성 에치에 의해 달성된다.
도 37e는 R/W 층 및 이에 이어 홈형상 공간들 각각을 위한 워드라인의 형성을 도시한 것이다. 홈형상 공간은 먼저 BOE(버퍼드 산화물 에치) 에치된다. 이어 층(460)이 ALD(원자 층 피착)을 사용하여 피착된다.
다음에, 홈형상 공간들을 예를 들면, 티타늄 W의 층(470)으로 채움으로써 워드라인들이 형성될 수 있다. 이것은 CVD 또는 ALD에 의해 달성된다. 일반적으로, 금속화는 예상되는 프로세스 온도의 제약 내에서 자신의 도전율을 위해 최적화된다. 예를 들면, 알루미늄 또는 구리가 피착될 수도 있을 것이다. 다른 실시예들에서, 얇은 층의 TiN 및 이에 이어지는 화학기상 피착에 의한 W(텅스텐)의 벌크층과 같은 고온 금속들이 또한 고찰될 수 있다.
도 37f는 도 37e에서 여러 피착들로부터 과잉물들이 에치 백될 수 있음을 도시한 것이다. 예를 들면, W 층(470)은 비등방성 에치로 에치 백될 수 있다. 층(460)은 등방성 에치로 에치 백될 수 있다.
도 37g는 먼저 x-방향을 따라 로컬 비트라인 슬랩의 부분들(422)을 제거함으로써 트렌치 프로세스에서 개개의 로컬 비트라인 컬럼들의 형성을 도시한 것이다. 이것은 포탈들(412)이 산화물로 채워지고 CMP에 의해 평탄화된 후에 RIE에 의해 달성된다.
도 37h는 도 37g의 부분들(422, 412) 내 결과적인 보이드들이 산화물(320)로 채워진 것을 도시한 것이다. 상부 표면은 화학기계식 연마에 의해 평탄화된다.
도 37i는 트렌치 프로세스에 의해 제조된 시트 전극들을 가진 3D 메모리의 x-방향을 따른 단면도를 도시한 것이다.
도 38a ~ 도 38d는 다마센 프로세스를 사용하여 도 36c의 트렌치들 내 로컬 비트라인 구조들의 형성을 도시한 것이다.
도 38a는 도 36c에 도시된 트렌치가 먼저 산화물(320)로 채워지는 다마센 프로세스를 도시한 것이다.
도 38b는 각 수직 비트라인들을 위한 공간들(422)이 산화물로 채워진 트렌치로부터 비워지는 것을 도시한 것이다.
도 38c는 도 37a 내지 도 37c에 도시된 프로세스들의 것과 유사하게, R/W 소자(430) 및 비트라인(440)이 도 38b에 도시된 비워진 공간들(422) 내에 형성되는 것을 도시한 것이다.
이에 도 37c에 도시된 프로세스와 유사하게 포탈들(412)의 개구가 이어진다. 그후에, 도 37d 내지 도 37f에 도시된 프로세스들과 유사하게 워드라인들이 형성된다.
도 38d는 CVD에 의해 산화물(320)로 포탈 내 충전을 도시한 것이다. 이에 평탄화가 이어진다. 이에 따라, 도 35에 도시된 3D 메모리 구조가 얻어진다.
3D 메모리의 워드라인들(340)에 액세스하기 위한 금속 라인들 및 접촉들의 형성은 도 23에 도시된 것과 유사하며 예시를 너무 복잡하게 하지 않기 위해 여기에선 생략된다. 근본적으로, 워드라인들은 3D 메모리 구조의 상부 또는 하부로부터 접촉들에 의해 액세스된다. 각 워드라인은 수직 라이저 컬럼에 의해 3D 메모리 구조의 표면에서 금속 라인에 연결된다.
바람직하게, 서로 다른 층들에 워드라인들은 도 26a에 도시된 것과 유사하게 계단화된 구성을 사용하여 라이저들에 의해 액세스된다.
수직 비트라인들 및 선택 장치들을 가진 판독/기입 소자들의 3D 어레이
본 발명의 또 다른 측면에 따라서, z-방향으로 로컬 비트라인들 또는 비트라인 필라들 및 z-방향에 수직한 x-y 플레인 내 복수의 층들에 워드라인들의 어레이의 x-y-z 체제에 의해 액세스될 수 있는 판독/기입(R/W) 메모리 소자들의 3D 어레이를 가진 비휘발성 메모리가 제공된다. y-방향으로 전역 비트라인들의 x-어레이는 y-방향을 따른 로컬 비트라인 필라들의 개개의 것들에 스위칭가능하게 결합된다. 이것은 개개의 로컬 비트라인 필라들 각각과 전역 비트라인 사이에 선택 트랜지스터에 의해 달성된다. 각 선택 트랜지스터는 로컬 비트라인 필라와 전역 비트라인 간을 스위칭하는, 수직 구조로서 형성되는 필라 선택 장치이다. 필라 선택 장치들이 CMOS 층 내에 형성되는 이전의 실시예들과는 달리, 이들은 본 발명에서 전역 비트라인들의 어레이와 로컬 비트라인들의 어레이 간에 z-방향을 따라, CMOS 층 위에 별도의 층(필라 선택층)에 형성된다.
도 39는 필라 선택층의 위에 메모리층을 포함하는 3D 메모리를 개요적으로 도시한 것이다. 3D 메모리(10)는 CMOS 내 구조들이 도 23에 도시된 것과 유사하게 FEOL("Front End of Lines") 층 내 있는 것으로 언급되는 CMOS 기판(명백히 도시되지 않음)의 위에 형성된다. 그러나, 도 23과는 달리, 개개의 비트라인들을 개개의 전역 비트라인들에 스위칭하는 선택 장치들은 이제 BEOL("Back End of Lines") 내 FEOL 층 위에 형성된다. 이에 따라, BEOL은 이 위에 메모리층을 가진 필라 선택층을 포함한다. Q11, Q12, Q21, Q22, 등과 같은 선택 장치들은 필라 선택층 내에 형성된다. 메모리층은 도 23에 도시된 것과 유사하고, 워드라인들 및 R/W 소자들의 복수의 층들을 포함한다. 간략성을 위해서, 도 38은 워드라인과 비트라인과의 각 교차점 사이에 존재하는 R/W 소자들을 나타내지 않고 WL10, W11,.., 등과 같은 한 층의 워드라인들만을 도시한다.
도 40a는 로컬 비트라인을 전역 비트라인에 스위칭하는 주어진 필라 선택 장치의 개요적 회로도이다. 예에서, 로컬 비트라인 LBL(440)는 Q11과 같은 선택 트랜지스터(500)에 의해 전역 비트라인 GBL(250)에 스위칭될 수 있다. 선택 트랜지스터(Q11)의 게이트는 블록 선택라인(SG1) 상에 행사된 신호에 의해 제어될 수 있다.
도 40b는 로컬 비트라인 및 전역 비트라인에 관련하여 필라 선택 장치의 구조를 도시한 것이다. GBL(250)과 같은 전역 비트라인은 금속 층- 1 또는 금속 층-2(502)의 부분으로서 FEOL 내에 형성된다. 선택 트랜지스터(500) 형태의 필라 선택 장치는 GBL(250) 위에 BEOL 층 내에 형성된다. 필라 형태의 로컬 비트라인 LBL(440)는 필라 선택 장치(500) 위에 형성된다. 이에 따라, 필라 선택 장치(500)는 로컬 비트라인 필라(LBL)를 전역 비트라인(GBL)으로 스위칭할 수 있다.
도 41은 전역 비트라인을 따라서 그리고 워드라인들에 수직한 y-방향으로부터 단면도로 3D 메모리 장치의 전체적 구성으로 필라 선택 장치를 도시한 것이다. 근본적으로, 3D 메모리 장치는 3개의 전체 층들로서, CMOS 및 금속층; 필라 선택층; 및 메모리층을 포함한다. 3D 메모리 장치는 CMOS 및 금속층 위에 제조된다. CMOS 및 금속층에서, CMOS는 CMOS 장치들을 형성하고 이 위에 다른 전체 층들을 지지하기 위한 기판을 제공한다. CMOS 위에는 금속 층-0, 금속 층-1 및 금속 층-2과 같은 몇개의 금속층들이 있을 수 있다. 전역 비트라인들 GBL(250)은 이들 금속 층들 중 하나로서 형성된다. 예를 들면, GBL(250)은 금속 층-1 또는 금속 층-2이다.
필라 선택층은 각 로컬 비트라인 필라(440)(점선으로 컬럼으로서 도시됨)와 전역 비트라인(250) 사이에 필라 선택 장치가 형성되는 곳이다. N+ 폴리의 층(510)은 전역 비트라인(250) 위에 형성된다. 층(510)은 종국에 필라 선택 장치의 드레인을 생성하기 위한 N+ 도펀트들을 제공할 것이다. 이에 산화물층(320), 게이트 물질층(520) 및 또 다른 산화물층(320)을 포함하는 샌드위치가 이어진다. 게이트 물질 층(520)은 도 39 및 도 40a에 도시된 SG1와 같은 블록 선택라인을 형성할 것이다. 블록 선택 게이트(520)는 라이저(지아)(522)에 의해 3D 메모리 장치의 상부 표면 상에 금속 라인들(412)에 액세스될 수 있다. 도 27에 도시된 구성과 유사하게, 금속 라인(412)은 브리지로서 작용하고 그러면 또 다른 지아 구성을 통해 베이스 부분에 금속층들 내 금속 와이어들에 의해 액세스될 수 있다.
메모리 층은 워드라인들(340) 및 R/W 소자들(도시되지 않음)의 복수의 층들을 포함한다. 메모리 층의 예들은 앞에 주어져 있다.
도 42는 3D 메모리의 한 층을 위한 로컬 비트라인들, 워드라인들, 전역 비트라인들 및 필라 장치 블록 선택 게이트들의 2D 레이아웃의 평면도(z-방향)를 도시한 것이다. 로컬 비트라인(LBL) 필라의 2D 어레이는 이의 단부에 각 필라(440)을 가진 것으로 도시되었다. 각 LBL 필라 밑에는 각 LBL 필라(440)를 대응하는 전역 비트라인 GBL(250)에 스위칭가능하게 연결하는 필라 선택 장치(도시되지 않음)가 있다. x-방향으로 LBL 필라들의 각 행은 필라 장치 블록 선택 게이트들 SG(520)에 의해 병렬로 스위칭된 이들의 필라 선택 장치들을 갖는다.
워드라인 WL(340)과 로컬 비트라인(440) 사이에 각 교차점에 R/W 소자(도시되지 않음)가 있다. 각 메모리 층에, 한 블록의 R/W 소자들은 한 쌍의 워드라인들과 함께 공조하는 한 행의 로컬 비트라인들에 연관된 이들 R/W 소자들에 의해 형성된다. 이 블록은 필라 장치 블록 선택 게이트들 SG(520) 상에 신호를 발현함으로써 선택된다.
도 43a ~ 도 43j는 여러 처리 단계들에서 도 41에 도시된 3D 메모리의 BEOL (상부) 부분에 필라 선택 장치의 형성을 도시한 것이다.
도 43a는 필라 선택층을 제조하는 제 1 단계를 도시한 것이다. 도 41에 관련하여 기술된 바와 같이, N+ 폴리층(510)은 전역 비트라인(250) 위에 형성된다. 이에 산화물층(320), 게이트 물질층(520) 및 또 다른 산화물층(320)을 포함하는 샌드위치가 이어진다. 게이트 물질층(520)은 예를 들면, 금속 또는 도핑된 폴리실리콘이다. 이 게이트 물질은 도 38 및 도 39a에 도시된 SG1과 같은 블록 선택라인을 형성할 것이다.
도 43b는 필라 홀들(442)을 형성하기 위해 하드 마스크 및 RIE 프로세스에 의해 필라 선택층 샌드위치 내에 비움이 행해지는 다마센 프로세스를 도시한 것이다.
도 43c는 게이트 산화물층(470) 및 이에 이어 폴리층(480)의 피착을 도시한 것이다.
도 43d는 필라 홀들(442)의 바닥이 n+ 폴리층(510)까지 에칭되는 비등방성 에치를 도시한 것이다.
도 43e는 P-폴리로 채워지는 필라 홀들을 도시한 것이다. 필라 홀들(442)은 적합한 채널 물질인 P-폴리로 채워진다. 이것은 평탄화 프로세스로 종료된다.
도 43f는 채워진 P-폴리 내에 소스 영역을 생성하는 것을 도시한 것이다. 이것은 채워진 필라 홀들(442)을 통해 n+의 블랭킷 소스 주입에 의해 달성된다.
도 43g는 트렌치들이 절단된 후에 필라 선택층의 사시도를 도시한 것이다. 트렌치들(446)은 필라들의 개개의 행들을 격리시키고 필라 게이트들을 구성하기 위해 절단된다. 이것은 리소 및 에치 프로세스들에 의해 달성된다.
도 43h는 트렌치들을 산화물로 채우는 것을 도시한 것이다. 격리 트렌치들(446)은 산화물(320)로 채워지고 평탄화가 이어진다.
도 43i는 필라 선택 장치의 드레인의 형성을 도시한 것이다. 필라 홀(hole)을 채우는 P-폴리는 드레인을 형성하기 위해 n+로 도핑된 이의 하부 단부(484)를 갖는다. 이것은 n+ 폴리층(510)으로부터 n+ 주입의 아웃(out) 확산에 의해 달성된다.
이에 따라, 각 로컬 비트라인 필라와 금속 라인 사이에는 선택 게이트 제어 라인(520)(또한 도 41 참조)에 의해 제어되는 NPN 트랜지스터 형태의 필라 선택 장치가 형성된다.
도 43j는 CMOS 기판 위에 금속 라인들이 형성되고 이어 필라 선택층 및 메모리층이 형성되는 전체 구성을 도시한 것이다. 도 43a ~ 도 43j에 기술된 바와 같이 필라 선택층이 형성된 후에, 이 위에 메모리층이 형성된다. 메모리층의 형성의 예들은 앞에서 주어져 있다.
팬아웃 워드라인들을 가진 3D 수직 비트라인 메모리 어레이
본 발명의 또 다른 측면에 따라서, x-y 플레인 내에 2D 어레이의 R/W 소자들의 복수의 층들을 갖는 3D 메모리는 각 층 간에 워드라인들 및 모든 층들에 공통인 z-방향으로 수직 로컬 비트라인들의 어레이에 의해 액세스될 수 있다. 전역 비트라인들로서 작용하는 제 1 세트의 금속 라인들은 수직 로컬 비트라인들의 선택된 그룹, 이를테면 한 행에 액세스할 수 있기 위해 스위칭가능하게 연결된다. 전역 워드라인들로서 작용하는 제 2의 한 세트의 금속 라인들은 층들의 각 층 내에 선택된 일 그룹의 워드라인들에 액세스할 수 있기 위해 스위칭가능하게 연결된다.
특히, 각 그룹 내 워드라인들은 이들의 공통의 스파인(spine)에 결합되는 콤(comb)의 핑거들 형태이다. 예를 들면, 각 콤은 모든 전역 워드라인에 스위칭가능하게 연결되는 8개의 평행한 워드라인 핑거들을 가질 수 있다. 이 구성은 워드라인 드라이버들 및 금속 라인들에의 상호연결들의 수를 감소시키면서 상대적으로 짧은 워드라인들을 레이아웃 하는데 편리하다. 일반적으로, 이러한 워드라인들의 복수의 콤들은 2D 어레이의 각 층 상에 레이아웃된다.
비교적 짧은 워드라인들을 취하는 것은 워드라인의 길이에 걸쳐 전압차를 최소화하는데 도움을 주는데 잇점이 있다. 그러면 이것은 워드라인에 묶이는 저항성 메시에 걸쳐 전류 누설을 최소화하는데 도움을 줄 것이다.
도 44는 워드라인들 및 R/W 소자들의 2D 어레이의 8 층들을 가진 3D 메모리 어레이의 사시도를 도시한 것이다. 각 2D 어레이는 z-방위로 놓인 로컬 비트라인들의 어레이와 교차한다. 각 층은 복수의 워드라인 콤들을 내포하고 콤의 한 핑거인 각 워드라인은 z-방위로 놓인 로컬 비트라인들의 한 행(x-방향으로)에 평행하다. 도시된 예에서, 워드라인(WL1)은 상부 층 1에 워드라인 콤들의 핑거들 중 하나이다. R/W 소자는 한 행의 로컬 비트라인들(BL1, BL2,..., BL72) 각각과의 WL1 의 각 교차점 사이에 배치된다.
각 워드라인 콤은 도 26b 및 도 27에 도시된 것과 유사한 지아 구성을 통해 대응하는 금속 전역 워드라인에 스위칭가능하게 연결된다. 전형적으로, 워드라인 콤의 서로 다른 층들에 지아에 의한 액세스는 도 26b에 도시된 바와 같은 서로 다른 층들을 계단화함에 의한다. 이어 각 워드라인 콤은 지아 구성을 통해 CMOS의 기판 상에 금속 패드에 연결된다. 선택 트랜지스터 SELX(도 27에 Q11과 유사한)은 선택적으로 워드라인 콤을 금속 전역 워드라인(도시되지 않음)에 연결한다. 일반적으로, 전역 워드라인은 워드라인들에 평행하거나 이에 수직한 방위로 놓여질 수 있다. 또한, 선택 트랜지스터는 워드라인 드라이버로서 작용하며 바람직하게는 기판 내에 형성된다. 선택 트랜지스터는 전역 워드라인(도시되지 않음)에 수직한 방위로 놓여지는 워드라인 그룹 선택 라인(도 44에서 GWL)에 의해 제어된다. 일실시예에서, 워드라인 그룹 선택 라인은 2D 어레이의 일 측으로부터 구동되는 층들 각각 상에 적어도 한 콤에 대해 한 선택 트랜지스터와, 도 44에 도시된 2D 어레이의 다른 측으로부터 구동된 서로맞물린 콤들에 대해 유사한 수를 가능하게 한다. 일실시예에서, 워드라인 그룹 선택 라인은 선택 트랜지스터들 SELX의 게이트 구조를 포함하고, 실질적으로 워드라인들에 평행하게 형성되고, 이하 상세히 기술되는 일반화된 3D 어레이에서 많은 혹은 심지어 모든 2D 어레이들을 x 방향으로 걸쳐있다. 본 예는 한 드라이버를 공유하기 위해 8 워드라인들을 결합하기 때문에, 공간에 8배의 절약이 있다. 또한, 작은 매트릭스(비선택된 누설이 작고, 어레이 tau ~ 1ns) 때문에 단일-장치 드라이버들이 충분하다.
층 내에 레이아웃의 일예는 72 x 16K인 수직 비트라인들의 x-y 어레이를 갖는 것이다. 즉, x-y 어레이는 16K 행들을 가지며, 각 행은 72 수직 비트라인 교차지점들을 내포한다. 콤의 핑거에 각각 속하는 워드라인들은 각 행에 평행하게 이어진다. 8 층들이 있다면, 스케일링 비를 일정하게 유지하기 위해 각 콤 내에 8 핑거들을 갖는 것이 바람직하다. 이에 따라, 각 층 내에 총 2K 워드라인 콤들이 있다. 바람직한 실시예에서, 워드라인 콤들은 레이아웃 공간을 완화시키기 위해 인터리빙된 기수 및 우수 콤들로 그룹화될 수 있다.
필라 형상의 로컬 비트라인들은 각각이 각 필라 밑에, 그러나 도 44에 수직 방위로 놓인 선택 장치로서 도시된 기판 위에 FET 또는 JFET에 의해 선택된다. 이 수직 방위로 놓인 선택 장치는 행 선택 게이트 드라이버 라인에 의해 제어된다. 이에 따라, BL1은 전역 비트라인 GBL1, BL2 내지 GBL2, 등에 스위칭가능하게 연결된다. 전형적으로, 전체 행은 행 선택 게이트 라인에 의해 함께 스위칭된다.
상대적으로 짧은 워드라인들이 주어진다면, 각 층 내에 2D 어레이는 컬럼 방향으로보다 행 방향으로 훨씬 더 짧은 종횡비를 갖는다. 일반화된 3D 어레이는 행 방향을 따라 복수의 이러한 2D 어레이들을 레이아웃함으로써 형성될 수 있다. 단일의 행 선택 게이트 라인은 복수의 어레이들의 많은 혹은 심지어 모든 유사한 행들을 선택할 수 있다.
일 예에서, 단일의 행 선택 게이트 라인은 32의 복수의 어레이들에 걸쳐있고 32개의 2D 어레이들에서 모든 유사한 행들을 선택한다. 지원 영역을 절약하기 위해서, 전역 비트라인은 많은 수의 행들에 걸쳐있고, 워드라인 그룹 선택 라인은 많은 수의 컬럼들에 걸쳐있다. 어레이들에 연관된 다른 라인들은 선택 융통성 및 전기적 제한들을 위해 x, y 또는 z 방향으로 더 적은 수의 셀들의 중간에 걸쳐있다. 수직 비트라인은 다른 고려사항들 간에 신호 대 열 잡음비 제한에 기인하여 가장 적은 수의 셀들에 걸쳐있다. 워드라인은 누설 전류들을 감소시키려는 요망과 워드라인 드라이버 영역을 감소시키려는 요망 간에 절충에 기인하여 중간 수의 컬럼들에 걸쳐있다. 행 선택 게이트 드라이버 라인은, 행 선택 드라이버를 제어하는 회로를 위한 영역을 감소시키고 선택된 2D 어레이들의 수에 융통성을 허용하기 위해서 많은 수의 컬럼들에 걸쳐있다. 지원 회로 밀도, 수행, 파워 손실, 신호 대 잡음비 및 누설 전류들의 모든 요망되는 특징들을 달성하기 위해서, 증가하는 크기로 라인들의 전장은 행 선택 게이트 드라이버 전장보다 적고 워드라인 전장보다 적은 로컬 비트라인 전장으로서 순서가 이루어지고, 모두는 전역 비트라인, 전역 워드라인 및 워드라인 그룹 선택 라인의 전장 미만이다.
워드라인 드라이버들의 게이트를 구동하는, 블록 지원 회로들, 전역 워드라인들, 및 워드라인 그룹 선택을 위해 2 레벨들의 금속 상호연결이 제공된다. 전역 비트라인을 위해 제 3 레벨의 금속이 제공된다.
본 발명의 또 다른 측면에 따라서, 각 워드라인을 따라 이어지는 일 그룹의 수직 비트라인들은 행을 따라 바이어싱을 제공하기 위해 한 주어진 바이어스 전압에 의해 구동되는 저항기 네트워크들에 의해 분로된다. 이것은 전류 누설을 제어하기 위해서 워드라인을 따라 존재할 수 있는 임의의 전압차를 더욱 보상하는데 도움을 준다. 특히 이것은 선택된 워드라인을 따른 IR 전압 강하가 대응하여 감소되도록 선택된 워드라인으로부터 전류의 일부를 없애는데 도움을 준다.
또한, 도 44는 저항기들의 네트워크를 통해 한 행의 개개의 비트라인들(BL1, BL2,..., BL72)을 구동하는 바이어스 제어 라인을 도시한 것이다. 명백히 도시되지 않았을지라도, 동일 바이어스 제어 라인 또한 동일 워드라인 콤에 연관된 모든 다른 한 행들의 비트라인들을 구동하고 있다. 이 예에서, 이것은 총 8 행들이 될 것이다. 토폴로직 면에서, 바이어스 제어 라인은 R/W 소자들가 저항기들로 대체되는 것을 제외하곤 또 다른 워드라인 콤으로서 간주될 수 있다.
예를 들면, 판독 동작들 동안에, 선택된 비트라인은 약 0.5V에 있고, 선택된 워드라인은 0V 그라운드에 있고, 비선택 워드라인은 0.5V이다. 바이어스 제어 라인은 선택된 비트라인으로부터 무시할만한 전류를 인출하도록 비선택된 워드라인과 동일한 전압에 셋된다. 프로그램 동작들 동안에, 선택된 워드라인은 -2V에 있고, 선택된 비트라인은 +2V에 있고, 비선택된 워드라인은 0V 그라운드에 있다. 바이어스 제어 라인은 -3 내지 -4V에 셋된다.
결어
본 발명의 여러 측면들이 이의 예시적 실시예들에 관련하여 기술되었을지라도, 본 발명은 첨부된 청구항들의 전체 범위 내에서 보호되게 한 것임이 이해될 것이다.
Claims (21)
- x, y 및 z-방향들을 갖는 직교좌표에 의해 정의되고 반도체 기판 위에 상기 z-방향으로 적층된 복수의 병렬 플레인(plain)들을 가진 3차원 패턴으로 배열된 메모리 소자들을 포함하는 메모리로서,
상기 복수의 플레인들을 통해 상기 z-방향으로 연장되고, x-방향의 행들과 y-방향의 컬럼들을 갖는 비트라인 필라들의 2차원 사각 어레이로 배열된, 복수의 로컬 비트라인들;
개개의 플레인들을 가로질러 상기 x-방향으로 연장되고 상기 개개의 플레인들에서 상기 복수의 비트라인 필라들 간에 y-방향으로 이격되고 상기 복수의 비트라인 필라들로부터 분리된, 복수의 워드라인들 - 상기 비트라인 필라들 및 워드라인들은 상기 개개의 플레인들에 걸친 복수의 위치들에서 서로에 인접하여 교차함 - ;
교차점들에 이웃한 상기 비트라인 필라들 및 워드라인들 간에 인라인(inline) 회로들을 통해 개별적으로 연결된 복수의 비휘발성 재프로그램가능한 메모리 소자들
을 포함하고,
시트 전극이 각 인라인 회로에서 직렬로 연결되고, 상기 시트 전극은 비휘발성 재프로그램가능한 메모리 소자와 접촉하는 끝면 표면과 상기 교차점들 각각에서 워드라인과 접촉하는 넓은 면 표면을 가지며,
상기 시트 전극이 상기 끝면 표면의 영역에 의해 결정되는 단면 영역을 갖는 전류 경로를 제공하도록, 상기 끝면 표면은 상기 넓은 면 표면의 영역보다 적은 영역을 가지며;
상기 끝면 표면의 영역은 상기 시트 전극의 두께에 따라 변하는, 메모리. - 제 1 항에 있어서, 개개의 메모리 소자들은 탄소 물질 또는 상변화 물질 중 적어도 하나를 포함하는, 메모리.
- 제 1 항에 있어서, 개개의 메모리 소자들은 인가되는 전기 자극에 응답하여 변하는 전기 콘덕턴스의 레벨에 의해 특징지워지는, 메모리.
- 제 1 항에 있어서, 상기 워드라인들은 알루미늄 또는 구리를 포함하는 저 융점 금속인, 메모리.
- 제 1 항에 있어서, 상기 워드라인들은 티타늄을 포함하는 고 융점 금속인, 메모리.
- 제 1 항에 있어서, 상기 z-방향으로 적층된 상기 복수의 병렬 플레인들은 상부 표면 및 하부 표면을 가지며;
플레인 내 워드라인은 상기 워드라인에 연결된 도전성 라이저(riser) 컬럼을 통해 상기 상부 표면으로부터 액세스되는, 메모리. - 제 1 항에 있어서, 개개의 메모리 소자들은, 로컬 비트라인과 워드라인을 통해 인가되는 전기 자극에 응답하여 적어도 제 1의 안정된 레벨과 제 2의 안정된 레벨 간에 전기 콘덕턴스의 레벨을 가역적으로 변경하는 물질을 포함하고, 상기 메모리 소자는 상기 로컬 비트라인과 상기 워드라인 사이에 연결되는 것에 의해 특징지워지는, 메모리.
- 제 1 항에 있어서, 상기 시트 전극의 상기 끝면 표면과 상기 넓은 면 표면 중 제 1 표면은 상기 워드라인에 결합되고 상기 끝면 표면과 상기 넓은 면 표면 중 제 2 표면은 비휘발성 메모리 소자를 통해 상기 비트라인 필라에 결합되는, 메모리.
- 제 8 항에 있어서, 상기 시트 전극의 제 1 표면은 x-y 플레인에서 워드라인에 결합되는, 메모리.
- 제 1 항에 있어서, 상기 비휘발성 재프로그램가능한 메모리 소자들은 대응하는 비트라인 필라들에 이웃하여 대응하는 비트라인 필라들과 전기적으로 접촉하는, 메모리.
- 제 1 항에 있어서, 상기 비휘발성 재프로그램가능한 메모리 소자들 각각은 또한 상기 시트 전극인, 메모리.
- x, y 및 z-방향들을 갖는 직교좌표에 의해 정의되고 상기 z-방향으로 적층된 복수의 병렬 플레인들을 가진 3차원 패턴으로 배열된 메모리 소자들을 갖는 메모리를 형성하는 방법으로서,
반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 미리 결정된 능동 소자들 및 금속 라인들을 형성하는 단계;
상기 기판 위에 복수-층 구조를 형성하는 단계 - 상기 복수-층 구조는 반복되는 층들의 일부들이며, 층들의 각 일부는 시트 전극을 형성하기 위한 층, 유전체 층 및 희생 물질을 포함함 - ;
상기 복수의 플레인들을 통해 상기 z-방향으로 연장되는 비트라인 필라들로서 도전성 필라들의 x-y 플레인에 2-D 어레이를 형성하는 단계 - 각 상기 도전성 필라들은 상기 메모리 소자들을 위한 R/W 물질의 클래드 층으로 형성되고, 상기 메모리 소자들을 위한 상기 R/W 물질의 층은 x-z 플레인의 상기 도전성 필라들과 x-y 플레인의 상기 시트 전극의 층이 층들의 각 일부에서 교차할 때 상기 시트 전극의 층에 전기적으로 접촉함 - ;
상기 복수-층 구조에서 x-z 플레인에 복수의 트렌치들을 개구함으로써 상기 복수-층 구조의 단면을 노출시키는 단계;
상기 트렌치들 각각으로부터 상기 도전성 필라들로부터 미리 결정된 오프셋 이내까지 상기 복수-층의 희생층 내에 홈들을 에칭하고, 그럼으로써 상기 시트 전극을 형성하기 위한 층의 부분을 노출시키는 단계; 및
상기 홈들 내에 측방향으로 상기 복수의 플레인들 상에 워드라인들을 형성하는 단계 - 상기 워드라인들은 상기 시트 전극을 형성하고 상기 시트 전극과 전기적 접촉을 하기 위한 층의 노출된 부분 위에 형성됨 - ,
를 포함하는, 방법. - 제 12 항에 있어서, 상기 도전성 필라들은 폴리실리콘으로부터 형성되는, 방법.
- 제 12 항에 있어서, 상기 워드라인들은 금속으로부터 형성되는, 방법.
- 제 12 항에 있어서, 상기 시트 전극을 형성하기 위한 층은 금속인, 방법.
- 제 12 항에 있어서, 상기 시트 전극을 형성하기 위한 층은 TiN인, 방법.
- 제 12 항에 있어서, 상기 시트 전극을 형성하기 위한 층은 탄소인, 방법.
- 제 12 항에 있어서, 상기 시트 전극을 형성하기 위한 층 또한 상기 R/W 물질로 구성되는, 방법.
- 제 18 항에 있어서, 상기 메모리 소자들을 위한 R/W 물질의 클래드 층으로 형성되는 각 상기 도전성 필라들은 선택적인 것인, 방법.
- 제 12 항에 있어서, 상기 복수의 플레인들을 통해 상기 z-방향으로 연장되는 비트라인 필라들로서 도전성 필라들의 x-y 플레인에 2-D 어레이를 형성하는 상기 단계는,
상기 복수-층 구조에 상기 x-z 플레인에 상기 도전성 필라들을 형성하기 위해 복수의 트렌치들을 개구하는 단계;
상기 도전성 필라들을 형성하기 위해 상기 트렌치들에 상기 메모리 소자들을 위한 R/W 물질의 층을 형성하는 단계;
상기 도전성 필라들을 형성하기 위해 물질의 슬랩으로 상기 도전성 필라들을 형성하기 위한 상기 트렌치들을 채우는 단계;
개개의 도전성 필라들을 형성하기 위해 x-방향을 따라 상기 도전성 필라들을 형성하기 위한 상기 물질의 슬랩의 부분들을 제거하는 단계; 및
상기 슬랩의 상기 제거된 부분들을 산화물로 채우는 단계
를 포함하는 트렌치 프로세스에 의한 것인, 방법. - 제 12 항에 있어서, 상기 복수의 플레인들을 통해 상기 z-방향으로 연장되는 비트라인 필라들로서 도전성 필라들의 x-y 플레인에 2-D 어레이를 형성하는 단계는,
상기 복수-층 구조의 x-z 플레인에 상기 도전성 필라들을 형성하기 위한 복수의 트렌치들을 개구하는 단계;
상기 도전성 필라들을 형성하기 위한 트렌치들을 산화물 슬랩으로 채우는 단계;
x-방향을 따라 상기 산화물 슬랩의 부분들을 제거하는 단계;
상기 제거된 부분들에 상기 메모리 소자들을 위한 R/W 물질의 층을 형성하는 단계; 및
상기 도전성 필라들을 형성하기 위한 물질로 상기 슬랩의 제거된 부분들을 채워 상기 도전성 필라들을 형성하는 단계
를 포함하는 다마센 프로세스에 의한 것인, 방법.
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