CN103633092B - 存储、模拟和数字功能分离的三维存储器 - Google Patents

存储、模拟和数字功能分离的三维存储器 Download PDF

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Abstract

本发明提出一种存储、模拟和数字功能分离的三维存储器，它含有至少一单独的三维阵列芯片(30)、一单独的读/写电压产生器芯片(40)和一单独的地址/数据转换器芯片(40*)。读/写电压产生器芯片(40)为三维阵列芯片(30)提供读/写电压，地址/数据转换器芯片(40*)将主机的地址/数据(54)与三维阵列芯片(30)的地址/数据(58)相互转换。该三维存储器支持多个三维阵列芯片(30a,30b…)。

Description

存储、模拟和数字功能分离的三维存储器
技术领域
本发明涉及集成电路存储器领域，更确切地说，涉及三维存储器（3D-M）。
背景技术
三维存储器（3D-M）是一种单片（monolithic）半导体存储器，它含有多个相互堆叠的存储层。3D-M包括三维只读存储器（3D-ROM）和三维随机读取存储器（3D-RAM）。3D-ROM可以进一步划分为三维掩膜编程只读存储器（3D-MPROM）和三维电编程只读存储器（3D-EPROM）。基于其编程机制，3D-M可以含有memristor、resistiverandom-accessmemory（RRAM或ReRAM）、phase-changememory（PCM）、programmablemetallizationmemory（PMM）、或conductive-bridgingrandom-accessmemory（CBRAM）。
美国专利5,835,396披露了一种3D-M，即3D-ROM。如图1A所示，3D-M芯片20含有一衬底层0K及多个堆叠于衬底层0K上并相互堆叠的存储层16A、16B。衬底层0K含有晶体管0t及其互连线0i。其中，晶体管0t形成在半导体衬底0中；互连线0i含有衬底金属层0M1、0M2，它位于衬底0上方，但位于最低存储层16A下方。存储层（如16A）通过接触通道孔（如1av）与衬底层0K耦合。
每个存储层（如16A）含有多条顶地址线（如2a）、底地址线（如1a）和存储元（如5aa）。存储元可以采用二极管、晶体管或别的器件。在各种存储元中，采用二极管的存储元尤其重要：其面积最小，仅为4F2（F为最小特征尺寸）。二极管存储元一般形成在顶地址线和底地址线的交叉点处，从而构成一交叉点（cross-point）阵列。这里，二极管泛指任何具有如下特征的二端器件：当其外加电压的数值小于读电压或外加电压的方向与读电压相反时，其电阻远大于其在读电压下的电阻。二极管的例子包括半导体二极管（如p-i-n硅二极管等）和金属氧化物二极管（如氧化钛二极管、氧化镍二极管等）等。
存储层16A、16B构成至少一三维存储阵列16，而衬底层0K则含有三维存储阵列16的周边电路。其中，一部分周边电路位于三维存储阵列下方，它们被称为阵列下周边电路；另一部分周边电路位于三维存储阵列外边，它们被称为阵列外周边电路18。由于阵列外周边电路18上方的空间17不含有存储元，该空间实际上被浪费了。
美国专利7,388,476披露了一种集成3D-M芯片20，它能直接使用由主机提供的电源电压23，并直接与主机交换地址/数据27。这里，主机是直接使用该芯片20的设备，主机使用的地址/数据27是逻辑地址/数据。
如图1B所示，集成3D-M芯片20含有一3D-M核心区域22和一中间电路区域28。3D-M核心区域22含有多个三维存储阵列（如22aa、22ay）及其解码器（如24、24G）。这些解码器24包括本地解码器24和整体解码器24G。其中，本地解码器24对单个三维存储阵列的地址/数据进行解码，整体解码器24G将整体地址/数据25解码至单个三维存储阵列中。注意到，3D-M核心区域22的地址/数据25是物理地址/数据。
中间电路区域28含有介于3D-M核心区域22和主机之间的中间电路。中间电路28为3D-M核心区域22与主机之间实现电压、数据、地址转换。例如，它将电源电压23转换成读电压VR或/和写（编程）电压VW，将逻辑地址/数据27与物理地址/数据25相互转换。中间电路28含有读/写电压产生器21和地址/数据转换器29。其中，读/写电压产生器21括带隙基准电路（精确基准电压源）21B、读电压产生器21R和电荷泵21W（参考美国专利6,486,728）。地址/数据转换器29包括错误检验和校正电路（ECC）29E、页寄存器29P和智能写控制器29W等。ECC电路29E对从三维存储阵列中读出的数据进行ECC解码，同时进行错误检验和校正（参考美国专利6,591,394）；页寄存器29P在主机和三维存储阵列之间起临时存储数据的功能，它还能对数据进行ECC编码（参考美国专利8,223,525）；智能写控制器29W在编程过程中监控写错误，一旦写错误发生，则启动自修复机制以将数据写入到冗余行中（参考美国专利7,219,271）。现有技术的集成3D-M芯片20在芯片内部实现电压、数据、地址转换。
一般说来，中间电路28是阵列外周边电路18。由于中间电路在3D-M芯片20中占用了大量芯片面积，现有技术的集成3D-M芯片20具有较低的阵列效率。这里，阵列效率定义为总存储面积（即用于存储用户数据的芯片面积）和总芯片面积之比。在3D-M中，总存储面积AM是位于用户可用数据位（即不包括用户不能使用的数据位）下方的芯片面积，它可以表达为：AM=Ac*CL=(4F2)*C3D-M/N。其中，Ac为单个存储元所占的芯片面积，CL是一个存储层所存储的数据量，F是地址线的半周期，C3D-M是3D-M的存储容量，N是3D-M中所有存储层的数目。以下段落以两个3D-M为例，来计算其阵列效率。
第一个3D-M的例子是三维一次编程存储器（3D-OTP）（参见Crowley等著《512MbPROMwith8layersofantifuse/diodecells》，2003年国际固态电路会议，图16.4.5）。该3D-OTP芯片的存储容量为512Mb，它含有8个存储层，并采用0.25um的生产工艺。其总存储面积为(4*0.25um2)*512Mb/8=16mm2。由于总芯片面积为48.3mm2，该3D-OTP芯片的阵列效率为~33%。
第二个3D-M的例子是三维电阻式存储器（3D-ReRAM）（参见Liu等著《A130.7mm22-Layer32GbReRAMMemoryDevicein24nmTechnology》，2013年国际固态电路会议，图12.1.7）。该3D-ReRAM芯片的存储容量为32Gb，它含有2个存储层，并采用24nm的生产工艺。其总存储面积为(4*24nm2)*32Gb/2=36.8mm2。由于总芯片面积为130.7mm2，该3D-ReRAM芯片的阵列效率为~28%。
在现有技术的集成3D-M芯片20中，三维存储阵列与所有中间电路组件（包括读/写电压产生器和地址/数据转换器）集成在一个芯片上。集成3D-M基于集成电路的主流观点，即集成能降低成本。不幸的是，该观点对3D-M不成立。由于三维存储阵列采用了繁复的后端工艺，而中间电路的后端工艺较简单，因此盲目地将中间电路和三维存储阵列集成的直接结果就是不得不用制造三维存储阵列的昂贵工艺流程来制造中间电路，这不仅不能降低成本，反而会增加成本。此外，由于中间电路只能采用与三维存储阵列同样数目的金属层（如仅为两层），故中间电路的设计比较麻烦，其所需的芯片面积较大。另一方面，由于3D-M存储元一般会经过高温工艺，中间电路需要采用耐高温的互连线材料，如钨（W）等，这些材料会使3D-M的整体性能下降。
发明内容
本发明的主要目的是提供一种更为廉价的三维存储器（3D-M）。
本发明的另一目的是提供一种性能优异的3D-M。
本发明的另一目的是提高三维阵列芯片的阵列效率。
为了实现这些以及别的目的，本发明遵从如下指导原则：将三维存储电路、二维模拟电路和二维数字电路分离到不同芯片，以便将它们分别优化；为了提高阵列效率，应尽量避免在三维阵列芯片中转换电压、地址和数据。相应地，本发明提出一种存储、模拟和数字功能分离的三维存储器（分离3D-M），它含有一三维阵列芯片，一读/写电压产生器芯片和一地址/数据转换器芯片。三维阵列芯片（三维存储电路）构建在三维空间中并含有多个功能（存储）层，读/写电压产生器芯片（二维模拟电路）和地址/数据转换器芯片（二维数字电路）均构建在二维空间中并只含有一个功能（模拟或数字）层。将三维存储电路、二维模拟电路和二维数字电路进一步分离到不同芯片中意味着可以采用不同的工艺流程将它们的性能分别优化：对三维阵列芯片进行存储性能优化，对读/写电压产生器芯片进行模拟性能优化，而对地址/数据转换器进行数字性能优化。由于三维阵列芯片不含读/写电压产生器和地址/数据转换器，其阵列效率可以很容易地超过40％，甚至达到~60％。分离3D-M支持多个三维阵列芯片，它可以用于大容量3D-M存储卡和3D-M固态硬盘。
由于读/写电压产生器芯片和地址/数据转换器芯片可以采用独立的、廉价工艺流程来制造，其晶片成本比三维阵列芯片低很多。因此对于相同的存储容量，分离3D-M的总成本低于集成3D-M。此外，由于读/写电压产生器芯片和地址/数据转换器芯片中金属层的数目不再受三维阵列芯片的限制，它们可以含有更多的金属层（如从两层金属增加到四层金属），因此其设计更为简单，而且所需的芯片面积更小。另外，由于读/写电压产生器芯片和地址/数据转换器芯片不需要经过高温工艺，其互连线可以使用高速互连线材料，如铜（Cu）等，这些材料可以提高3D-M的整体性能。
相应地，本发明提出一种三维存储器(50)，其特征在于包括：一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A,16B…)；一读/写电压产生器芯片(40)，该读/写电压产生器芯片(40)为该三维阵列芯片(30)提供至少一与电源电压(VDD)不同的读电压(VR)和/或写电压(VW)；一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)将主机的地址/数据(54)与该三维阵列芯片(30)的地址/数据(58)相互转换；所述三维阵列芯片(30)、所述读/写电压产生器芯片(40)和所述地址/数据转换器芯片(40*)为三个不同的芯片。
本发明还提出一种三维存储器(50)，其特征在于包括：第一和第二三维阵列芯片(30a,30b)，该第一和第二三维阵列芯片(30a,30b)分别含有至少一三维存储阵列(22aa…)，该三维存储阵列(22aa…)含有多个相互堆叠的存储层(16A,16B…)；一读/写电压产生器芯片(40)，该读/写电压产生器芯片(40)为该第一和第二三维阵列芯片(30a,30b)提供至少一与电源电压(VDD)不同的读电压(VR)和/或写电压(VW)；一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)将主机的地址/数据(54)与该第一和第二三维阵列芯片(30a,30b)的地址/数据(58)相互转换；所述第一和第二三维阵列芯片(30a,30b)、所述读/写电压产生器芯片(40)和所述地址/数据转换器芯片(40*)为四个不同的芯片。
附图说明
图1A是一种现有技术中三维存储器（3D-M）的截面图；图1B是一种集成3D-M芯片（现有技术）的系统构架。
图2A－图2C是三种存储、模拟和数字功能分离的3D-M（分离3D-M）之电路框图。
图3A是一种分离3D-M中三维阵列芯片的截面图；图3B是其中间电路芯片的截面图。
图4A－图4C是三种分离3D-M的截面图。
图5A－图5C是三种读/写电压产生器的电路图。
图6A－图6B是两种地址/数据转换器的电路框图。
注意到，这些附图仅是概要图，它们不按比例绘图。为了显眼和方便起见，图中的部分尺寸和结构可能做了放大或缩小。在不同实施例中，相同的符号一般表示对应或类似的结构。
具体实施方式
在本发明中，“/”表示“和”或“或”的关系。例如，读/写电压产生器表示它可以只产生读电压、或只产生写电压、或同时产生读电压和写电压；地址/数据转换器表示它可以只转换地址、或只转换数据、或同时转换地址和电压。
在本发明中，中间电路是指介于3D-M核心区域和主机之间的电路，它在主机和3D-M核心区域之间实现电压、地址或/和数据转换。例如，它将来自主机的外部电压（即电源电压VDD）、外部地址（即逻辑地址）和外部数据（即逻辑数据）转换成3D-M核心区域的内部电压（即读电压VR和写电压VW）、内部地址（即物理地址）和内部数据（即物理数据）。中间电路组件包括读/写电压产生器和地址/数据转换器。
图2A－图2C表示三种存储、模拟和数字功能分离的3D-M（分离3D-M）50。在这些实施例中，三维阵列芯片（三维存储电路）构建在三维空间中并含有多个功能（存储）层，读/写电压产生器芯片（二维模拟电路）和地址/数据转换器芯片（二维数字电路）均构建在二维空间中并只含有一个功能（模拟或数字）层。将三维存储电路、二维模拟电路和二维数字电路进一步分离到不同芯片中意味着可以采用不同的工艺流程将它们的性能分别优化：对三维阵列芯片进行存储性能优化，对读/写电压产生器芯片进行模拟性能优化，而对地址/数据转换器进行数字性能优化。
分离3D-M50包括一能与各种主机实现物理连接、并按照一种通讯标准通讯的接口52。接口52包括多个接触端52x、52y、52a－52b，它们能与主机插口对应的接触端耦合。例如，主机分别通过电源端52x和接地端52y为分离3D-M50提供电源电压VDD和接地电压VSS；主机通过信号端52a－52d与分离3D-M50交换地址/数据。由于这些地址/数据直接被主机使用，它们是逻辑地址/数据。
图2A中的分离3D-M50是一3D-M存储卡。它含有一三维阵列芯片30、一读/写电压产生器芯片40和一地址/数据转换器芯片40*。三维阵列芯片30含有如图1B中的3D-M核心区域22，它含有多个三维存储阵列（如22aa、22ay）及其解码器（如24、24G）。由于三维阵列芯片30不含读/写电压产生器41和地址/数据转换器47，其阵列效率可以很容易地超过40%，甚至达到~60％。
读/写电压产生器芯片40从主机处获取电源电压VDD，将其转换成读/写电压，并通过电源总线56向三维阵列芯片30提供该读/写电压。这里，读/写电压可以是仅为读电压VR、或仅为写电压VW、或同时为读电压VR和写电压VW，它与电源电压VDD具有不同的数值。在本实施例种，读/写电压包括一个读电压VR和两个写电压VW1、VW2。在别的实施例中，读/写电压可以包括不止一个读电压或两个写电压。
地址/数据转换器芯片40*含有地址/数据转换器47，它包括地址转换器43和数据转换器45。其中，地址转换器43将外部总线54（包括来自接触端52a－52d上的信号）上的逻辑地址与内部总线58上的物理地址相互转换；数据转换器45将外部总线54上的逻辑数据与内部总线58上的物理数据相互转换。这里，地址/数据转换器47可以仅实现地址转换、或仅实现数据转换、或同时实现地址和数据转换。
由于读/写电压产生器芯片40和地址/数据转换器芯片40*可以采用独立的、廉价工艺流程来制造，其晶片成本比三维阵列芯片30低很多。作为一个简单的估算，假如读/写电压产生器芯片40和地址/数据转换器芯片40*的晶片成本是三维阵列芯片30的一半，且阵列效率由集成3D-M芯片20的30％提高到三维阵列芯片30的40％，那么对于相同的存储容量，分离3D-M50的总成本是集成3D-M20的~88%；如果阵列效率进一步提高到60％，那么分离3D-M50的总成本仅为集成3D-M20的~75%。
图2B中的的分离3D-M50也是一3D-M存储卡。与图2A不同之处是，三维阵列芯片30还含有第一串行器－解串器（Ser-Des）49，它将三维阵列芯片30内部的并行数字信号（如地址/数据/指令/状态等）转换成其外部的串行数字信号58’；地址/数据转换器芯片40*还含有第二串行器－解串器49*，它将地址/数据转换器芯片40*内部的并行数字信号（如地址/数据/指令/状态等）转换成其外部的串行数字信号58’。通过对数字信号串行化，图2B中三维阵列芯片30和地址/数据转换器芯片40*之间连接线58’（如引线、焊球）的数目少于图2A中三维阵列芯片30和地址/数据转换器芯片40*之间连接线58的数目，这可以帮助降低封装成本。
图2C中的分离3D-M50是一大容量3D-M存储卡或一3D-M固态硬盘。它含有一读/写电压产生器芯片40、一地址/数据转换器芯片40*和多个三维阵列芯片30a、30b…30w。读/写电压产生器芯片40含有多个读/写电压产生器41a、41b…41w；地址/数据转换器芯片40*含有多个地址/数据转换器47a、47b…47w。每个读/写电压产生器（如41a）为一个三维阵列芯片（如30a）提供读电压或/和写电压；每个地址/数据转换器（如47a）为一个三维阵列芯片（如30a）进行地址或/和数据转换。这些三维阵列芯片组成两个通道：A和B。通道A中，来自地址/数据转换器芯片40*的内部总线58A为三维阵列芯片30a、30b…30i提供物理地址/数据，通道B中，来自地址/数据转换器芯片40*的内部总线58B为三维阵列芯片30r、30s…30w提供物理地址/数据。同时，来自读/写电压产生器芯片40的电源总线56为维阵列芯片30a、30b…30w提供读/写电压。虽然本实施例仅有两个通道，对于熟悉本专业的人士来说，大容量3D-M存储卡和3D-M固态硬盘可以含有更多通道。
图3A－图3B是分离3D-M50中三维阵列芯片30和中间电路芯片（如读/写电压产生器芯片、地址/数据转换器芯片）40的截面图。在图3A中的三维阵列芯片30形成在三维空间中，并含有多个功能层，包括衬底层0K和存储层16A、16B。衬底层0K含有晶体管0t及其互连线0iA。晶体管0t形成在三维阵列衬底0A上，互连线0iA包括两个衬底金属层0M1、0M2。为了适应制造存储元（如5aa）所需的高温工艺，衬底金属层0M1、0M2最好采用高温互连线材料，如钨（W）等。存储层16A、16B与图1A中的3D-M20类似。
图3B中的中间电路芯片（如读/写电压产生器芯片、地址/数据转换器芯片）40形成在二维空间中，并只含有一个功能层，即衬底层0K’。衬底层0K’包括晶体管0t及其互连线0iB。晶体管0t形成在中间电路衬底0B上，互连线0iB包括四个金属层0M1’－0M4’。由于三维阵列芯片30和中间电路芯片40为单独芯片，中间电路芯片40可以采用独立的、廉价工艺流程来制造，而非采用昂贵的、制造三维阵列芯片30的工艺来制造。因此，中间电路芯片40的晶片成本比三维阵列芯片30低很多。
由于是单独的芯片，读/写电压产生器芯片40和地址/数据转换器芯片40*可以比集成3D-M芯片20具有更多的金属层（如从两层金属增加到四层金属），因此读/写电压产生器40和地址/数据转换器40*的设计更为简单，且所需的芯片面积要小。此外，由于读/写电压产生器芯片40和地址/数据转换器芯片40*的金属层0M1’－0M4’不需要经历高温工艺，其互连线0iB可以采用高性能互连线材料，如铜（Cu）。这些材料可以提高读/写电压产生器芯片40和地址/数据转换器芯片40*的功能，也能相应地提高3D-M的整体性能。
图4A－图4C是三种分离3D-M50的截面图。图4A－图4B中的分离3D-M50是一种多芯片封装（MCP）。其中，图4A中的3D-M多芯片封装50含有三个单独的芯片：一三维阵列芯片30、读/写电压产生器芯片40和地址/数据转换器芯片40*。芯片40和40*位于一封装衬底（interposer）53上，三维阵列芯片30堆叠在它们之上，并位于同一封装壳51中。引线（bondwire）55为芯片30、40、40*提供电连接。除了引线，还可以采用焊球（solderbump）等。为了保证数据安全，芯片30、40、40*最好封装在一模塑料（moldingcompound）57内。在本实施例中，三维阵列芯片30堆叠在芯片40、40*上。在其它实施例中，芯片40、40*可以堆叠在三维阵列芯片30上，或三维阵列芯片30与芯片40、40*面对面地堆叠在一起，或三维阵列芯片30和芯片40、40*并列放置。该3D-M多芯片封装50可以采用图2A－图2B中的电路。
图4B中的3D-M多芯片封装50含有至少两个三维阵列芯片30a、30b与读/写电压产生器芯片40和地址/数据转换器芯片40*。这些芯片30a、30b和40、40*是四个单独的芯片。它们位于同一封装壳51中。其中，中间电路芯片40和40*位于一封装衬底（interposer）53上，三维阵列芯片30b堆叠在它们之上，而三维阵列芯片30a进一步堆叠在三维阵列芯片30b之上。引线55为芯片30a、30b和40提供电连接。该3D-M多芯片封装50可以采用图2C中的电路。
图4C中的分离3D-M是一3D-M多芯片组件（MCM）50*，它含有一个框架66。该框架66含有两个单独的封装：三维阵列封装62和中间电路封装64。其中，三维阵列封装62含有两个三维阵列芯片30a、30b，而中间电路封装64含有读/写电压产生器芯片40和地址/数据转换器芯片40*。框架66还为三维阵列封装62和中间电路封装64提供电连接（此处未画出）。该3D-M多芯片组件50*可以采用图2C中的电路。
图5A－图5C是三种读/写电压产生器41的电路图。读/写电压产生器41最好使用直流－直流变换器（DC-DCconverter）。直流－直流变换器包括升压器和降压器。升压器的输出电压比输入电压高，降压器的输入电压比输入电压低。升压器的例子包括电荷泵（chargepump，图5A）和Boost变换器（Boostconverter，图5B）等。降压器的例子包括低压降稳压器（lowdropout，图5C）和Buck变换器（Buckconverter）等。
图5A中的读/写电压产生器41包括一电荷泵72，其输出电压Vout大于输入电压Vin。一般说来，电荷泵72还含有一个或多个电容。图5B中的读/写电压产生器41包括一高频Boost变换器74，其输出电压Vout大于输入电压Vin。Boost变换器74还含有电感。该电感最好是一薄电感，以满足存储卡或固态硬盘对厚度的要求。图5C中的读/写电压产生器41包括一低压降稳压器76，其输出电压Vout小于输入电压Vin。一般说来，低压降稳压器76还含有一个或多个电容。
图6A－图6B分别表示地址/数据转换器47的两个组件：地址转换器43和数据转换器45。图6A表示一种地址转换器43。它将来自主机的逻辑地址54A转换成三维阵列芯片30的物理地址58A。地址转换器43含有一个处理器92和一存储器94。存储器94存储一地址映射表82、一故障块表84和一磨损管理表86。这些状态表82、84、86平时存储在只读存储器（ROM）中。在使用时被加载到随机存取存储器（RAM）中。这里，只读存储器可以一种非易失性存储器（NVM），如快闪存储器。对于一个支持多三维阵列芯片（如图2C中的30a、30b…30w）的地址/数据转换器47来说，存储器94为所有三维阵列芯片30a、30b…30w存储状态表82、84、86，它被所有三维阵列芯片30a、30b…30w共享。
在存储器94的各种状态表82、84、86中，地址映射表82存储逻辑地址和物理地址之间的映射；故障块表84存储三维存储阵列中有故障的存储块之地址；磨损管理表86纪录每个存储块读/写的次数。这里，“存储块”是指存储器的分配单元，其大小可以从一个存储元到一个三维存储阵列中的所有存储元。
在读过程中，一旦处理器92接收到需要读出的存储块之逻辑地址54A，它从地址映射表82中获取相应的物理地址58A。在写过程中，一旦处理器92接收到需要写入的存储块之逻辑地址54A，它从地址映射表82、故障块表84和磨损管理表86中选择一未占用、无故障以及较少使用的存储块来写入数据。该被选存储块的地址即为物理地址。
图6B表示一种数据转换器45。它将来自主机的逻辑数据54D转换成三维阵列芯片30的物理数据58D，或者将三维阵列芯片30的物理数据58D转换成输出至主机的逻辑数据54D。数据转换器45含有一错误检验校正（ECC）编码器96和一ECC解码器98。ECC编码器96将输入的逻辑数据54D转换成要存储到三维存储阵列的物理数据58D。ECC解码器98将从三维存储阵列中读出的物理数据58D转换成要被输出的逻辑数据54D。在该过程中，物理数据58D中的错误位被检验和校正。适合3D-M的ECC编码算法包括Reed-Solomon码、Golay码、BCH码、多维奇偶码和汉明码等。
应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (10)

1.一种三维存储器(50)，其特征在于包括：
一三维阵列芯片(30)，该三维阵列芯片(30)含有至少一三维存储阵列，该三维存储阵列含有多个相互堆叠的存储元；
一读/写电压产生器芯片(40)，该读/写电压产生器芯片(40)为该三维阵列芯片(30)提供至少一与电源电压(VDD)不同的读电压(VR)和/或写电压(VW)；
一地址/数据转换器芯片(40*)，该地址/数据转换器芯片(40*)将逻辑地址/数据(54)与该三维阵列芯片(30)的地址/数据(58)相互转换；
所述三维阵列芯片(30)、所述读/写电压产生器芯片(40)和所述地址/数据转换器芯片(40*)为三个不同的芯片。
2.根据权利要求1所述的存储器，其特征还在于包括：
另一三维阵列芯片，该另一三维阵列芯片含有至少另一三维存储阵列，该三维存储阵列含有多个相互堆叠的存储元；
该读/写电压产生器芯片(40)为该另一三维阵列芯片提供至少另一与电源电压(VDD)不同的读电压(VR)和/或写电压(VW)；
该地址/数据转换器芯片(40*)将逻辑地址/数据(54)与该另一三维阵列芯片的地址/数据(58)相互转换；
所述三维阵列芯片、所述另一三维阵列芯片、所述读/写电压产生器芯片(40)和所述地址/数据转换器芯片(40*)为四个不同的芯片。
3.根据权利要求1所述的存储器，其特征还在于：该三维阵列芯片(30)比该读/写电压产生器芯片(40)采用更繁复的后端工艺。
4.根据权利要求1所述的存储器，其特征还在于：该三维阵列芯片(30)比该地址/数据转换器芯片(40*)采用更繁复的后端工艺。
5.根据权利要求1所述的存储器，其特征还在于：该三维阵列芯片(30)和该读/写电压产生器芯片(40)采用不同的互连线材料。
6.根据权利要求1所述的存储器，其特征还在于：该三维阵列芯片(30)和该地址/数据转换器芯片(40*)采用不同的互连线材料。
7.根据权利要求1所述的存储器，其特征还在于：所述三维存储器含有三维只读存储器(3D-ROM)和/或三维随机读取存储器(3D-RAM)。
8.根据权利要求1所述的存储器，其特征还在于：所述三维存储器含有忆阻器(memristor)、阻性存储器(resistiverandom-accessmemory，简称为RRAM或ReRAM)、相变存储器(phase-changememory，简称为PCM)、可编程金属化存储器(programmablemetallizationmemory，简称为PMM)和导电桥存储器(conductive-bridgingrandom-accessmemory，简称为CBRAM)中的至少一种。
9.根据权利要求1所述的存储器，其特征还在于：所述三维存储器是存储卡、固态硬盘、多芯片封装和多芯片组件中的至少一种。
10.根据权利要求1所述的存储器，其特征还在于：所述三维阵列芯片的阵列效率大于40％。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107046036B (zh) * 2016-02-08 2019-06-07 杭州海存信息技术有限公司 含有分离电压产生器的三维一次电编程存储器
CN111584490A (zh) * 2015-02-26 2020-08-25 杭州海存信息技术有限公司 分离的三维纵向存储器
CN104701309B (zh) * 2015-03-24 2017-10-13 上海新储集成电路有限公司 三维堆叠式神经元装置及制备方法
CN109119413A (zh) * 2015-05-06 2019-01-01 成都三维艾匹科技有限公司 地址/数据转换器分离的三维纵向存储器
CN106206589B (zh) * 2015-05-06 2018-10-19 杭州海存信息技术有限公司 电压产生器分离的三维纵向存储器
CN104932842B (zh) * 2015-06-18 2018-03-02 武汉新芯集成电路制造有限公司 一种将三维存储器的三维比特数据转换成二维比特图的方法
US10763861B2 (en) * 2016-02-13 2020-09-01 HangZhou HaiCun Information Technology Co., Ltd. Processor comprising three-dimensional memory (3D-M) array
CN112631367A (zh) * 2016-02-13 2021-04-09 杭州海存信息技术有限公司 基于三维存储器的处理器
CN109684653B (zh) * 2017-10-19 2023-12-22 成都海存艾匹科技有限公司 含有可编程计算单元的可编程门阵列封装
CN111384052B (zh) * 2016-03-07 2022-09-27 杭州海存信息技术有限公司 含有三维存储阵列的分布式模式处理器
WO2017162129A1 (zh) * 2016-03-21 2017-09-28 成都海存艾匹科技有限公司 含有三维存储阵列的集成神经处理器
CN107357551B (zh) * 2016-05-10 2021-01-26 成都海存艾匹科技有限公司 用于实现至少两类函数的处理器
US10262744B2 (en) * 2016-08-11 2019-04-16 SK Hynix Inc. Layer-based memory controller optimizations for three dimensional memory constructs
CN112232469A (zh) * 2020-09-29 2021-01-15 深圳宏芯宇电子股份有限公司 存储卡及电子设备
CN112464593B (zh) * 2020-11-25 2022-09-02 海光信息技术股份有限公司 Rom位映射关系生成方法、装置、处理器芯片及服务器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054522A (zh) * 2009-10-30 2011-05-11 海力士半导体有限公司 数据输入/输出电路和具有该电路的半导体存储装置
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19928733A1 (de) * 1999-06-23 2001-01-04 Giesecke & Devrient Gmbh Halbleiterspeicher-Chipmodul
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
CN100573726C (zh) * 2002-09-30 2009-12-23 张国飙 基于三维存储器进行自测试的集成电路
US7952904B2 (en) * 2006-08-30 2011-05-31 Guobiao Zhang Three-dimensional memory-based three-dimensional memory module
US7839689B2 (en) * 2008-01-31 2010-11-23 Mosaid Technologies Incorporated Power supplies in flash memory devices and systems
KR20120019882A (ko) * 2010-08-27 2012-03-07 주식회사 하이닉스반도체 반도체 집적회로
US8625322B2 (en) * 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054522A (zh) * 2009-10-30 2011-05-11 海力士半导体有限公司 数据输入/输出电路和具有该电路的半导体存储装置
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件

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